Graduate Institute of Electronics Engineering, NTU
102-1 Under-Graduate Project
FFT
Speaker:林祐民 (Yumin)
Adviser: Prof. An-Yeu Wu
Date: 2013/9/17
ACCESS IC LAB
ACCESS IC LAB
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Access Lab Profile/Overview
 Location: EE building II (Rm. 232, 14坪)
 Manpower:
 6 Ph.D. students
 13 MS students
 Equipment:
 3 Sun Blade 2000 Workstations
 2 Sun Ultra 60 Workstations
 24 PC and 6 Notebooks for students
P2
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有關指導教授
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
99年度「中國電機工程學會傑出電機工程教授獎」
96年8月1日借調工研院系統晶片中心副主任
95年度台大共同教育委員會 - 「教學優良獎」
95年度第七屆旺宏金矽獎-半導體設計與應用大賽：「指導教授獎」(應用組、設計組)
94年8月1日升等教授
94年度國科會「吳大猷先生紀念獎」（微電子學門唯一提名）
94年度「國立臺灣大學傅斯年獎（肯定 SCI 學術期刊論文發表之學術貢獻）」
93年度「中國電機工程學會優秀青年電機工程師獎」
93年度「中國工程師學會工程論文獎」
93年度第四屆旺宏金矽獎-半導體設計與應用大賽：「最佳指導教授獎」
92年度「旺宏電子青年教授講座」
86、87、88、89年度國科會甲等研究獎勵共四次
88年度教育部「VLSI與系統設計」教育改進計畫佳作 (課程：可程式性信號處理器專題)
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
國科會「微電子學門」計畫複審委員
教育部 SOC 聯盟「系統晶片設計實驗」總主持人
第 15 屆 VLSI/CAD Symposium 議程主席
我國 IA 旗鑑產品推行小組規格起草委員
經濟部技術處「業界開發產業技術計畫」審查委員
經濟部工業局「審核係屬科技事業暨產品或技術開發成功且具市場性意見書評估委員會」專案委員
Associate Editor：IEEE Transactions on VLSI Systems
Associate Editor：EURASIP Journal on Applied Signal Processing
Technical Program Committee Member of Major IEEE International Conferences: ICIP, SiPS, APASIC, ISCAS, ISPACS, ICME, APCCAS, and ASIC/SOC.
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指導學生獲獎

92年度大專院校矽智產設計競賽：Soft IP 佳作  旺宏金矽獎-半導體設計與應用大賽：
 第四屆「優等獎」及「新手獎」
/Hard IP 「優等」

第一屆全國SOC系統晶片設計比賽
 第五屆設計組-設計組「最佳創意獎」
 第七屆設計組-應用組「銅牌獎」、設計組「優勝」、
設計組「銅牌獎」、設計組「最佳創意獎」
 軟硬體發展平台組 「優等獎 」
 SoC晶片組 「優等獎」

94年度中國工程師學會全國大學部工程論文競賽
電資組「特優 」
 第八屆設計組「優勝獎」x2
 第九屆設計組「金獎」、設計組「最佳創意獎」、設
計組「銅獎」

94年度台灣積體電路設計學會「博士論文獎」

94 & 95學年度電子所年度「最佳碩士論文獎」  2004,2005,2007,2008,2009,2010 國家晶片系統設

2010 IEEE VLSI-DAT 「最佳會議論文獎」
計中心「優良晶片」設計
 2007鳳凰盃IC設計競賽數位IC組 「優等獎」
 大學院校積體電路設計競賽：
 94,95,96,98學年度研究所組標準單元設計 「佳作」
 99 學年度研究所組標準單元設計 「特優」「佳作」
 100 學年度研究所組標準單元設計 「優等」「佳作」
 101 學年度研究所組標準單元設計 「特優」「優等」
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From 3C to ICS
3C
Access IC Lab Focus
Computer
VLSI
Access
lab.
3C
Communication
Content/
Consumer
Communication
& Networking
DSP
ICS: Integrated Circuits and Systems
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Project Topics for
Undergraduate Members
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IC Design and Implementation
Idea
Design
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FFT- From Algorithm to Architecture & Chip
>>fft(x);
Algorithm Level
Data Flow
Architecture
Mapping
Fixed-Point
Analysis
Architecture Level
HDL: Verilog
Synthesis
Layout
Chip
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Cell-based Design Flow
Design and implement a simple unit permitting to
speed up encryption with RC5-similar cipher with
fixed key set on 8031 microcontroller. Unlike in
the experiment 5, this time your unit has to be able
to perform an encryption algorithm by itself,
executing 32 rounds…..
Focus!!
Specification
(FFT Algorithm)
Verilog RTL Coding
Verilog test
bench
Functional
simulation
& Verification
Logic Synthesis
Design Stage
Tools
Spec. Modelling
Matlab or C++
Verilog Design
Text Editor
Simulation
NCverilog
VCS
Synthesis
Design Compiler
Pyhsical Design &
Implementation
SoC Encounter
IC Compiler
Tech
. file
(Mapping, Placing & Routing)
Physical Layout
sdc
Chip
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Verilog HDL
 HDL – Hardware Description Language
 Why use an HDL
 Hardware is becoming very difficult to design directly
 HDL is easier and cheaper to explore different design options
 Reduce design time and cost
 Goal
 HDL has high-level programming language constructs and
constructs to describe the connectivity of your circuit.
 Ability to mix different levels of abstraction freely
 One language for all aspects of design, test, and verification
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Goal of Project
 Architecture Design & Fixed-Point Analysis
 Front-End Digital IC Design Flow Training
 Behavioral Modeling: C or Matlab
 Hardware Description Language: Verilog
 Design Issue:
 Application
 UWB System
 Biomedical Applications
 Different Architectures of FFT
 Pipelined FFT
 Memory-based FFT
 Speed 、Area and Power
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Hardware Implementation
FFully
u llySpread
S p re a d
Reuse of Single Butterfly
 [ 0 ]
X [ 0 ]
W
 [ 4 ]
0
N
X [1]
 1
W
 [ 2 ]
0
N
X [ 2 ]
 1
W
 [ 6 ]
0
W
N
2
N
 1
X [ 3 ]
 1
W
 [1]
N
 1
W
 [ 5 ]
0
W
N
N
 1
W
0
W
N
0
W
N
 1
2
N
 1
W
N
X [ 5 ]
2
 1
W
X [ 4 ]
1
 1
 [ 3 ]
 [ 7 ]
0
X [ 6 ]
3
N
 1
X [ 7 ]
 1
Slow  ———— Speed ————  Fast
Small  ———— Area ————  Large
Complex  ———— Control ————  Simple
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Schedule
周次 日期 類別
2
09/17 課程教學
3
09/26 課程教學
Homework
4
5
5
6
HW1:Multiplier
7
8
9
10
11
12
13
14
15
16
18
內容
負責人
Yumin
專題說明
Nhuang
Introduction to Digital System Design & IC Design Flow
Verilog HDL, HDL Simulation, Waveform debugger
Raulshepherd
10/03 課程教學
Behavior Modeling
Break
10/10 雙十節
Middle
10/17 課程教學
Datapath & Controller
Yumin
10/24 課程教學
Introduction to Final_Project_
Jasonlee
Synthesis of Combinational Logic
10/31 課程教學
FFT Algorithm & Architecture: Pipelined & Memory-based Raulshepherd
(FFT)
Fixed-Point Analysis(Matlab)
11/07 期中考周
Break
各組mentor
11/14 Mentor討論 FFT Paper, 期中報告
11/21 報告
期中進度報告
Middle
11/28 課程教學
Synthesis
各組mentor
Mentor討論 FFT Project
Nhuang
12/05 課程教學
Coding style
Improve Power & Area & Timing
各組mentor
Mentor討論 FFT Project
12/12
12/19
12/26
01/02
01/09
Mentor討論
Mentor討論
Mentor討論
Mentor討論
期末考周
FFT Project
FFT Project
FFT Project
FFT Project
Final Presentation
HW2:FIFO
HW3:Up Down
Counter
HW4:Folding
各組mentor
各組mentor
各組mentor
各組mentor
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Location & Time & Grading
Classroom Location:
EEII-229
Lecture Time:
Tuesday 18:30
Grading
 Homework: 20%
 Participation: 10%
 課程教學
 Mentor討論: 20%
 進度要求:10% ,參與度:10%
 Final Project: 50% (期中報告20% 期末報告30%)
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FFT
 適合對象
 對Digital IC Design有興趣的同學
 條件
 Switch Logic Circuits, VLSI Design and Signal and System
 內容
 Skills for Research
 Paper Reading
 Presentation
 Skills for Digital System Design
 Digital IC Design Flow : Verilog Coding  Synthesis
 Design Flow for DSP Architecture Mapping, Design, and Verification
 Behavioral Modeling and Fixed-Point Analysis: C or Matlab
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