CMOS Fabrication Photolithography used to print desired patterns on the wafer. 1. The first step in the photolithography process is to develop a mask. 2. Next, the wafer is coated with a polymer which is sensitive to ultraviolet light called a photoresist. 3. Shine UV light through mask to selectively expose PR. 4. Use acid to dissolve exposed PR. 5. Now use exposed areas for: -Selective doping. -Selective removal of material under exposed PR. Diffusion Introduce dopant ion implant e.g. Arsenic (N), Boron (P). Allow dopants to diffuse at high temperature. Block diffusion in selective areas using oxide or Photo Resist. Etching the process where unwanted areas of films are removed. Dissolving them in a wet chemical solution (Wet Etching) Reacting them with gases in a plasma to form volatile products (Dry Etching) Resist protects areas which are to remain. In some cases, a hard mask, usually patterned layers of SiO2 or Si3N4, are used when the etch selectivity to photoresist is low or the etching environment causes resist to delaminate. This is part of lithography - pattern transfer. Definitions Wafer: A thin circular silicon Die: Each wafer holds hundreds of dies Transistors and wiring are made from many layers (usually 10 – 15) built on top of one another. - The first half-dozen or so layers define transistors. - The second define the metal wires between transistors. NMOS PMOS Fabrication Yield 𝑁𝑜. 𝑜𝑓 𝑔𝑜𝑜𝑑 𝑐ℎ𝑖𝑝𝑠 𝑝𝑒𝑟 𝑤𝑎𝑓𝑒𝑟 𝑌𝑖𝑒𝑙𝑑 = × 100% 𝑇𝑜𝑡𝑎𝑙 𝑛𝑢𝑚𝑏𝑒𝑟 𝑜𝑓 𝑐ℎ𝑖𝑝𝑠 𝑝𝑒𝑟 𝑤𝑎𝑓𝑒𝑟 𝑤𝑎𝑓𝑒𝑟 𝑐𝑜𝑠𝑡 𝐷𝑖𝑒 𝑐𝑜𝑠𝑡 = 𝐷𝑖𝑒𝑠 𝑝𝑒𝑟 𝑤𝑎𝑓𝑒𝑟 × 𝐷𝑖𝑒 𝑌𝑖𝑒𝑙𝑑 CMOS layout VLSI – דף נוסחאות VLSI (Very Large-Scale Integrated circuit) Design Process :שרטוט דיאגרמת מקלות בעזרת מימוש אויילר :מציאת מסלול אויילר נשים לב – על מנת לקבל מסלול אויילר. ציור הפונקציה בטרנזיסטורים.1 .יש לשרטט בסדר אי זוגי ואז זוגי או להפך . נמספר את הצמתים.2 שעובר בכל טרנזיסטור פעם אחת ואז מוצאים אתP מוצאים מסלול ב.3 .Nאותו סדר מסלול ב LAYOUT : שרטוט Specifications The design starts with a high-level description of What the system (or component) is supposed to do. -Specification of the size, speed, power, and functionality of the VLSI system. -Organization of the system. -Interface (I/O pins). -Functionality of each unit in the system and how. -it communicates to another unit. RTL Design & Verification Block-level design. Register Transfer Level (RTL) design (Verilog, VHDL, etc) Verification . במרקר ירוקn ומצעP נשרטט מצע.1 . נצייר כניסות אדומות לפי הסדר אויילר שמצאנו.2 . ונמספר צמתיםVDD, GND, OUT נוסיף.3 . נחבר בין הצמתים.4 LAYOUTחישוב שטח ה Layout = ערך אבסטרקטי לחישוב גודלλ .4λ מתכת (המאופיינת על על ידי קו או קובייה) בדר"כ תהיה בגודל .4λ מרחק בין מתכת למתכת בדר"כ יהיה 𝑀𝑒𝑡𝑎𝑙 𝑠𝑖𝑧𝑒 = 4𝜆 , 𝑆𝑝𝑎𝑐𝑒 𝑏𝑒𝑡𝑤𝑒𝑒𝑛 𝑚𝑒𝑡𝑎𝑙 = 4𝜆 כדי למצוא את השטח נכפיל את מספר השורות ואת מספר העמודות . הוא גודל המתכת והמרווח בין המתכות4𝜆 ( בהנחה ש8𝜆 כפול .) לא נספור את הכניסות האדומות,בנוסף עמודות לכן גודל9 ישy שורות ובציר8 ישx בציר,לדוגמה בדיאגרמה .72𝜆 × 64𝜆 : יהיהLayoutה Synthesis -The logic synthesis process generates a gate-level. representation using logic gates. The output is a netlist, which is a detailed description of the connectivity between the various gates. - Automatic logic synthesis into gate-level design. Clock Tree Synthesis (CTS) A clock tree is built to distribute the clock signal to all flip-flops and latches in the design without causing skew. Layout Floor Planning - This step determines where each block or macro will be placed in the chip's layout. Placement - Here, the individual gates and cells from the netlist are assigned specific locations on the silicon wafer. Routing - This step connects all the gates and cells based on the connectivity described in the netlist. Fabrication Process Mask Layout Patterns -> Tape Out by Mask Writer -> Masks -> Printing Wafer -> Etching and Doping -> Wafer Dicing -> Test and Packaging -> Chip CMOS עקרונות פעולה של טרנזיסטורי : מזהמיםn-type >- )arsenic( ) או ארסןphophorous( זיהום סילקון עם זרחן )(אלקטרון עודף p-type>- (gallium) ( או גליוםboron) זיהום סיליקון עם בורון )(חוסר באלקטרון=חור .*אלקטרונים זזים מהר יותר מחורים : תכונות העברהPull-Down Network >- )1( אך לא מעביר טוב,)0( מעביר טובNMOS Pull-Up Network >- )0( אך לא מעביר טוב,) 1( מעביר טובPMOS לעולם לא יעבדו במקביל! בכל פעם רקpulldown ,pullup *רשתות.רשת אחת תוליך layers צבעי Transistor Sizing נרשום את הגדלים המקוריים של הטרנזיסטורים לפי היחס.1 2 𝑊𝑝 1 𝑊𝑛 . = למשל בדוגמה היחס הוא,הנתון התנגדות טורית של טרנזיסטורים תהיה כמו חישוב התנגדות.2 𝑅𝑇 = 1 𝑅1 1 + 1 1 + +⋯ 𝑅2 𝑅3 :שקולה של קבלים ההרחבה. קודם נתקן את המסלולים בענפים המקבילים.3 ברשת.תתבצע לפי מספר הטרנזיסטורים בענף הגדול יותר .A בענף המקביל לB,C קיימים שני טרנזיסטוריםpull-upה .)2 (פיB,C לכן נרחיב פי כמות הטרנזיסטורים בענף את .D כאל טרנזיסטור אחד שבטור לABC נתייחס ל.4 נסתכל עכשיו על ענף ( ונגדיל גם אותוABC)D פי כמות הטרנזיסטורים .)2 שבו (פי נאזן את ענףA מול ענף,BC . ההתנגדות השקולה שלBC לכן נגדיל,4צריכה להיות שווה ל את ענףBC ונקבל שכל2 פי .8 טרנזיסטור בגודל Chip Structure Basic Chip Components - each chip structure contains two regions: -Core area may contain the following main blocks. -Digital Logic Circuits. -Analog Blocks (voltage regulators, oscillator, PLL etc). -On Chip Memory blocks (Rom, SRAM, etc) All these blocks are placed in the core area. The connection between these blocks is implemented using metal wires. -Pads (I/O) area *Voltage supply to these blocks is implemented with power (VDD and VSS) rings Each chip may have one or more power segments. For example, pads and core area may have separate supply rings. Fabrication Steps -Start with blank P type wafer. -Build inverter from the bottom up -First step will be to form the n-well - Remove layer where n-well should be built - Implant or diffuse n dopants into exposed wafer - Strip off SiO2 Oxidation: Cover wafer with protective layer of SiO2 (oxide) *The simplest method of producing an oxide layer consists of heating a silicon wafer in an oxidizing atmosphere. Photoresist: spin on photoresist: - Photoresist is a light-sensitive organic polymer. - Softens where exposed to light. Lithography: Expose photoresist through n-well mask. Develop photoresist (remove photoresist exposed to light). Polysilicon Patterning: Use same lithography process to pattern polysilicon. Spin resist –> expose resist using the GATE mask –> develop resist –> etch poly Noise Margin -is the amount of noise the logic circuit can withstand. - is the difference between 𝑉𝑂𝐻 and 𝑉𝐼𝐻 . - is the difference between 𝑉𝐼𝐿 and 𝑉𝑂𝐿 . N-diffusion -Use oxide and masking to expose photoresist where n+ dopants should be diffused or implanted. -N-diffusion forms nMOS source, drain, and n-well contact. Pattern oxide and form n+ regions Noise immunity ()שולי הרעש 𝑳𝒐𝒈𝒊𝒄 ′𝟏′: 𝑵𝑴𝑯 = 𝑽𝑶𝑯 − 𝑽𝑰𝑯 𝑳𝒐𝒈𝒊𝒄 ′𝟎′: 𝑵𝑴𝑯 = 𝑽𝑰𝑳 − 𝑽𝑶𝑳 Historically dopants were diffused Usually, ion implantation today but regions are still called diffusion. Strip off oxide to complete patterning step Etch: Etch oxide with hydrofluoric acid (HF). Only attacks oxide where resist has been exposed. Strip Photoresist: Strip off remaining photoresist. - Use mixture of acids called piranah etch. - Necessary so resist doesn’t melt in next step. Electrical Characteristics P-Diffusion: Similar set of steps form p+ diffusion regions for pMOS source and drain and substrate contact. Delay Resistance Capacitance Decreasing L (reducing feature size) is best way to improve speed! To decrease R’s: ⇓L,⇑W, ⇑VDD -But ⇑ VDD increases power -⇑W increases Cout To decrease Cout: ⇓L, ⇓W CMOS חישוב זמנים של שערי 𝒕𝒇 𝒕𝒓 זמן עליה זמן ירידה 2.2𝑅𝑛 𝐶𝐿 2.2 𝑅𝑝 𝐶𝐿 נכפילworst case ב:הערה במספר הטרנזיסטורים במסלול הארוך ביותר worst case ב:הערה נכפיל במספר הטרנזיסטורים במסלול הארוך ביותר אלגברה בוליאנית Implant N Well: N-well is formed with diffusion or ion implantation. Diffusion - Place wafer in furnace with arsenic gas. - Heat until as atoms diffuse into exposed Si. Ion Implantation - Blast wafer with beam of as ions. - Ions blocked by SiO2, only enter exposed Si. Contacts Now we need to wire together the devices. Cover chip with thick field oxide. Etch oxide where contact cuts are needed. 𝐷𝐸̅ + 𝐸 = 𝐷𝐸̅ + 𝐸(𝐷 + 1) = 𝐷𝐸̅ + 𝐷𝐸 + 𝐸 = 𝐷 + 𝐸 Strip Oxide: Strip off the remaining oxide using HF. Back to bare wafer with n-well. Subsequent steps involve similar series of steps. Polysilicon: Chemical Vapor Deposition (CVD) of silicon layer. - Place wafer in furnace with Silane gas (SiH4). - Forms many small crystals called polysilicon. - Heavily doped to be good conductor. Metallization Sputter on aluminium over whole wafer. Deposit metal 1 – spin resist - expose metal 1 mask – develop. resist - etch metal – remove resist. Standard Cell טבלאות אמת Transmission Gates Buffer 𝐵 = 𝐴𝐶 : מבחנים+ הערות מהשיעורי בית NAND, NOR, ( מייצרים את הפונקציות בלוגיקה הפוכהCMOS (Complementary metal-Oxide semiconductor) בטכנולוגיית.)NOT או מזהם היא זוהם שהוחדר לרכיב בתהליך הייצור בכדי לשנות את המוליכות החשמלית שלוDOPANT הכוונה ב.)ptype או לntype(חומר שביכולתו להפוך את הסילקון ל . הולכת הזרם מתבצעת על ידי החוריםPMOS בטרנזיסטור קיימת תופעת מעבר שבה שני הטרזיסטורים פתוחים ויש זרם דרכם בין האספקה לאדמהCMOS ב.)0 ל1 או מ1 ל0 כאשר יש מעבר בין מצבי הכניסה מinverter(ב .Fabrication היא מפעל ייצור קיצור שלFAB משמעות המילה.wafer ביצור שבבים הוא כמה שבבים תקינים יש מתוך סך השבבים שיוצרו בyield פירושו של.gate מורכבת ממטענים שלילים הקרובים לNMOS התעלה בטרנזיסטור. משתמשים בחומר פטורזיסט בכדי להשיג ציפוי חלקי של שכבות בהתאם לצורת המסכה. שכבת פוליסיליקון היא שכבה מוליכה בדומה לשכבת מתכת.arsenic אוphosphrous מיוצריים באמצעות זיהום שלN-type .DRAIN\SOURCE ואחר כך מייצרים את הGATE) קודם מייצרים את הFAB( בתהליך הייצור. לא יעבוד כמו שצריך המערכת לא תעבוד באופן תקיןthold אם תנאי ה,thold מפני שמשפיע על הtcd חשוב לדעת מהו ה- Placement and Routing in VLSI comes under Backend VLSI design. - Time taken to pass a logical transition from the input stage to the output is known as Delay time. - Timing analysis is more efficient with synchronous systems whose maximum operating frequency is evaluated by the longest path delay between consecutive flip-flops. - The power consumption of static CMOS gates varies with the square of power supply voltage - For a p-type substrate the diffusion is performed with N+. - Dynamic dissipation occurs due to: Charging of capacitances at load, Discharging of capacitances at load and Switching of transient currents. - RTL coding in the VLSI design flow comes under front end process. - Which method/s of physical clocking is/are a /the recursive structure where the memory elements are grouped together to make the use of nearby or same distribution points? H-tree - Logic cell is the fundamental architecture block or element of a target PLD. NOR וNAND באמצעותBuffer- וNOT מימוש שער ___________________________________ Testbench Drivers Drive the generated transaction to the design ports and translate the abstracted transaction to bits on wires. The driver translates the signal name from the VDL (Vernier delay line) names in the generator to the HDL names in the DUT Testbench Monitors Observe interface signals and translate to high level Transactions and Check that transactions have legal structure Testbench Reference Model A golden model of the design (Most likely written in a higher language (‘e’, C, CPP,SystemVerilog) 𝒕𝒉𝒐𝒍𝒅 𝒕𝒂 Aperture time 𝑡ℎ𝑜𝑙𝑑 < 𝑡𝑐𝑐𝑞 + 𝑡𝑐𝑑 𝑡𝑠𝑒𝑡𝑢𝑝 + 𝑡ℎ𝑜𝑙𝑑 זמן יציבות נתונים לאחר השינוי בשעון הזמן סביב השינוי השעון שהמידע חייב להיות יציב (כולל את )𝑡𝑠𝑒𝑡𝑢𝑝 , 𝑡ℎ𝑜𝑙𝑑 𝒕𝒄𝒅 זמנים ותדר המערכת 𝒕𝒑𝒅 𝒕𝒄𝒄𝒒 𝒄𝒐𝒏𝒕𝒂𝒎𝒊𝒏𝒂𝒕𝒊𝒐𝒏 𝒅𝒆𝒍𝒂𝒚 𝒕𝒑𝒄𝒒 Components of Verification system -generator -driver -monitor -reference model -checker -functional coverage 𝑻𝑪 𝑇𝑐 ≥ 𝑡𝑝𝑐𝑞 + 𝑡𝑝𝑑 + 𝑡𝑠𝑒𝑡𝑢𝑝 המסלול עם הזמן הקצר ביותר של השערים המסלול עם הזמן הארוך ביותר של השערים Q הזמן שהמוצא עדיין לא יציב בו אחרי עליית .השעון 𝒇𝑪 𝒑𝒓𝒐𝒑𝒂𝒈𝒂𝒕𝒊𝒐𝒏 𝒅𝒆𝒍𝒂𝒚 הזמן שלוקח Q למצוא להתייצב אחרי .עליית השעון )זמן מחזור (שעון 𝑓𝐶 = 1 𝑇𝐶 תדר המערכת MOS Power מורידה את צריכת ההספק, הורדת מתח Delay אבל הורדת המתח מגדילה את ה נדרש,Noise Immunity מקטינה את, אבל הורדת מתח ! טוב יותרDesign לעשות 2 Power consumption of static CMOS is 𝑉𝐷𝐷 Dynamic Power Dissipation * Power consumed as outputs switch to - Charge load capacitance - Discharge load capacitance * 𝑷𝒐𝒘𝒆𝒓 = 𝑪𝑳 ∙ 𝑽𝑫𝑫² ∙ 𝒇 - Not a function of transistor sizes - Need to reduce C, VDD and f to reduce power Short Circuit Power - When transistors switch, both nMOS and pMOS networks may be momentarily ON at once, leads to a blip of “short circuit” Input falling current. Design Rules Clock Latency (Phase Delay) 𝛌 = 𝐟/𝟐 – half the distance between source and drain Feature size f = distance between source and drain Rise time and fall time can be equalized by taking Lp = Ln = 2λ which implies Wp/Wn = 2 . מרווחים אך לא צבעים, הרחבות, מגדירים אורךDESIGN בעזרת . נתקים ומגע שאולי יכול להיווצר, מוריד קצריםlambda המוגדר לפיDESIGN שינוי של הערך של,Scalable , זה שהוא ניתן לשינויLambda Design היתרון של . משנה את כל המערכת שתעבוד באופן זהה אך בגודל שונהlambda החוקים מבטיחים שהתכן יעבוד גם אם.process ממשק בין מהנדס מעגל למהנדס ה .קרו שגיאות ביצור VLSI Architecture Synthesis is the process of transforming design entry info of the circuit into a set of logic equations. A logic cell is a fundamental block\element of target PLD. The RTL coding VLSI design flow is under the Front-End process. Placement and Routing in VLSI is under Back-End DELAY מתכות יוצרות ככל שהחוט ארוך יותר יש יותר התנגדותo . כך הקיבוליות גדלה, קיבוליות עם חוט אחר וככל שארוך יותרo . אפילו לחוט יש השראות, בתדרים גבוהיםo כלשהוDELAY לכל חוט יהיה .Clock Latency של החוט מקצה אחד שלו לשני נקראRC DELAY Clock Skew Static Power Dissipation - Static power consumption – due to leakage current between transistors. *Even when chip is quiescent Gated Clock . יכול לחסוך בהספקidle כיבוי התאים שב.לא כל התאים פעילים במחזור מסוים היא השיטה היעילה ביותר לעשות זאת על ידי שליטה על אות השעוןGated Clock .idleהמוזן לתוך התאים שב * Increasing the fan-out of the cell causes larger propagation delay. Testbench: Testbench generates stimulus and apply it to the DUT Capture responses and check correctness of the DUT Measure progress against verification goals Assertion (ABV) Checks correct\illegal behaviour Checks assumptions\constraints Check coverage goals We can see Assertions as State Machines – כדאי שיהיה טוב בכל הסוגים השוניםCoverage Code Coverage כמה מהקוד פעיל בפועל (כמה, אחרי הרצה של הקודo )בשימוש - Functional Coverage indicates how well the DUT is tested. Used for deciding on the tape out time. Verification נעשה בdesign specification כמה מהo . עוזר לפתור בעיות מורכבותRandom Generation o לתת לו," הוא לא אוטומטי וצריך לבדוק אותו "ידניתo .טווחים הטווח נעשה בקפידה ובחוכמה לבדיקת המערכת בצורהo .הכי יעילה HW Accelerated Simulation or Emulation ארוכים בזמן קצרtest משפר מהירות סימולציה ונותן לבדיקת .יותר . ברמת מערכתVerification מאפשר להשיג בטחון גדול ב SR Latch D Latch Clock Skewפתרונות ל Routing .1 .clock skew ) – נועד להתגבר עלH-tree( Clock Tree .clock skewזו שיטה להפצה של השעון שמאזנת את ה ) מהיר קבועRC > זמן- נמוכהR * מתכת רחבה ומהירה (התנגדות .clock buffersים וגם ב-buffer ניתן להשתמש בClock Tree*ב * May contain a clock buffers Balance skew and total wire length. . ואורך החוט הכוללskew איזון הים-Buffer הכנסת.2 delay ה,clock skew על מנת להפחית את הClock buffers הכנסת.)waveform( ואת העיוותים בגל ים-buffer * שרשרת :Clock buffers * .clock sinks נתיב מהשעון אל Fan In – Fan Out Source.המעגל of Resistance = מספר השערים המחוברים במוצאFan-out MOS התנגדותי של .של המעגל הכניסות מבנה= מספר Fan-in MOS התנגדות המתכות שמשמשים ל .Cext המוצא קיבוליותoccurs כך גם,יותר Dynamic dissipation due גדולFan Out - ככל שה בין קיבוליות המוצא לפי היחסFanOut - בand התחשבות Charging\Discharging capacitance of Load .Cg לקיבוליות הכניסה של המעגל switching transient currents. . גדלFan In- גדל ככל שהPropagation Delay זמן ה Source of Capacitance max(Fan-In)=4 בדר"כ ! BUFFER ניתן לחבר יותר שערים בטור אם נוסיף Cgs,Cgd – ידוע לנו כSource\Drain overlap קיבוליות חיצונית הנובעת מכלל קיבוליות השערים .)fan out( שמחוברים במוצא חוט יוצר קיבוליות לשכנים שלו (צדדים ולמעלה ומטה 𝐶𝑡𝑜𝑡𝑎𝑙 = 𝐶𝑡𝑜𝑝 + 𝐶𝑏𝑜𝑡𝑡𝑜𝑚 + 2𝐶𝑎𝑑𝑗 זה חוטCapacitance Coupling אוCrosstalk o כאשר השכן,שמעביר קיבוליות גבוהה לשכניו . החוט עביר גם הוא מצב,עובר מצב גורם לרעש על חוטים ללא מפסקיםCrosstalk o על חוטים עםDelay ומגדיל Testbench.מפסקים and verifications – ההפרש המקסימאלי בזמן ההגעה של השעון לשניClock Skew .רכיבים שונים מחייב את המתכננים להגדיר זמן רב יותר בין כל פעימת,Clock skew . זה גורם למערכת להיות איטית יותר.שעון לבאה The differences between FPGA to ASIC - In FPGA the cell size and place are fixed. In ASIC only the height is fixed, the cells are placed in rows. - FPGA is programmable and easy to fix bugs. In ASIC you need another round in the FAB to fix bugs. - The design time is FPGA is faster and the cost in low quantities is cheaper. In large quantities ASIC is cheaper. )wire sizing( שינוי גודל החוטים.3 .R > שליטה בהתנגדות- רוחב החוט .C > שליטה בקיבול- הוספת חוטים מקבילים .clock tree לשינוי של ה.clock skew* השיטות מפחיתות אך לא מבטלות לגמרי את ה VLSI Circuits (Very Large-Scale Integrated circuits) Full Custom IC Design on transistor level Highest level optimization Highest performance Lowest Power Consumption Increase design time Highest risk Complex High cost for design and fabrication Demultiplexer ASIC (Application-Specific Integrated Circuit) Custom design for specific application High performance Low power consumption Higher upfront cost Longer development time FPGA (Filed-Programmable Gate Array)/PLD (logic cell, Programmable logic devices) Multiplexer Programmable chip, flexible and reconfigurable For prototype and non-mass production Lower initial cost, higher unit cost for mass production SOC (System of chip) chip consists of blocks that were created before (IP) TG MUX Based D Latch Implementation FPGA Architecture -Configurable logic blocks (CLBs, RAM based) -Programmable routing (interconnects block) -Extensive flexibility -IOB – input output block. T Latch constrained random verification approach: It is a method of creating intelligent stimulus using constraints around interesting design points that allows faster and thorough testing of design features under different conditions. J-K NOT ניתן לתקן את הירידה בתדר :ים-buffer לאחר הוספת לשפר את המסלול הארוךביותר על ידי החלפה לשערים .מהירים יותר לכאלו עםFF להחליף את ה.זמנים טובים יותר באמצע המסלולFF להכניס.ולקצר אותו שערים לוגים בטרנזיסטורים NAND NOR
