Міністерство освіти і науки України
Національний університет “Львівська політехніка”
Кафедра ЕОМ
Звіт
З лабораторної роботи №5
З дисципліни: «Комп’ютерна схемотехніка»
На тему: «Схема реалізації цифрового автомату»
Виконав: ст.гр. КІ-26
Рудавський І.Я.
Прийняв: ст. викладач
Кузьо М.М.
Львів 2020
Лабораторна робота № 5
Дослідження роботи абстрактного автомата Мілі.
Мета роботи: Вивчення та практичне засвоєння принципів побудови автомата Мілі на
основі елементів логіки інтегральних мікросхем ТТЛ (ТТЛШ), дослідження їх роботи за
допомогою стенда , або програми моделювання цифрових схем Electronics
Workbench (Multisim ).
Порядок виконання лабораторної роботи.
1. Скласти схему реалізації цифрового автомату згідно вказаного варіанту
2. Накреслити принципову схему реалізації цифрового автомату у відповідності до стандартів (ГОСТ
2.743—91 та ПРАВИЛ ВИКОНАННЯ СХЕМ ЦИФРОВОЇ ОБЧИСЛЮВАЛЬНОЇ ТЕХНІКИ) та
скласти перелік елементів схеми виконаних на листках формату А4 або А3 з відповідними кутовими
штампами.
3. Накреслити часову діаграму роботи цифрового автомату у відповідності до вибраного варіанту
завдання, та виконати на листках формату А4 або А3 з відповідними кутовими штампами.
4. Побудувати модель заданої схеми реалізації цифрового автомату з використанням програми схемного
проектування MultiSim та здійснити відповідну тестову перевірку її роботи, використавши
відповідні інструменти, як генератор тактових імпульсів, дільники частоти та осцилоскопи.
1. Мікросхеми та логічні елементи комбінаційної логіки вітчизняного виробництва серії
ТТЛ К155 що були використані.
Позначення Функціональне Число виводів
Графічне позначення
мікросхеми
призначення
корпуса
537РЕ3
ПЗП 32*8
16
155ИР13
8-розрядний
універсальнний
регістр
24
2
Мікропрограмма:
Варіант 14
Поточний Умова
стан
переходу
автомату
Наступний
стан
автомату
Формування
вихідних
сигналів
А0
Y0= 0, Y1=1
A1
K1
А1
Y0= 1, Y1=1
A2
K0,K1,K3
А2
Y0= 0, Y1=0
A0
K1,K2,K3
А3
Y0= 1 , Y1=0
A3
K1,K3
Таблиця прошиття ПЗП
A0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
A1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
A2
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
A3
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
D0
0
0
0
0
0
1
1
0
0
0
0
1
1
0
1
1
D1
1
1
0
0
0
0
0
1
0
0
0
0
1
0
0
0
D2
0
1
0
0
1
0
0
1
0
0
1
0
0
0
0
1
D3
0
0
1
0
0
0
0
0
0
0
0
0
1
0
1
1
D4
0
1
0
0
1
0
0
0
0
0
0
1
0
1
0
0
D5
0
1
0
1
1
1
0
1
0
1
0
0
0
0
0
0
D6
0
1
1
1
0
0
0
1
0
0
0
0
0
1
0
0
D7
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
3
Принципова схема
Схема дослідження роботи комбінаційної схеми.
4
Код програми
ROM
library IEEE;
use IEEE.STD_LOGIC_1164.all;
use IEEE.STD_LOGIC_UNSIGNED.all;
entity ROM is
port(
S : in STD_LOGIC;
M : in STD_LOGIC;
AdrY : in STD_LOGIC_VECTOR(1 downto 0);
AdrK : in STD_LOGIC_VECTOR(1 downto 0);
DQ : out STD_LOGIC_VECTOR(5 downto 0)
);
end ROM;
--}} End of automatically maintained section
architecture ROM of ROM is
begin
process (AdrY,AdrK)
begin
DQ<="000000";
if AdrK = "00" and AdrY
end if;
if AdrK = "00" and AdrY
end if;
if AdrK = "00" and AdrY
end if;
if AdrK = "00" and AdrY
end if;
if
if
if
if
if
if
if
if
if
if
if
if
="00" then DQ<="010100" after 50 ns;
="01" then DQ<="000100" after 50 ns;
="10" then DQ<="000100" after 50 ns;
="11" then DQ<="000100" after 50 ns;
AdrK = "01"
end if;
AdrK = "01"
end if;
AdrK = "01"
end if;
AdrK = "01"
end if;
and AdrY ="00" then
DQ<="011101" after 50 ns;
and AdrY ="01" then
DQ<="101101" after 50 ns;
and AdrY ="10" then
DQ<="011101" after 50 ns;
and AdrY ="11" then
DQ<="011101" after 50 ns;
AdrK = "10"
end if;
AdrK = "10"
end if;
AdrK = "10"
end if;
AdrK = "10"
end if;
and AdrY ="00" then
DQ<="100111" after 50 ns;
and AdrY ="01" then
DQ<="100111" after 50 ns;
and AdrY ="10" then
DQ<="000111" after 50 ns;
and AdrY ="11" then
DQ<="100111" after 50 ns;
and AdrY ="00" then
DQ<="110101" after 50 ns;
and AdrY ="01" then
DQ<="110101" after 50 ns;
and AdrY ="10" then
DQ<="110101" after 50 ns;
and AdrY ="11" then
DQ<="110101" after 50 ns;
AdrK = "11"
end if;
AdrK = "11"
end if;
AdrK = "11"
end if;
AdrK = "11"
end if;
end process;
end ROM;
5
REG
library IEEE;
use IEEE.STD_LOGIC_1164.all;
entity REG is
port(
A : in STD_LOGIC_VECTOR(5 downto 0);
K : out STD_LOGIC_VECTOR(3 downto 0);
Adr : out STD_LOGIC_VECTOR(1 downto 0)
);
end REG;
--}} End of automatically maintained section
architecture REG of REG is
begin
process(A)
variable
date:Std_logic_vector (5 downto 0);
begin
date:=("000000");
date:=A;
K<=A(3 downto 0) after 51 ns;
Adr<=A(5 downto 4) after 51 ns;
end process;
-- enter your statements here -end REG;
Результати тестової перевірки функціонування комбінаційної схеми
Висновок: Під час виконання даної лабораторної роботи я вивчив принципи
побудови автомата Мілі на основі елементів логіки інтегральних мікросхем ТТЛ (ТТЛШ)
та дослідив його роботу за допомогою програми моделювання комп’ютерних систем
VHDL.
6