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Esercitazione 15 01 20
Calcolatori (Università degli Studi di Messina)
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Università degli Studi di MESSINA
C.d.L Ingegneria Informatica e delle Telecomunicazioni
C.d.L Ingegneria Elettronica e Informatica
C.d.L Ingegneria Elettronica
Calcolatori
prova scritta del 13 dicembre 2016
Una rete sequenziale è caratterizzata da due segnali di ingresso (I1, I2), sincroni con un segnale di clock
CLK, e da due segnali di uscita (O1, O2). Il comportamento della rete è il seguente. Ogniqualvolta uno dei
due segnali di uscita O1 e O2 è al livello logico 1, al successivo impulso di clock O1 e O2 assumeranno,
rispettivamente, un valore pari al NOR ed al NAND dei due segnali di ingresso. Altrimenti, essi assumeranno
un valore corrispondente alla somma (con riporto) dei due segnali di ingresso (O1 = riporto, O2 = somma).
La rete è anche caratterizzata da un ingresso asincrono RESET (attivo alto) che forza le uscite ad assumere
il valore (O1=1, O2=0).
Si progetti il sistema logico sequenziale utilizzando una struttura a macchina di Moore, ed in particolare:
• si implementi la logica combinatoria in forma minima PS;
• si implementino i registri di stato utilizzando esclusivamente flip-flop di tipo T positive edge-triggered
provvisti di PRESET e CLEAR asincroni e attivi bassi.
Assumendo:
• per i flip-flop un ritardo di propagazione, un tempo di setup, e un tempo di hold pari a ∆t;
• che la “next state logic” abbia un ritardo di propagazione pari a 2∆t indipendentemente dal numero di livelli
logici utilizzati;
•
•
•
•
6
un periodo di clock pari a 8∆t;
il clock con il fronte di salita al tempo t=0;
RESET alto per t≤∆t e basso per t>∆t;
in ingresso la sequenza di ingressi (I1I2) pari a “11 00 01 11”, con i primi valori ricevuti al tempo t=0;
si rappresenti l’evoluzione temporale dei segnali presenti nel sistema nell’intervallo temporale −8∆t≤t≤32∆t.
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output
Lor
CLK
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Progettazione
next state
Ti
f
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f ftp.F.si so
logic
Fa si so
Passiamo
dal gufo della FSU
alla tabelladelle usate
Iata
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alle tabelle di
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a io
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Tabeffezione
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coincide con
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lostato
Il comando è
complementodello
il
stato f tuo
ecc
Sono in 01 e voglio andare
in
flip
4
Siccome il primo bit dello stato
Presente io
il comando sarà
uguale al primo bit dello statofuturo
cioè sonperi e i
stato
siccome il secondo bit dello
comando
sarà
presente è 1 il
La tabella delle uscite
non
in
è necessaria
quanto le
uscite coincidono con i bit di
stato
del secondo bit
dello stato futuro cioè saràparia
il
complemento
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Progettazione
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al livello logico 1
Pic complementi di RESET
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