平成 20 年 12 月 17 日（水）
半導体電子工学 II 出席問題 解答
特に断らない限り温度は室温 T = 300 K とし，不純物は完全イオン化しているものとする．また考察している半導体
は Si (シリコン) とする．単位系は指定されない限り MKSA 単位系を用いよ．真性キャリア密度は ni = 1.5 × 1016 m−3
とする．
問題 1
次の問いに答えよ
閾値電圧 VT = 1.g V, ゲート幅 WG = 10 µm, ゲート長 LG = 100 nm, 酸化膜厚 tox =
20 nm (比誘電率 Kox = 3.9 ) の Si の n 型 MOSFET がある. g は例によって学番 7 桁目
の数値とし，電子の移動度を µe = 0.03 m2 /Vs とする.
(i) 印加バイアスが VGS = 3.0 V, VDS = 1.0 V の時のドレイン電流をを求めよ.
(ii) 印加バイアスが VGS = 3.0 V, VDS = 5.0 V の時のドレイン電流をを求めよ.
解答
MOS の電流特性は，線形領域と飽和領域の 2 つからなり，線形領域 (VDS < VGS − VT ) では，
½
¾
1 2
WG µe Cox
(VGS − VT ) VDS − VDS
(1)
IDS =
LG
2
飽和領域 (VDS ≥ VGS − VT ) では，
IDS =
WG µe Cox
(VGS − VT )2
LG
(2)
ただし，Cox は酸化膜容量であり，
Cox =
Kox ²0
tox
(3)
である．
例として，学籍番号が 0654321T の場合を考える．閾値電圧 VT = 1.1 V である．
(i) VDS < VGS − VT であるので，線形領域である．式 (1) より，
IDS =
½
¾
10 × 10−6 × 0.03 3.9 × 8.854 × 10−12
1
2
×
×
(3.0
−
1.1)
×
1.0
−
×
1.0
' 7.25 mA
100 × 10−9
20 × 10−9
2
(ii) VDS > VGS − VT であるので．飽和領域である．式 (2) より，
IDS =
1.0 × 10−6 × 0.03 3.9 × 8.854 × 10−12
×
× (3.0 − 1.1)2 ' 9.35 mA
100 × 10−9
20 × 10−9
学番下 2 桁
(i) IDS [mA]
(ii) IDS [mA]
学番下 2 桁
(i) IDS [mA]
(ii) IDS [mA]
2
6.73
8.39
49
3.11
3.13
3
6.22
7.49
52
6.73
8.39
5
5.18
5.83
53
6.22
7.49
6
4.66
5.08
54
5.70
6.63
7
4.14
4.38
55
5.18
5.83
8
3.63
3.73
56
4.66
5.08
9
3.11
3.13
58
3.63
3.73
11
7.25
9.35
59
3.11
3.13
12
6.73
8.39
60
7.77
10.36
13
6.22
7.49
61
7.25
9.35
14
5.70
6.63
62
6.73
8.39
16
4.66
5.08
63
6.22
7.49
17
4.14
4.38
64
5.70
6.63
18
3.63
3.73
65
5.18
5.83
19
3.11
3.13
67
4.14
4.38
20
7.77
10.4
69
3.11
3.13
22
6.73
8.39
70
7.77
10.4
23
6.22
7.49
71
7.25
9.35
24
5.70
6.63
72
6.73
8.39
25
5.18
5.83
73
6.22
7.49
26
4.66
5.08
74
5.70
6.63
28
3.63
3.73
75
5.18
5.83
29
3.11
3.13
76
4.66
5.08
30
7.77
10.4
77
4.14
4.38
32
6.73
8.39
78
3.63
3.73
33
6.22
7.49
79
3.11
3.13
34
5.70
6.63
80
7.77
10.4
36
4.66
5.08
81
7.25
9.35
37
4.14
4.38
82
6.73
8.39
38
3.63
3.73
83
6.22
7.49
39
3.11
3.13
85
5.18
5.83
40
7.77
10.4
86
4.66
5.08
41
7.25
9.35
87
4.14
4.38
42
6.73
8.39
89
3.11
3.13
43
6.22
7.49
90
7.77
10.4
44
5.70
6.63
91
7.25
9.35
45
5.18
5.83
92
6.73
8.39
46
4.66
5.08
93
6.22
7.49
47
4.14
4.38
94
5.70
6.63
48
3.63
3.73
95
5.18
5.83
電流の導出
半導体表面の全電荷 Qs は，空乏層による電荷 QB と反転層による電荷 QI の和で求まるので，
Qs = QB + QI
(4)
と書ける．これと前回の導出で求めた関係
Qs = Cox (φs − VG )
(5)
より，反転層による電荷は，
QI = Qs − QB = Cox (φs − VG ) − QB
p
= Cox (φs − VG ) + 2KSi ²0 qNA (2φB )
(6)
となる．実際には，チャネル内ではドレイン電圧も印加されているので，これによる電位を V (y)
とすると，
p
2KSi ²0 qNA (2φB )
!#
p
2KSi ²0 qNA (2φB )
VG − V (y) − 2φB +
Cox
|
{z
}
QI (y) = Cox (φs + V (y) − VG ) +
"
Ã
= −Cox
閾値電圧 VT
= −Cox {VG − V (y) − VT }
(7)
となる．ただし，空乏層の幅がドレイン電圧の影響を受けないと仮定し，空乏層の電荷の項には
V (y) を含めていない (グラデュアル・チャネル近似)．
また，反転層での抵抗 R は，
R=−
L
1
L
=−
W W µe QI (y)
W µe QI (y)
(8)
と表せ，これより
dV = IDS dR = −
IDS
dy
W µe QI (y)
(9)
となる．
VGS
VGS
VGS - VT
VGS - VT
ℛ
Inversion Layer
Depletion Layer
Source
n
ℚ
VDS
Gate
Drain
n
Inversion Layer
Depletion Layer
Source
n
p-Si
O
VDS
Gate
Drain
n
p-Si
L
y
O
図 1: 線形領域 (左)，飽和領域 (右) での反転層の状態
L
y
ここで，式 (7) に注目すると，VDS < VGS − VT のときは，図 1 のように，ソース端からド
レイン端にかけて反転層が分布していることがわかる．(このような VDS の領域を線形領域と呼
ぶ．) このとき，式 (9) の関係を用いて，ソース端 y = 0 からドレイン端 y = LG まで積分する
と，V (0) = 0，V (LG ) = VDS なので，
Z LG
Z VDS
IDS
dy = WG µe Cox
(VG − V (y) − VT ) dV
0
(10)
0
つまり，
IDS
½
¾
WG µe
1 2
=
Cox (VGS − Vth ) VDS − VDS
LG
2
(11)
これが線形領域でのドレイン電流である．
次に，ドレイン電圧を上昇させていくと，式 (7) から，ドレイン端で反転層が消えるようにな
ることがわかる．(このときの電圧をピンチオフ電圧と呼び，Vp = VGS − VT と表せる．) さらに，
ドレイン電圧を上昇させると，この反転層が消失する地点がソース側に移動していくことがわか
る (このような VDS の領域を飽和領域と呼ぶ．)．このとき，線形領域と同様の積分を行うと，
Z Vp
Z LG
{VG − V (y) − VT } dV
IDS dy = WG µe Cox
0
·
= WG µe Cox
=
0
1
(VG − VT ) V − V 2
2
WG µe Cox
(VG − VT )2
2
¸Vp
0
(12)
ゆえに，飽和領域でのドレイン電流は，
IDS =
となる．
WG µe Cox
(VG − VT )2
2LG
(13)