Analog Dialogue
现实世界信号处理电路、系统和软件技术交流论坛 • 2015年第49卷第1期
2
编者寄语；新产品简介
3
基于FPGA的系统提高电机控制性能
11
IC上电和关断
15
在仅有零点电阻和电容可调节的情况下设计PLL环路滤波器
21
在Xilinx FPGA上快速实现JESD204B
25
射频集成电路的电源管理
31
为逐次逼近型ADC设计可靠的数字接口
analog.com/zh/analogdialogue
编者寄语
本期介绍
基于FPGA的系统提高电机控制性能
产品目录：第49卷，第1期
所有ADI产品数据手册都可在analog.com/cn网站查到，只需在
搜索框中输入产品型号即可。
2月
3通道、SPI接口Σ-∆型ADC .................................................................ADE7903
高级电机控制系统集控制算法、工业网络和用户接口于一体，因
3通道、SPI接口Σ-∆型ADC .................................................................ADE7923
此需要更多处理能力来实时执行所有任务。现代电机控制系统利
200-MHz带宽RRIO运算放大器 ......................................................ADA4807-1
用多芯片架构来实现：DSP执行电机控制算法，FPGA实现高速
集成四个ADC和两个DAC的音频编解码器 .................................. ADAU1372
I/O和网络协议，微处理器处理执行控制。(第3页)
四通道、16位数据采集系统............................................................. ADAR7251
614.4 Mbps至10.3125 Gbps数据恢复IC............................................ ADN2905
IC上电和关断
现代集成电路采用精密复杂的电路来确保其开启后进入已知状态，
保留存储器内容，快速引导，并且在其关断时节省功耗。本文分两
部分，提供有关使用上电复位和关断功能的一些建议。(第11页)
在仅有零点电阻和电容可调节的情况下设计PLL环路滤波器
高电压输入保护器件........................................................................... ADM1270
双通道、700-MHz至3000-MHz无源接收混频器........................... ADRF6612
集成中频放大器的双通道宽带接收混频器...................................... ADRF6658
四通道、10-Ω、故障检测/保护多路复用器 ....................................ADG5404F
中频分集、385 MHz带宽接收器 .......................................................... AD6674
11.3 Gbps光学接收器 .....................................................................ADN3010-11
三通道、1800 mA降压稳压器 .............................................................ADP5135
标准程序使用开环带宽和相位裕量来确定PLL环路滤波器的元件
3月
值，求解极点电容，并推导出其余值。某些情况下此电容可能是
双通道、16位、125 MSPS、LVDS输出流水线式ADC...................... AD9655
集成的，因而无法使用标准程序。本文提出一种替代程序，可在
14位、1 GSPS/500 MSPS流水线式ADC .............................................. AD9690
极点电容值固定的时候使用。(第15页)
带EMI/过压保护功能的四通道运算放大器 ....................................ADA4177-4
带用户自定义故障保护/检测功能的四通道通道保护器 ................ADG5462F
在Xilinx FPGA上快速实现JESD204B
集成PMBus接口、用于隔离式电源的数字控制器 ............................ADP1052
JESD204高速串行接口将数据转换器与逻辑器件相连。随着转换
集成I2C接口的八通道、16位nanoDAC+ DAC .................................... AD5675
器的速度和分辨率不断提升，此接口在ADC、DAC和RF收发器
中也变得更为常见。FPGA中的串行器/解串器设计实现物理层。
12/16位单极性/双极性电压输出DAC....................................AD5721/AD5761
集成2 ppm/°C基准电压源的12/16位单极性/
双极性电压输出DAC ................................................ AD5721R/AD5761R
本文介绍如何使用Xilinx® FPGA部署JESD204B接口以快速建立
超低功耗电压检测器........................................................ADM8641/ADM8642
项目。(第21页)
16位隔离式Σ-∆型调制器 ........................................................................ AD7402
双通道、双极性电轨开关稳压器.......................................ADP5070/ADP5071
射频集成电路的电源管理
带故障保护/检测功能的10 Ω双通道单刀双掷开关 ........................ADG5436F
随着射频集成电路中集成的元件不断增多，噪声耦合源也日益增
高端12 V、2 A、逻辑控制型功率开关 ...............................................ADP1290
多，使电源管理变得越来越重要。本文将描述电源噪声可能对
带手动复位功能的超低功耗监控器IC ...........................ADM8611/ADM8612
RF IC性能造成的影响。虽然本文的例子是集成锁相环和电压控
集成看门狗定时器和手动复位功能的
制振荡器的ADRF6820正交解调器，但所得结果也适用于其他高
性能RF IC。(第25页)
为逐次逼近型ADC设计可靠的数字接口
SAR ADC以高达5 MSPS的速率提供最高18位分辨率。主机处理器
可以通过多种串行和并行接口(如SPI、I2C和LVDS)访问ADC。本
文将讨论打造可靠、集成数字接口的设计技术，包括数字电源电
平和序列、启动期间的I/O状态、接口时序、信号质量以及数字
活动导致的误差。(第31页)
Jim Surber [jim.surber@analog.com]
2
超低功耗监控器IC ............................... ADM8613/ADM8614/ADM8615
Analog Dialogue
模拟对话杂志(www.analog.com/zh/analogdialogue)是ADI公司于1967
年创办的技术杂志，至今已经连续出版49年，主要讨论有关模拟信号、数字
信号和混合信号处理产品、应用、技术和技巧。模拟对话杂志目前提供两
种版本。在线版每月发行一期；印刷版每年发行四期，作为对在线版中技术
文章的定期回顾和汇集。在线版的内容包括：技术文章、近期应用笔记、电
路笔记、新产品简介、在线研讨会和已发表文章等及时信息；以及“集锦”
栏目，其中包括从ADI网站(www.analog.com/cn)获得重要相关信息的通
用链接网址。感兴趣的读者也可以至模拟对话档案库www.analog.com/
library/analogdialogue/china/archives.html查阅自1967年第1卷第1期创
刊至今的每期存档，包括三期纪念特刊。如需订阅，请访问www.analog.
com/library/analogdialogue/china/subscribe.html。欢迎提出您的宝
贵意见：Facebook：www.facebook.com/analogdialogue；EngineerZone:
ez.analog.com/blogs/analogdialogue；电子邮件：dialogue.editor@
analog.com或编辑Jim Surber，[jim.surber@analog.com]。
模拟对话 第49卷第1期
基于FPGA的系统提高电机控制性能
作者：Andrei Cozma和Eric Cigan
简介
电机在各种工业、汽车和商业领域应用广泛。电机由驱动器控
为，再将其部署到现场。这样就能降低受损风险，加速系统集成，
制，驱动器通过改变输入功率来控制其转矩、速度和位置。高
减少对设备供货的依赖。一旦完成控制模型，Simulink环境便可
性能电机驱动器可以提高效率，实现更快速、更精确的控制。高
将其自动转换为由控制系统运行的C和HDL代码，节省时间并避
级电机控制系统集控制算法、工业网络和用户接口于一体，因此
免人工编程错误。将系统模型链接到快速原型开发环境可进一步
需要更多处理能力来实时执行所有任务。现代电机控制系统通
降低风险，因为后者允许观察控制器在实际条件下会如何运作。
常利用多芯片架构来实现：数字信号处理器(DSP)执行电机控制
算法，FPGA实现高速I/O和网络协议，微处理器处理执行控制1。
一个可实现更高电机控制性能的完整开发环境利用Xilinx Zynq
SoC实现控制器，MathWorks Simulink用于进行基于模型的设
随着片上系统(SoC)的出现，例如集CPU的灵活性与FPGA的处理
计和自动生成代码，ADI公司的智能驱动器套件用于快速开发
能力于一体的Xilinx® Zynq All Programmable SoC，设计人员终
驱动系统原型。
于能够将电机控制功能和其他处理任务纳入单个器件中。控制算
法、网络和其他处理密集型任务被分流到可编程逻辑，而管理控
Xilinx FPGA与SoC电机控制解决方案
制、系统监控与诊断、用户接口以及调试则由处理单元处理。可
高级电机控制系统必须全面执行控制、通信和用户接口任务，每
编程逻辑可以包含多个并行工作的控制内核，以实现多轴机器或
种任务都有不同的处理带宽要求和实时约束。为了实现这样的控
多重控制系统。由于在单芯片上实现了完整的控制器，因此硬件
制系统，所选的硬件平台必须鲁棒且可扩展，以便为将来的系统
设计可以更简单、更可靠、更便宜。
改进和扩张创造条件。Zynq All Programmable SoC集高性能处
近年来，在MathWorks® Simulink®等软件建模与仿真工具的推
动下，基于模型的设计已发展成为完整的设计流程——从模型创
建到实现2。基于模型的设计改变了工程师和科学家的工作方式，
理系统与可编程逻辑于一体，满足上述要求(如图1所示)。这种组
合可提供出色的并行处理能力、实时性能、快速计算和灵活的连
接。该SoC集成了两个Xilinx模数转换器(XADC)，用于监控系统
或外部模拟传感器。
把设计任务从实验室和现场转移到桌面。现在，包括工厂和控制
器在内的整个系统都可以建模，工程师可以先调整好控制器的行
PROCESSING SYSTEM
PROCESSOR I/O MUX
FLASH CONTROLLER
NOR, NAND, SRAM, QUAD SPI
MULTIPORT DRAM CONTROLLER
DDR3, DDR3L, DDR2
2×
SPI
2×
I2C
2×
CAN
2×
UART
AMBA® INTERCONNECT
GPIO
512kB L2 CACHE
GENERAL INTERRUPT
WATCHDOG
CONTROLLER
TIMER
CONFIGURATION
TIMERS
DMA
2× SDIO
WITH DMA
2× USB
WITH DMA
2× GigE
WITH DMA
ARM® CoreSight® MULTICORE DEBUG AND TRACE
NEON® DSP/FPU ENGINE
NEON DSP/FPU ENGINE
CORTEX®—A9 MPCORE
32kB/32kB I/D CACHES
CORTEX—A9 MPCORE
32kB/32kB I/D CACHES
AMBA INTERCONNECT
EMIO
XADC
2× ADC, MUX,
THERMAL SENSOR
AMBA® INTERCONNECT
SNOOP
CONTROL
UNIT
AMBA® INTERCONNECT
SECURITY
AES, SHA, RSA
GENERAL-PURPOSE
AXI PORTS
PROGRAMMABLE LOGIC
(SYSTEM GATES, DSP, RAM)
MULTISTANDARD I/Os (3.3V AND HIGH-SPEED 1.8V)
256kB
ON-CHIP
MEMORY
ACP
HIGH-PERFORMANCE
AXI PORTS
PCIe GEN2
1 TO 8 LANES
MULTIGIGABIT TRANCEIVERS
图1. Xilinx Zynq SoC功能框图
模拟对话 第49卷第1期
3
Zynq包括一个双核ARM Cortex-A9处理器、一个NEON协处理
• 对系统行为进行仿真以验证控制器的表现是否符合预期
器和多个用于加速软件执行的浮点扩展单元。处理系统处理管理
• 产生C代码和HDL进行实时测试和实施
控制、运动控制、系统管理、用户接口和远程维护等任务，这些
• 利用原型硬件测试控制算法
功能非常适合通过软件实现。为了发挥系统的能力，可以采用嵌
• 在原型硬件上进行仿真和测试后，如果控制系统证明令人满
入式Linux或实时操作系统。可以使用自给自足的处理器，而无需
意，则将控制器部署到最终生产系统上
配置可编程逻辑。这样，软件开发人员编写代码与硬件工程师设
计FPGA结构可以同时进行。
BUILD ACCURATE
SYSTEM MODELS
VERIFY AND TEST
CONTROL ALGORITHMS
ON PROTOTYPING
HARDWARE
SIMULATE SYSTEM
BEHAVIOR
GENERATE C AND HDL
CODE FOR TESTING
AND IMPLEMENTATION
在可编程逻辑方面，该器件拥有多达444,000个逻辑单元和2200个
IMPLEMENT CONTROL
ALGORITHMS ON
PRODUCTION
CONTROL SYSTEM
DSP Slice，可提供巨大的处理带宽。FPGA结构可扩展，因而用
户的选择范围很广——从包含28,000个逻辑单元的小型器件到支
持最具挑战性的信号处理应用的高端器件。5个AMBA-4 AXI高
速互连将可编程逻辑紧密地耦合到处理系统，提供相当于3000以
上引脚的有效带宽。可编程逻辑适合执行时间关键的处理密集型
任务，如实时工业以太网协议等，而且它支持多个控制内核并行
图2. 电机控制算法设计的工作流程
工作，以实现多轴机器或多重控制系统。
M a t h W o r k s 产 品 包 括 C o n t r o l S y s t e m T o o l b o x ™、
基于Xilinx All Programmable SoC的解决方案和平台满足当今
以对线性控制系统进行系统化分析、设计和调谐，此外还有元件
复杂控制算法(如磁场定向控制FOC)和复杂调制方案(如Xilinx
库和分析工具，用于对机械、电气、液压和其他物理领域的各种
和Qdesys设计的再生脉冲频率调制器 )所提出的关键时序和性
系统进行建模和仿真。利用这些工具可以创建高保真的工厂和控
能要求。
制器模型，进而验证控制系统的行为和性能，成功之后方移交实
利用MathWorks Simulink实现基于模型的设计
确保控制器已为这些状况做好准备，并且其实际操作对设备和工
Simulink是一种支持多域仿真和基于模型设计的框图环境，非常
作人员都将是安全的。
™提供工业标准算法和应用程序
SimPowerSystems™和Simscape，
3
际实施。该仿真环境是验证极端功能情形和工作状况的理想场所，
适合对包括控制算法和工厂模型的系统进行仿真。为了实现精确
定位等目的，电机控制算法会调节速度、转矩和其他参数。利用
仿真评估控制算法可以有效地确定电机控制设计是否合适，判断
其合适后再进行昂贵的硬件测试，从而减少算法开发的时间和成
一旦控制系统在仿真环境中完成了全面验证，就可以利用嵌入式
转码器和HDL转码工具将其转换为C代码和HDL，并部署到原型
硬件上进行测试，然后部署到最终生产系统上。此时要指定定点
和时序行为等软硬件实施要求。自动生成代码有助于缩短从概念
本。图2给出了设计电机控制算法的有效工作流程：
• 构建精确的控制器和工厂模型，常常是根据电机、驱动电子、
传感器和负载的资源库
到实际系统实现所需的时间，消除编程错误，确保实际结果与模
型相符。图3给出了在Simulink中进行电机控制器建模并将其转移
到最终生产系统所需的实际步骤。
SIMULATION
PROTOTYPE
PRODUCTION
SIMULINK
ZYNQ
ZYNQ
ARM
ALGORITHM
MODEL
ALGORITHM
MODEL
EMBEDDED CODER
HDL CODER
ALGORITHM
C
LINUX
DRIVER
ARM
VIVADO
LINUX
DRIVER
AXI BUS
AXI BUS
AXI
INTRFACE
AXI
INTERFACE
ALGORITHM
HDL
VIVADO
PROG. LOGIC
MOTOR
MODEL
ALGORITHM
C
MOTOR
ALGORITHM
HDL
SYSTEM
CODE
IP1
IP2
IP3
PROGRAMMABLE LOGIC
MOTOR
SYSTEM
图3. 从仿真到生产的过程
4
模拟对话 第49卷第1期
第一步是在Simulink中对控制器和工厂进行建模和仿真。在这一
• 利用隔离式ADC测量电流和电压
阶段，控制器算法被划分为在软件中实现的模块和在可编程逻辑
• 隔离式Xilinx XADC接口
中实现的模块。划分和仿真完成后，利用嵌入式转码器和HDL转
• 完全隔离的数字控制和反馈信号
码器将控制器模型转换为C代码和HDL。基于Zynq的原型系统验
• 霍尔、差分霍尔、编码器和旋变器接口
证控制算法的性能，并且帮助进一步调谐控制器模型，然后转移
到生产阶段。在生产阶段，将自动生成的C代码和HDL集成到复
杂的生产系统框架中。此工作流程确保控制算法在达到生产阶段
之前经过全面验证和测试，使得系统鲁棒性具有高可信度。
• 2个千兆以太网物理层，支持EtherCAT、ProfiNET、Ethernet/
IP或Powerlink等高速工业通信协议
• FMC信号电压自适应接口，支持在所有FMC电压电平上无缝
工作
利用ADI公司智能驱动器套件快速完成原型开发
隔离是任何电机控制系统的一个关键方面，其目的是保护控制
选择合适的原型开发硬件是设计过程的一个主要步骤。ADI公
司的智能驱动器套件支持快速、高效的原型开发。Avnet Zynq7000 All Programmable SoC/Analog Devices智能驱动器套件
器和用户。控制板上模拟和数字信号的完全隔离，确保FPGA平
台永远不受电机驱动侧可能产生的危险电压影响。
将Zynq-7000 All Programmable SoC ARM双核Cortex-A9 +
驱动板包含驱动电机以及电流电压检测与保护电路所需的全部电
28 nm可编程逻辑与ADI公司最新一代高精度数据转换器和数字
源电子。该板具有以下特性：
隔离相结合，可实现高性能电机控制和双通道千兆以太网工业
• 以最大18 A电流驱动12 V至48 V范围的BLDC(无刷直流)/
网络连接。该套件带有Avnet ZedBoard 7020基板和ADI公司的
PMSM(永磁同步电机)/有刷直流/步进电机
AD-FMCMOTCON1-EBZ模块，构成一个完整的驱动系统，能
• 动态制动功能和集成式过流与反向电压保护
够高效控制多种类型的电机。另外，该套件可以利用ADI公司的
• 利用隔离式ADC测量相电流；可编程增益放大器使电流测量
AD-DYNO1-EBZ测功器驱动系统进行扩展，后者是一个动态可调
的负载，可用来测试实时电机控制性能。AD-FMCMOTCON1EBZ模块由控制器和驱动板组成，如图4所示。
输入范围达到最大
• 向控制板提供直流总线电压、相电流和总电流反馈信号
• 集成BEMF过零检测，用于实现PMSM或BLDC电机的无传感
控制板是一个混合信号FPGA夹层卡(FMC)，可利用低引脚数
器控制
(LPC)或高引脚数(HPC) FMC连接器连接到任何Xilinx FPGA或
SoC平台。它具有以下特性：
DIGITAL
I/O SIGNALS
ISOLATION
DIGITAL
SIGNALS
POSITION
SENSORS
INTERFACES
ISOLATION
(HALL + ENCODER + RDC)
POWER
ISOLATION
Gb INDUSTRIAL
ETHERNET INTERFACE
EXTERNAL
12V TO 48V
POWER
SUPPLY
DRIVE BOARD CONNECTOR
ISOLATION
ANALOG
SIGNALS
DRIVE BOARD CONNECTOR
VOLTAGE
TRANSLATION
XADC
INTERFACE
HALL + DIFFERENTIAL HALL
+ ENCODER + RESOLVER
CONNECTORS
ISOLATION
ANALOG
SIGNALS
RJ45
CONNECTOR
VOLTAGE
TRANSLATION
CURRENT
AND VOLTAGE
MEASUREMENT
VOLTAGE
TRANSLATION
LOW-VOLTAGE DRIVE BOARD
VOLTAGE
TRANSLATION
FMC LPC/HPC
XADC
CONNECTR
CONTROLLER BOARD
POWER
DIGITAL
SIGNALS
OVERCURRENT
AND REVERSE
VOLTAGE
PROTECTION
DIGITAL
SIGNALS
MOSFET
DRIVER IC
ANALOG
SIGNALS
CURRENT AND
VOLTAGE ANALOG
SIGNALS
CONDITIONING
DIGITAL
SIGNALS
CURRENT
MEASUREMENT
ADCs
DIGITAL
SIGNALS
BEMF DETECTION
FOR SENSORLESS
CONTROL
PWM
MOSFET
BRIDGE
SHUNT
RESISTORS
MOTOR
CONNECTOR
图4. AD-FMCMOTCON1-EBZ功能框图
模拟对话 第49卷第1期
5
测功器是一个动态可调的负载，可用于测试实时电机控制性能，
果ADC靠近分流电阻，则信号路径非常短，不易受到噪声耦合影
由两台BLDC电机通过刚性连接直接耦合而成。其中一台BLDC电
响。分流电阻上的小差分电压由隔离式Σ-Δ调制器AD7401直接测
机用作负载，由测功器的嵌入式控制系统控制，而另一台由ADI
量，而无需其他接口和信号调理电路。如果ADC远离分流电阻，
公司的智能驱动器套件驱动，如图5所示。该系统配有一个用户界
则信号路径很长，容易受到噪声耦合影响，尤其是电源开关噪声
面，用于显示有关负载电流和速度的信息，并支持设置不同的负
和电机的噪声耦合。必须采取特别措施确保ADC与分流电阻之间
载曲线。要实现外部控制，可利用Analog Discovery USB示波器
的PCB走线和信号调理电路受到适当的屏蔽。分流电阻上的小差
捕捉负载信号；要从MATLAB®直接控制，可使用MathWorks
分电压被驱动板上的差动放大器AD8207放大，后者置于分流电阻
Instrument Control
™
Toolbox。
附近以避免噪声耦合。信号从±125 mV满量程输入范围放大至
电机电流和电压测量的质量对电机控制系统的性能有很大影响。
通过利用高性能模拟信号调理器件和ADC，ADI公司智能驱动
±2.5 V范围，以最大程度地降低耦合噪声的影响。放大后的信号
又经过一个采用可编程增益仪表放大器(PGIA) AD8251的放大级，
以确保ADC始终接收到经过适当缩放以适应输入范围的输入信号。
器套件提供精密电流和电压测量。测量路径分为控制器和驱动
放大后的模拟信号经过连接器进入控制板。连接器会屏蔽每个模
板两部分，如图6所示。
拟信号，以降低噪声耦合影响。来自驱动板的模拟信号利用运算
放大器ADA4084-2重新转换到AD7401输入范围。
相电流通过测量分流电阻上的电压来检测。取决于ADC是否靠
近分流电阻，有两条可能的测量路径可以获得最高测量精度。如
INSTRUMENT
CONTROL TOOLBOX
ANALOG DISCOVERY
30-PIN CONNECTOR
DYNAMOMETER DRIVE SYSTEM
CURRENT AND
SPEED
MEASUREMENT
INTEGRATED
CONTROLLER
USER
INTERFACE
(KEYS AND LCD)
ZYNQ INTELLIGENT
DRIVES PLATFORM
3-PHASE
MOSFET
BRIDGE
G
RIGID COUPLING
M
EMBEDDED
CONTROL BOARD
图5. 测功器驱动系统
FPGA
CONTROLLER BOARD
(0 ... 15)
SINC3
FILTER
CLOCK
20MHz
ISOLATION
DATA
DATA
AD7401
LOW-VOLTAGE DRIVE BOARD
RC LPF
𝚺-𝚫
±250mV
MODULATOR
±250mV
ADA4084-2
AD8251
AMPLIFIER
PGA
±2.5V
GAIN 0.1
GAIN
1/2/4/8
CUTOFF
100kHz
ISOLATION
(0 ... 15)
SINC3
FILTER
±2.5V
LP
AD8207
±2.5V DIFFERENCE
AMPLIFIER
±125mV
SHUNT
RESISTOR
LN
CUTOFF
76kHz
DATA
DATA
RC LPF
CLOCK
20MHz
GAIN 20
RC LPF
AD7401
𝚺-𝚫
±250mV
MODULATOR
CUTOFF
76kHz
图6. 相电流信号链
6
模拟对话 第49卷第1期
电流和电压反馈信号链中的最重要器件是二阶隔离式Σ-Δ调制器
相电流测量也可以由Zynq XADC执行。XADC信号测量链使用
AD7401A。这款高性能ADC具有16位分辨率(无失码)、13.3有效
常规测量链的完整路径，并在AD7401 Σ-Δ调制器之后增加一个
位数(ENOB)和83 dB SNR。2线数字接口包括一个20 MHz时钟输
Sallen-Key模拟重构滤波器。该滤波器是在控制板上利用运算放
入和一个1位数字位流输出。ADC输出利用sinc3数字滤波器重构。
大器AD8646实现，如图8所示。隔离式Σ-Δ调制器和模拟重构滤
数据手册中提供了一个针对16位输出和78 kHz采样速率的滤波器
波器的组合为实现XADC输入信号的模拟隔离提供了一种便利、
模型和HDL实现方案。输出分辨率和采样速率可通过改变滤波器
低成本的方法，同时不影响测量质量。
模型和抽取来控制。78 kHz采样速率对许多应用可能是足够的，
ADI公司智能驱动器套件带有一套Simulink控制器模型、完整的
但某些情况需要更高的速率。这些情况下，可利用图7所示的滤
Xilinx Vivado框架和ADI Linux基础设施，便于用户完成电机控
波器库来将系统采样速率提至最高10 MSPS(真16位数据)。滤波
制系统设计所需的全部步骤——从仿真开始，经过原型开发，最
器库包含n个sinc3滤波器，其采样时钟延迟T(即sinc3滤波器传播
终在生产系统上实现。
时间除以n)的倍数。数据选择器以周期T输出ADC码。
AD7401
𝚺-𝚫
MODULATOR
DATA
SINC 3 FILTER
CLOCK
DATA
SELECTOR
SINC 3 FILTER
DELAY
ADC CODE
T
N
.
.
.
SINC 3 FILTER
DELAY
N×T
图7. 滤波器库
ISOLATION
CONTROLLER BOARD
AD7401
LOW-VOLTAGE DRIVE BOARD
RC LPF
𝚺-𝚫
±250mV
±
MODULATOR
ADA4084-2
±250mV
CUTOFF
76kHZ
AMPLIFIER
AD8251
±2.5V
GAIN 0.1
PGA
GAIN
1/2/4/8
RC LPF
±2.5V
AD8207
LP
±2.5V DIFFERENCE ±125mV SHUNT
AMPLIFIER
RESISTOR
LN
GAIN 20
CUTOFF
100kHz
DIGITAL BITSTREAM
FPGA
ANALOG ISOLATION
VAUX_P
XADC
VAUX_N
ADG759
VP
AD8137
MULTI- UNIPOLAR 0V TO 1V DIFFERENTIAL 0V TO 1V
V
PLEXER
ADC DRIVER
VN
ANALOG
RECONSTRUCTION
FILTER
SALLEN-KEY,
CUTOFF 100kHz
图8. XADC信号测量链
模拟对话 第49卷第1期
7
可以利用两个控制器模型(一个六步控制器和一个PMSM磁场定
验证控制器符合预期。 控制器模型划分为由C代码和HDL实现的
向控制器)来启动设计过程。图9显示了这两个控制器的高级视
多个部分，并指定时序、定点实现、采样速率和环路时间等约束
图。六步控制器实现一个用于BLDC电机的梯形控制器；FOC控
条件以确保控制器模型的行为与在硬件实现中一样。图10显示了
制器提供一个FOC内核以便集成到控制系统中。
六步控制器的软件和HDL划分。
工厂和控制器模型在仿真阶段创建，通过完整系统的行为仿真来
SIX-STEP CONTROLLER AND PERIPHEREAL SIMULATION TESTBENCH
COPYRIGHT 2014 THE MATHWORKS, INC.
SYSTEM
INPUTS
MOTOR_ON
SYSTEM
ANALYSIS
ZYNQ C AND HCL COMPONENTS
VELOCITY_COMMAND
CD
M
DC
INVERTER_GATES
HALL_A
CONTINUOUS
IDEAL SWITCH
HALL_B
POWERGUI
HALL_C
ZYNQ C AND HCL COMPONENTS
PMSM FIELD-ORIENTED CONTROLLER TESTBENCH
COPYRIGHT 2010-2013 THE MATHWORKS, INC.
SYSTEM
INPUTS
SYSTEM
ANALYSIS
PMSM FOCHDIFIXPFWRAP
MOTOR_ON
INVERTER_ENABLE
COMMAND_VELOCITY
CD
M
DC
ROTOR_VELOCITY
PHASE_CURRENTS
ELECTRICAL_POSITION
PHASE_VOLTAGES
图9. Simulink控制器模型
ALGORITHM C
SPECIFICATION MODEL
ALGORITHM HDL
SPECIFICATION MODEL
1kHz
10MHz
SIX-STEP
SIX-ST
TEP CONTROLLER AND PERIPHEREAL
ERIPH
HEREAL SIMULATION TESTBENCH
COPYRIGHT 2014
4 THE
HE MATHWORKS, INC.
SYSTEM
INPUTS
MOTOR_ON
SYSTEM
ANALYSIS
ZYNQ
ZY
YN C AND HCL COMPONENTS
NTS
S
VELOCITY_COMMAND
D
CD
M
INVERTER_GATES
HALL_A
DC
HALL_B
CONTINUOUS
IDEAL SWITCH
POWERGUI
HALL_C
ZYNQ C AND HCL COMPONENTS
图10. 控制器的C代码和HDL划分
8
模拟对话 第49卷第1期
一旦控制器在仿真中经过全面验证，下一步便是在硬件平台上制
Linux基础设施以用于原型开发和最终生产。图12显示了支持智
作原型。针对ARM内核和可编程逻辑，Zynq SoC引导工作流程
能驱动器套件的Zynq基础设施。该高级框图说明了ADI参考设
从划分为多个子系统的Simulink模型产生C代码和HDL。利用
计在Xilinx Zynq SoC上是如何划分的。可编程逻辑实现IP内核，
此工作流程，HDL转码器生成针对可编程逻辑的HDL，嵌入式
用于与ADC、位置传感器和电机驱动级接口。由HDL转码器生
转码器则生成针对ARM的C代码。MathWorks Zynq支持包支
成的HDL代表电机控制算法，集成到ADI公司IP中。所有IP都
持从模型生成由算法C代码组成的ARM可执行文件(与AXI总线
有低速AXI-Lite接口用于配置和控制，并有高速AXI-Streaming
接口)，并支持从模型生成由HDL代码组成的位流(与可编程逻辑
接口用于通过DMA通道向软件传输实时数据。高速以太网接口
引脚和AXI总线接口)。图11显示了控制器实现及其与ADI智能驱
可以利用ARM处理系统的硬MAC外设或可编程逻辑中的Xilinx
动器硬件的关系。
以太网IP实现。
一旦将位流和可执行文件加载到硬件中，就可以开始控制器的运
ARM Cortex A9处理系统运行ADI公司提供的Ubuntu Linux，其
行测试。利用Simulink与运行开源Linux OS的嵌入式系统之间
中包括：与ADI公司智能驱动器硬件接口所需的Linux IIO驱动，
的以太网链路执行硬件在环(HIL)测试。轴转速等电机参数可以
用于监测和控制的IIO Oscilloscope (示波器)用户空间应用程序，
在Simulink中捕捉，并与仿真结果相比较，确保实际系统实现
支持实时数据采集和通过TCP控制系统的libiio服务器，在远程
与模型相符。一旦控制算法测试完毕，便可将控制器转移到生
计算机上运行的客户端，以及整合嵌入式转码器所生成C代码的
产系统上。
可选用户应用程序。
除了智能驱动器套件以外，ADI公司还提供完整的Vivado框架和
PROCESSING SYSTEM
PROGRAMMABLE LOGIC
ZYNQ
CORTEX-A9
MOTOR FMC CARD
INVERTER
MODULE
AXI-LITE
ISOLATION
ALGORITHM HDL
SPECIFICATION MODEL
ALGORITHM C
SPECIFICATION MODEL
HALL
INTERFACE
OPEN-SOURCE
LINUX
ETHERNET
图11. 原型系统上的控制器实现
PROGRAMMABLE LOGIC
USER APPLICATION
UART
DMA
ENCODER
(POSITION, SPEED)
DMA
HDMI/S/P-DIF
USB 2.0
ETHERNET
POWER
INVERTERS
ENCODER
INTERFACE
AD-FMCMOTCON1
USB 2.0
C CODE
ISOLATION
MOTOR
CONTROLLER
PWM
DMA
𝚺-𝚫 ADC
AXI
LIBIIO SERVER
ADC
(IA, IB, VBUS)
AXI
IIO SCOPE
DMA
AXI INTERCONNECT
ADI
UBUNTU
LINUX
AXI
ZYNQ
CORTEX-A9
AXI
PROCESSING SYSTEM
HDL CODE
图12. ADI Linux基础设施
模拟对话 第49卷第1期
9
所有ADI Linux驱动均基于Linux工业I/O (IIO)子系统，其现已
为满足这些约束条件和帮助实现更高效、更精确的电机控制解
包括在所有主流Linux内核中。IIO Scope是ADI公司开发的一款
决方案，MathWorks、Xilinx和ADI公司带给市场的工具和系统。
开源Linux应用程序，运行在Xilinx Zynq中的双核ARM Cortex
通过将MathWorks基于模型的设计和自动生成代码工具与强大的
A9上，能够显示连接到Xilinx Zynq平台的ADI FMC卡所获取的
Xilinx Zynq SoC、ADI公司的隔离、功率、信号调理和测量解决
实时数据。这些数据可以在时域中、频域中或以星座图的形式显
方案相结合，电机驱动系统的设计、验证、测试和实现可以比以
示。支持以不同的常用文件格式(如逗号分隔值或.mat Matlab文
前更有效率，进而提高电机控制性能并缩短上市时间。ADI公司
件等)保存所捕获的数据以供进一步分析。IIO Scope提供一个图
智能驱动器套件与Avnet Zynq-7000 All Programmable SoC配合
形用户界面，用于更改或读取ADI FMC卡的配置。
libiio服务器支持实时数据采集、通过TCP控制系统以及运行于远
程计算机上的客户端。服务器运行于Linux下的嵌入式目标上，通
过TCP管理目标与远程客户端之间的实时数据交换。IIO客户端可
使用，为利用MathWorks Simulink设计的电机控制算法提供出
色的原型开发环境。该智能驱动器套件带有一组参考设计4，旨
在为所有希望评估该系统的人士提供一个起点，并且帮助启动
任何新的电机控制项目。
以作为系统对象集成到MATLAB和Simulink原生应用程序中。一
参考文献
路HDMI输出用于在监视器上显示Linux界面，鼠标和键盘可通过
1. Hill, Tom.“借助Matlab将电机驱动迁移到Zynq SoC设计中。”
USB 2.0端口连接到系统。
ADI公司为智能驱动器套件提供的Linux软件和HDL基础设施，
连同MathWorks和Xilinx提供的工具，非常适合开发电机控制应
用原型。它们还包含适用于生产的组件，可将其集成到最终控制
系统中，从而减少从概念到生产所需的时间和成本。
结论
Xcell杂志，87期，2014年第二季度。
2. Dara O’Sullivan、Jens Sorensen和Aengus Murray“闭环电机
控制中基于模型的设计工具。”PCIM Europe, 2014.
3. Corradi, Dr. Giulio.“频率空间矢量调制—第一部分。”EDN
网络， 2012年10月4日。
4. AD-FMCMOTCON1-EBZ用户指南。
本文说明了采用FPGA的现代电机控制系统的要求和趋势，以及
Andrei Cozma
Andrei Cozma [andrei.cozma@analog.com] 是ADI公司工程设计经理，负责支
持系统级参考设计的设计与开发。他拥有工业自动化与信息技术学士学位及电
子与电信博士学位。他参与了电机控制、工业自动化、软件定义无线电和电信
等不同行业领域的项目设计与开发。
Eric Cigan
Eric Cigan [Eric.Cigan@mathworks.com] 在MathWorks从事技术营销工
作，负责支持SoC和FPGA设计工作流程。加入MathWorks之前，他先后在
MathStar、AccelChip和Mentor Graphics从事技术营销工作。Eric拥有麻省理
工学院机械工程学士学位和硕士学位。
10
模拟对话 第49卷第1期
IC上电和关断
现代集成电路采用精密复杂的电路来确保其开启后进入已知状态，保留存储器内容，快速引导，并且在其关断时节省功耗。本文
分两部分，提供有关使用上电复位和关断功能的一些建议。
上电复位
作者：Miguel Usach Merino
简介
许多IC都包含上电复位(POR)电路，其作用是保证在施加电源后，
较高的VT2阈值对模拟模块会更好，但若过于接近推荐最小电源
模拟和数字模块初始化至已知状态。基本POR功能会产生一个内
电压，当电压略微降低时，可能会意外触发复位。如果器件包
部复位脉冲以避免竞争现象，并使器件保持静态，直至电源电压
括独立的模拟电源和数字电源，则避免故障的一种策略是增加
达到一个能保证正常工作的阈值。注意，此阈值电压不同于数据
一个POR电路，使两个模块保持复位状态，直至电源电压高到足
手册中给出的最小电源电压。一旦电源电压达到阈值电压，POR
以确保电路正常工作。例如，在一种3 V IC工艺中，VT1 ≈ 0.8 V，
电路就会释放内部复位信号，状态机开始初始化器件。在初始化
VT2 ≈ 1.6 V。
完成之前，器件应当忽略外部信号，包括传输的数据。唯一例外
是复位引脚(如有)，它会利用POR信号内部选通。POR电路可以
表示为窗口比较器，如图1所示。比较器电平VT2在电路设计期间
定义，取决于器件的工作电压和制程尺寸。
近似值。阈值容差可以是20%或更大，某些旧式设计的容差高达
40%。高容差与功耗相关。POR必须一直使能，因此精度与功耗
之间始终存在的取舍关系很重要；较高的精度会提高电路在待机
VDD
VDD
模式下的功耗，而对功能性并无实际意义。
V1
VOLTAGE (V)
V2
I
R1
这些电压会随着制程以及其他设计偏移而变化，但它们是合理的
RESET
V2
R2
VT1 = VTHRESOLD
VT2
V1
RESET
POR电路有时会集成一个掉电检测器(BOD)，用于防止电路在电
压非常短暂地意外降低时发生复位，从而避免故障。实际上，掉
VT1
VT2 = VDD × R2 / (R1+R2)
掉电检测器
TIME
电电路给POR模块所定义的阈值电压增加了迟滞，通常为300 mV
左右。BOD保证，当电源电压降至VT2以下时，POR不会产生复位
图1. 简化的POR电路
脉冲，除非电源电压降至另一阈值VBOD以下，如图3所示。
POR策略
数字模块全面工作所需的电压与模拟模块工作所需的最小电压
相似，如图2所示。
DIGITAL AND ANALOG
BLOCKS MALFUNCTION
DIGITAL AND ANALOG
BLOCK FUNCTIONAL
POR LEVEL
ANALOG BLOCK
RECOMMENDED
OPERATION
VDD SUPPLY (V)
比较器窗口通常由数字电源电平定义。数字模块控制模拟模块，
2.7V
VT2 1.6V
VBOD 1.3V
POR PULSE
VT1 0.6V
TIME
图3. 掉电检测器
掉电阈值电平足以保证数字电路保留信息，但不足以保证其正
常工作。这样，控制器可以在电源降至某一电平以下时中止活
VT1
1.25
VT2
2.5
3.75
5
INPUT VOLTAGE (V)
动而不会让整个器件都重新初始化，如果电源电平只是非常短
暂地降低的话。
图2. POR阈值电压
DIGITAL & ANALOGUE BLOCKS MALFUNCTION
DIGITAL & ANALOGUE BLOCK FUNCTIONAL
ANALOG BLOCK RECOMMENDED OPERATION
模拟对话 第49卷第1期
11
器件正确上电
上升不重要，但数字电源必须先于模拟电源跨过阈值，如图6所
实际的POR电路比图1所示的简化版本要复杂得多，例如用MOS
示。如果电源之间的延迟为100 µs左右，则影响应当很小，器件
晶体管代替电阻。因此，必须考虑寄生模型。另外，POR电路需
应能正确初始化。
要一个启动模块来产生启动脉冲，这在某些情况下可能会失效。
其他重要考虑在以下内容中说明。
INPUT VOLTAGE (V)
DIGITAL SUPPLY
必须使用单调性电源，因为若使用非单调性电源，当偏差接近任
何阈值电平时，非单调性斜坡可能会引起问题。较高的阈值偏差
会引起同样的非单调性序列对某一个元件有效，而对其他元件无
VT2
ANALOG SUPPLY
效，如图4所示。
0V
TIME
INPUT VOLTAGE (V)
图6. 推荐供电序列
由于内部三极管寄生效应，数百ms的慢速电源斜坡可能会引起
VT1 + 10%
VT1
问题。POR电路要在各种压摆率下进行评估，以保证其在正常
电源条件下能正确工作。 数据手册会说明是否需要快速电源斜
VT1 − 10%
TIME
坡(100 µs或更短)。
例如，对于用细电缆连接电源的电路板，不良的接地连接会具有
图4. 非单调性电源斜坡
高阻抗，它可能会在上电期间产生毛刺。另外，在某些电磁环境
某些时候，即使断开电源(禁用LDO)，储能电容也会保留一定的
(EME)下，MOS晶体管的寄生栅极电容可能会充电，导致晶体管
残余电压，如图5所示。此电压应尽可能小，以便保证电源能降
不能正常工作，除非让该电容放电。 这可能引起POR初始化失败。
至VT1以下，否则POR将无法正确复位，器件将无法正确初始化。
漂移和容差也需要考虑。某些情况下，电容等分立元件具有高容
INPUT VOLTAGE (V)
差(高达40%)和高漂移(随温度、电压和时间的漂移)。此外，阈值
电压具有负温度系数。 例如，VT1在室温下为0.8 V，在–40°C下为
0.9 V，在+105°C为0.7 V。
RESIDUAL
VOLTAGE
结论
VT1
TIME
本文讨论了电路板上电时可能引发系统问题的一些常见问题，并
说明了保证电路板正确初始化的基本原则。电源常常被忽视，但
其最终电压精度和过渡行为均很重要。
图5. 残余电压
某些数据手册给出了应当应用于具有一个以上电源引脚的器件的
推荐供电序列。遵守这个序列是很重要的。例如，想想一个具有
两个独立电源的器件。推荐供电序列要求数字电源先于模拟电
参考文献
Merino, Miguel Usach.“深入了解digiPOT规格与架构，提升
交流性能”模拟对话第45卷第3期
源供电(这是常规，因为数字模块控制模拟模块，所以必须首先
为数字模块供电)，该模块必须首先初始化。哪个电源首先开始
断电还是关断？
启动时间更短，漏电流超低，而如果切断电源，这一切都不复
作者：Dushyant Juneja
存在。但是，假如不需要这些特性呢？设计人员会让电源保持
稳定并使用关断模式而浪费电源吗？为何不能简单地通过切断
“当然是关断！”对这个问题感到吃惊的人会大声说道。其他人
可能会寻思二者有何差异。关断模式常常会保留存储器内容，
12
电源来降低漏电流？关断模式是否存在一些基本的深层次的要
求？感到迷惑不解？请看下文。
模拟对话 第49卷第1期
诱惑与风险
VF LOAT
现代系统包含丰富的特性，这是通过多层次的复杂设计实现的，
常常涉及到不止一个芯片。功耗是很多应用都关心的，诸如便
携式医疗设备，因此这些芯片常常包含一种或多种关断模式。
M IN, P
TO INTERNAL
CIRCUIT
EXTERNAL SYSTEM
I/O LINE
M IN, N
这些模式提供存储器内容保留、外设使用和快速开启等特性，
而消耗的电源电流非常少。另一种方法是完全关断电源。这会
VIO
完全切断芯片的电源，不允许任何电流进入电源引脚。虽然能
EQUIVALENT I/O SUBSYSTEM
DURING POWER SHUT-OFF
VF LOAT
MOUT, P
够降低功耗，但这种方法存在一些严重的副作用。
VUNKNOWN
MOUT, N
考虑一个包括多个芯片的复杂系统，这些芯片通过多路复用
总线相连。如果该系统设计用于功耗受限的应用，简单地切
断未在使用的芯片电源似乎有利可图，尤其是在不需要关断
模式提供的其他特性的时候。切断电源可降低漏电流，但没
有电源时，引脚对输入信号可能起到低阻抗节点的作用，导
致不可预测的操作和潜在的系统级威胁。虽然断电选项可能
很诱人，但关断模式对复杂系统有着根本上的好处：它使各
芯片处于已知的、希望的状态，即使芯片在低功耗与高性能
模式之间循环，也能维持安全可靠的操作。 详细情况可通过
考察一个I/O节点来了解。
CHIP INTERNALS
图8. 断电模式下的I/O电路。注意内部栅极处于未知状态。
关断模式
关断模式为芯片提供额外的一重保护，可防范上述意外工作
状况。实现方式会因不同的模式、产品系列和供应商而异，
但重点是在芯片内核休眠时提供安全的I/O边界，维持已知
的、可信赖的低功耗状态。好处是系统器件之间的I/O操作
(例如通过系统级多路复用总线)不会威胁到休眠中的器件。
一个实现方案是在低功耗模式下将I/O引脚置于高阻态，使
连接到边界引脚的内部节点处于已精确定义的状态。图9显
简单示例
示了一个简化的实现方案。信号对内部电路无影响，从根本
图7中的引脚连接到一个复用节点，其操作由一个经验证的
系统架构设定。作为I/O引脚，它同时拥有输入和输出功能。
上保证其安全。其他实现方案(例如浅休眠模式)也可以让I/O
外设保持上电，同时确保在关断模式期间芯片外设与内核之
间的操作得到验证。这使得芯片在保持低功耗的同时，能够
M IN, P
TO INTERNAL
CIRCUIT
EXTERNAL SYSTEM
I/O LINE
M IN, N
VIO
处理激活状态下的使用情形。此外，该系统降低了功率开关
的成本；如若不然，将需要使用一个很大的低电阻器件，其
漏电流和导通状态功耗均会相当大。
SIMPLIFIED I/O SUBSYSTEM
DURING GENERAL OPERATION
MOUT, P
VINTERNAL
M IN, P
TO INTERNAL
CIRCUIT
EXTERNAL SYSTEM
I/O LINE
M IN, N
MOUT, N
CHIP INTERNALS
图7. 简化的I/O电路
EQUIVALENT I/O SUBSYSTEM
IN POWER-DOWN MODE
MOUT, P
不考虑功率开关所用器件的问题，断开此芯片的电源(假设不
需要任何芯片操作)将导致图8所示的情况，芯片内核到处都
是未知状态。在最坏情况下，浮置栅极输出器件(MOUT, p和
MOUT, n)可能会在休眠时暴露于意想不到的外部电压下。对
MOUT, N
CHIP INTERNALS
图9. 关断模式下的I/O电路。 注意所有内部节点都已精确定义。
于本例所示的CMOS I/O，这可能产生一个经由NMOS漏极连
接的对地低阻抗连接(红色亮显)。高电流将导致前一级的驱动
能力透支，从而损害芯片中的MOS电路，甚至芯片本身。即
使未损害系统，其性能也会降低。
模拟对话 第49卷第1期
13
关断模式因芯片和供应商而异，因此，“浅休眠模式”之类
将形成另一条低阻抗路径)会怎样？这与直接驱动I/O引脚
名称的含义并不总是相同。有些支持保留存储器内容，有些
而不使能电源的ESD情况相似，如果信号足够强，可能会
则提供更多的中断数或其他类似特性。与完全断电相比，这
触发ESD保护结构，导致高电流流经其他相连的I/O引脚，
些模式的一个突出优势是可以缩短系统响应时间。有些电路
产生假上电情况。更有可能的情况是信号稍弱一点，但仍
提供单独的I/O电源和内核电源。这种分离的一个优点是，电
然强到足以通过一条路径(如I/O箝位)抵达电源。信号可能
路板设计人员可以切断内核电源以降低漏电流，而I/O则保持
无法触发电源箝位，但会在电源上引起意想不到的虚电压，
上电。强烈建议一定要从产品数据手册获得准确的详细信息，
从而造成未知工作状态，具体情形取决于芯片的拓扑结构。
确保所需的特性和保护方法受到产品的支持。
任一情况下，如果电路状态持续如此，则芯片可能受损，除
非前一级已经停止供应高电流。如果信号强度不足以触发I/
尺寸不断缩小的影响
O箝位，它仍可能会对所遇到的第一个晶体管施压，长时间
作为器件尺寸缩小的自然后果，现代IC工艺技术提供更高密
操作后可能会损坏该晶体管。
度的封装，使得关断模式的优化使用越来越重要。不过，这
也降低了器件的压力处理能力。例如，28nm器件的栅极氧化
物就比相应的180nm器件要薄。这样，断电模式下栅极电压
所施加的压力更有可能损坏较小的器件。此外，布局相关的
参数也可能导致尺寸较小的器件发生灾难性故障。
所有这些影响使得关断模式对现代器件越来越有吸引力。现
代芯片充盈着各种特性，包括成百上千万的元件；如果保持
开启，每个器件都可能产生漏电流。优化特性使用并关断芯
片中不使用的部分，可以消除其中的大部分漏电流。然而用
户应该确保供应商明确支持这些模式，而不要试图自行开发
关断功能。
如果断开电源并拉低电源输入呢？这种情况下，芯片无浮动
电源，不可能触发任何ESD结构，但PMOS漏极电压可能高
于主体电压，使漏极-主体二极管正偏。这样，来自前一级
的电流将经过PMOS器件流至地，直至器件烧毁、前一级
停止提供电流或设计人员注意到报警。
结论
关断模式使得系统级响应更快速、更安全，因而是不
可缺少的特性，尤其是在考察复杂系统中的完整信号
链时。如果器件之间的交互很有限，或者系统整体很
简单，足以确保不会出现复杂情况，则可以考虑完全
切断电源。
更多情形
关于关断的完整拼图还缺几片。如果同时切断接地连接(这
Miguel Usach Merino
该作者的其它文章：
Miguel Usach Merino [miguel.usach@analog.com]，获瓦伦西亚大学电子工程学
深入了解digiPOT规格与架构，
位。2008年加入ADI公司，任西班牙瓦伦西亚线性与精密技术部的应用工程师。
提升交流性能
第45卷，第3期
Dushyant Juneja
Dushyant Juneja [dushyant. juneja@analog.com] 是ADI公司的一名CAD工程
师，主要从事AMS设计的AMS验证、行为建模和ESD保护。2012年获印度理工
学院卡拉普尔分校仪器工程硕士学位，2010年获印度理工学院(BHU)电气工程
学士学位。
14
模拟对话 第49卷第1期
在仅有零点电阻和电容可调节的情况下设计
PLL滤波器
作者：Ken Gentile
简介
PLL系统函数
如参考文献中所描述，可采用标准过程来确定锁相环(PLL)中二
图2中的小信号模型为PLL响应的等式化提供了一种途径，并为
阶环路滤波器的R0、C0和CP数值。它采用开环带宽(ω0)和相位裕
分析输入端相位干扰所造成的输出端相位变化提供了模板。注
量(ϕM)作为设计参数，并可扩展至三阶环路滤波器，从而确定R2
意，压控振荡器(VCO)作为一个频率源，表现为理想的相位积分
和C2(图1)。该过程可直接解出CP，然后推导出其余数值。
器，因而其增益(KV)系数为1/s(对积分进行等效拉普拉斯变换)。
某些情况下，CP、R2和C2可能是集成在PLL内的固定值元件，因
此仅有R0和C0用来控制环路响应。这便使得上述过程无效，因为
无法调节CP。本文提出一种替代过程，可在CP数值固定时使用，
突破了无法控制CP值造成的限制。
R0
TO
VCO
R2
𝛉ERR
CP
C0
+ 𝑇𝑇2 = 𝑅𝑅 𝐶𝐶
(s)
− 𝛉 𝑇𝑇1 = ( 𝐶𝐶𝑃𝑃 ) 𝑇𝑇2
𝐶𝐶 +𝐶𝐶 1/N
𝑃𝑃
𝑇𝑇1 = (𝐶𝐶
𝐶𝐶𝑃𝑃
KV /s
LF
LOOP
(1)
FILTER
0
𝛉OUT
VCO
(2)
(2)
) 𝑇𝑇2
FEEDBACK
𝑃𝑃 +𝐶𝐶DIVIDER
0
1
𝑇𝑇
𝑠𝑠𝑠𝑠 +1
(3)
𝐻𝐻𝐿𝐿𝐿𝐿 (𝑠𝑠𝑠 𝑠𝑠𝐶𝐶 ) ( 1 ) (𝑠𝑠(𝑠𝑠𝑠𝑠2 )
𝑇𝑇
+1)
C2
𝑃𝑃
2
1
PLL的闭环传递函数(HCL)定义为：θ
)
1
𝑇𝑇1 /θIN。开环传递函数(H
𝑠𝑠𝑠𝑠2 +1
OUT
OL
C0
SECOND-ORDER
LOOP FILTER
D
PFD AND
CHARGE
0 0
PUMP
图2. PLL小信号模型
R0
CHARGE
PUMP
CP
𝛉IN
(1)H
𝑇𝑇2 = 𝑅𝑅0K𝐶𝐶0
FB
TO
VCO
CHARGE
PUMP
因此，PLL的小信号模型是复频率s的函数(s = σ + jω)。
𝐻𝐻𝐿𝐿𝐿𝐿 (𝑠𝑠𝑠 𝑠𝑠 ) ( ) (
(3)
)
𝐶𝐶𝑃𝑃
𝑠𝑠(𝑠𝑠𝑠𝑠1 +1) 来表示H ，
𝑇𝑇2
定义为：θFB/θIN，与闭环传递函数相关。建议以H
OL
CL
THIRD-ORDER LOOP FILTER
𝐻𝐻𝐿𝐿𝐿𝐿 (𝑠𝑠𝑠
因为开环传递函数包含闭环稳定性的线索：
𝐻𝐻𝑂𝑂𝑂𝑂 (𝑠𝑠) = −𝐾𝐾 𝐾
图1. 典型二阶和三阶无源环路滤波器
假设条件
本环路滤波器设计方法基于两个假设，在三阶无源滤波器设计中，
通过调节R0和C0来补偿R2和C2，可以将一个二阶环路滤波器设计
(4)
)
𝑠𝑠𝑠𝑠
𝐻𝐻𝐿𝐿𝐿𝐿 (𝑠𝑠𝑠
𝐻𝐻𝑂𝑂𝑂𝑂 (𝑠𝑠) = −𝐾𝐾 𝐾
𝐻𝐻𝐶𝐶𝐶𝐶 (𝑠𝑠) = −𝑁𝑁 𝑁
𝑠𝑠𝑠𝑠
)
𝐻𝐻𝑂𝑂𝑂𝑂 (𝑠𝑠𝑠
(4)
𝐻𝐻𝐶𝐶𝐶𝐶 (𝑠𝑠) = −𝑁𝑁 𝑁1−𝐻𝐻
(5)
)
1−𝐻𝐻𝑂𝑂𝑂𝑂 (𝑠𝑠𝑠
𝐻𝐻𝑂𝑂𝑂𝑂 (𝑠𝑠𝑠
)
𝑂𝑂𝑂𝑂 (𝑠𝑠𝑠
(5)
扩展为三阶设计，此时通常会采用这两个假设条件。
K表示鉴频鉴相器(PFD)、电荷泵和VCO的组合增益——也就是
1. R2和C2形成的极点频率应当至少比ω0 (所需开环单位增益带宽)
说，K = KDKV，其中K
表示电荷泵电流，单位为A；K
表示VCO
𝐻𝐻𝑂𝑂𝑂𝑂 (𝑠𝑠)
)( )(
(6)
D = −( 2
V)
大一个数量级；f0 ≤ 0.1/(2πR2C2)，其中f0 = ω0/(2π)。
2. R0-C0-CP网络的R2和C2串联组合的负载可忽略不计。
𝐾𝐾
𝑇𝑇1
𝑠𝑠𝑠𝑠2 +1
𝑠𝑠 𝑁𝑁𝑁𝑁𝑃𝑃
𝑠𝑠𝑠𝑠1 +1
𝑇𝑇2
𝐾𝐾均为s的函数。等式4中的负
𝑇𝑇1
𝑠𝑠𝑠𝑠 +1
增益，单位为Hz/V。H
、H
和H
OL
CL
LF
(6)
𝐻𝐻𝑂𝑂𝑂𝑂 (𝑠𝑠) = − (𝑠𝑠2 𝑁𝑁𝑁𝑁 ) (𝑇𝑇 ) (𝑠𝑠𝑠𝑠2 +1)
𝑃𝑃
2
1
号表示图2中求和节点的负反馈导致相位反转。根据等式4定义
𝐾𝐾
𝑇𝑇
𝑗𝑗𝑗𝑗𝑇𝑇 +1
的HOL导致等式5中分母的减法运算，直观地解释了闭环稳定性。
𝐻𝐻 (𝑗𝑗𝑗𝑗) = − (
) ( 1) ( 2 )
𝑂𝑂𝑂𝑂
(𝑗𝑗𝑗𝑗)2 𝑁𝑁𝑁𝑁𝑃𝑃
𝑗𝑗𝑗𝑗𝑇𝑇1 +1
𝑇𝑇2
𝐾𝐾
𝑇𝑇
𝑗𝑗𝑗𝑗𝑇𝑇2 +1
𝐻𝐻𝑂𝑂𝑂𝑂 (𝑗𝑗𝑗𝑗) = − ((𝑗𝑗𝑗𝑗)2 𝑁𝑁𝑁𝑁 ) (𝑇𝑇1 ) (OL𝑗𝑗𝑗𝑗𝑇𝑇
)
检查等式5，可以发现潜在的环路稳定性问题。由于H
是复数频
𝑃𝑃
2
1 +1
二阶环路滤波器的传递函数
𝑇𝑇2 = 𝑅𝑅0 𝐶𝐶0 1和T
(1)2)与元件有关：
二阶环路滤波器有两个时间常数(T
率s = σ + jω的函数，它必然具有取决于频率的幅度和相位分量。
𝑃𝑃
) 𝑇𝑇2 (2)
𝑇𝑇1 = (𝐶𝐶 +𝐶𝐶
𝑃𝑃
0
𝐶𝐶𝑃𝑃
𝐶𝐶
𝑇𝑇1 = (𝐶𝐶𝑇𝑇 +𝐶𝐶=)(𝑇𝑇2 𝑃𝑃 )(2)
𝑇𝑇2 (2)
𝑃𝑃1 0 、T
环路滤波器传递函数的T
𝐶𝐶 和C
+𝐶𝐶 很重要，因为它对于PLL的整
𝑃𝑃
2
1
定义，系统变得极不稳定。这意味着稳定性受依赖于频率的H
OL
𝑇𝑇2 = 𝑅𝑅0𝑇𝑇𝐶𝐶0= 𝑅𝑅 (1)
2
0 𝐶𝐶0
(1)
𝐶𝐶
1
体响应起着很大的作用：
2
𝑃𝑃
0P
1
𝑇𝑇1
𝑠𝑠𝑠𝑠2 +1
𝐻𝐻𝐿𝐿𝐿𝐿 (𝑠𝑠𝑠 𝑠𝑠𝐶𝐶 ) (𝑇𝑇 ) (𝑠𝑠(𝑠𝑠𝑠𝑠 +1))
2 +1
1
1
𝑇𝑇1𝑃𝑃
𝑠𝑠𝑠𝑠
1(
𝑇𝑇21
𝑠𝑠𝑠𝑠2 +1(3)
𝐻𝐻𝐿𝐿𝐿𝐿 (𝑠𝑠𝑠 𝐻𝐻
𝑠𝑠(𝑠𝑠𝑠
)
(
)
)
𝑠𝑠
)
(
)
(
)
𝑠𝑠(𝑠𝑠𝑠𝑠1 +1)
𝑇𝑇2
𝐿𝐿𝐿𝐿 𝐶𝐶𝑃𝑃
𝐶𝐶
𝑠𝑠(𝑠𝑠𝑠𝑠 +1)
𝑇𝑇
𝑃𝑃
2
𝐻𝐻𝐿𝐿𝐿𝐿 (𝑠𝑠𝑠
𝐻𝐻𝑂𝑂𝑂𝑂 (𝑠𝑠) = −𝐾𝐾 𝐾 𝑠𝑠𝑠𝑠 )
𝐻𝐻𝐿𝐿𝐿𝐿 (𝑠𝑠𝑠
𝐻𝐻 (𝑠𝑠𝑠
𝐻𝐻𝑂𝑂𝑂𝑂 (𝑠𝑠)𝐻𝐻= −𝐾𝐾
(𝑠𝑠)𝐾= 𝑠𝑠𝑠𝑠
−𝐾𝐾)𝐾 𝐿𝐿𝐿𝐿 (4)
)
𝑂𝑂𝑂𝑂
𝑠𝑠𝑠𝑠
𝐻𝐻𝑂𝑂𝑂𝑂 (𝑠𝑠𝑠
1
1−𝐻𝐻𝑂𝑂𝑂𝑂 (𝑠𝑠𝑠
1−𝐻𝐻𝑂𝑂𝑂𝑂 (𝑠𝑠𝑠
𝐾𝐾
𝑇𝑇
(4)
(4)
𝐻𝐻𝐶𝐶𝐶𝐶 (𝑠𝑠) = −𝑁𝑁 𝑁
)
1−𝐻𝐻 (𝑠𝑠𝑠
𝐻𝐻𝑂𝑂𝑂𝑂 (𝑠𝑠𝑠 𝑂𝑂𝑂𝑂
𝐻𝐻
(𝑠𝑠𝑠
𝐻𝐻𝐶𝐶𝐶𝐶 (𝑠𝑠) 𝐻𝐻
= −𝑁𝑁
(𝑠𝑠)𝑁= −𝑁𝑁 𝑁 ) 𝑂𝑂𝑂𝑂 (5)
)
𝐶𝐶𝐶𝐶
模拟对话 第49卷第1期
(3)
(5)
(5)
𝑠𝑠𝑠𝑠 +1
(3)
𝐾𝐾
𝑇𝑇1
𝜔𝜔 2 𝑁𝑁𝑁𝑁
𝑇𝑇
(7)
(7)
𝑗𝑗𝑗𝑗𝑇𝑇2 +1
𝐻𝐻𝑂𝑂𝑂𝑂 (𝑗𝑗𝑗𝑗) = (OL同时表现出单位增益和零点相移
)( )(
) (8)
因此，对于任意的s值，如果H
2
𝜔𝜔 𝑁𝑁𝑁𝑁𝑃𝑃
𝑗𝑗𝑗𝑗𝑇𝑇1 +1
𝑇𝑇2
𝐾𝐾
𝑇𝑇
𝑗𝑗𝑗𝑗𝑇𝑇 +1
特性(或2π弧度的整数倍)，则H
𝐻𝐻 (𝑗𝑗𝑗𝑗) = (CL分母为零，闭环增益再次变为未
) ( 1 ) ( 2 ) (8)
𝑂𝑂𝑂𝑂
𝑗𝑗𝑗𝑗𝑇𝑇 +1
𝐾𝐾
𝑇𝑇
1
𝜔𝜔 2 𝑁𝑁𝑁𝑁𝑃𝑃
1+(𝜔𝜔𝜔𝜔1 )2
𝑇𝑇2
𝐾𝐾
𝑇𝑇
1
处，HOL相位必须离开零(或离开2π任意整数倍)足够远，才能避
|𝐻𝐻𝑂𝑂𝑂𝑂 (𝑗𝑗𝑗𝑗)| = ( 2 ) ( 1 ) (
) √(1
𝜔𝜔 𝑁𝑁𝑁𝑁𝑃𝑃
1+(𝜔𝜔𝜔𝜔1 )2
𝑇𝑇2
免等式5中的分母为零。
幅度和相位特性所控制。事实上，在使得H
|𝐻𝐻 (𝑗𝑗𝑗𝑗)| = (
) (OL1为单位幅度的频率
)(
) √(1 + 𝜔𝜔
𝑂𝑂𝑂𝑂
+ 𝜔𝜔
∠𝐻𝐻𝑂𝑂𝑂𝑂(𝑗𝑗𝑗𝑗) = arctan(𝜔𝜔𝜔𝜔2) − arctan(𝜔𝜔𝜔𝜔1) (1
∠𝐻𝐻𝑂𝑂𝑂𝑂(𝑗𝑗𝑗𝑗) = arctan(𝜔𝜔𝜔𝜔2) − arctan(𝜔𝜔𝜔𝜔1) (1
1=(
𝐾𝐾
𝜔𝜔0 2 𝑁𝑁𝑁𝑁𝑃𝑃
𝐾𝐾
1=(
𝑇𝑇
1
) (𝑇𝑇1 ) (1+(𝜔𝜔
𝜔𝜔0 2 𝑁𝑁𝑁𝑁𝑃𝑃
2
𝑇𝑇1
2
0 𝑇𝑇1 )
1
) (𝑇𝑇 ) (1+(𝜔𝜔
2
) √(1 + 𝜔𝜔0 2 𝑇𝑇1 𝑇𝑇2 )
2
0 𝑇𝑇1 )
) √(1 + 𝜔𝜔0 2 𝑇𝑇1 𝑇𝑇2
Φ𝑀𝑀 = arctan(𝜔𝜔0𝑇𝑇2) − arctan(𝜔𝜔0𝑇𝑇1)15 (12)
1
𝑇𝑇
𝑠𝑠𝑠𝑠 +1
1 𝑇𝑇1 𝑇𝑇1 𝑠𝑠(𝑠𝑠𝑠𝑠
+1
𝑠𝑠𝑠𝑠22+1
1
𝑇𝑇
𝑠𝑠𝑠𝑠2 +1𝐶𝐶𝑃𝑃𝑠𝑠
) )(𝑇𝑇𝑇𝑇(11 )1𝑠𝑠𝑠𝑠+1)
(2𝑠𝑠(𝑠𝑠𝑠𝑠
(𝑠𝑠𝑠
𝑠𝑠)𝐶𝐶 )𝐶𝐶2(𝑇𝑇(3)
)+1)) (3) (3)
𝐿𝐿𝐿𝐿 (𝑠𝑠𝑠
𝐻𝐻𝐿𝐿𝐿𝐿 (𝑠𝑠𝑠 𝑠𝑠𝐶𝐶 ) (𝑇𝑇1𝐻𝐻)𝐿𝐿𝐿𝐿
(𝐻𝐻
𝐿𝐿𝐿𝐿
𝑠𝑠(𝑠𝑠𝑠𝑠
+1)1+1)
𝑃𝑃
2
𝐶𝐶
𝑠𝑠(𝑠𝑠𝑠𝑠
𝑇𝑇
𝑠𝑠(𝑠𝑠𝑠𝑠 +1)
𝑃𝑃
2
𝑃𝑃
1
𝐻𝐻𝐿𝐿𝐿𝐿 (𝑠𝑠𝑠
𝑃𝑃 2
1
2
𝐻𝐻𝐿𝐿𝐿𝐿 (𝑠𝑠𝑠
1
𝐻𝐻 (𝑠𝑠𝑠
(4)
𝐻𝐻𝐻𝐻𝑂𝑂𝑂𝑂
=)=−𝐾𝐾
𝐾(4)
𝐻𝐻𝑂𝑂𝑂𝑂 (𝑠𝑠) 0=
−𝐾𝐾
𝐾 (𝑠𝑠)
使HOL为单位幅度处的频率ω
非常重要。ω
处的H
相位决定了系统的相位裕量ϕ
。ω0和ϕM都可由HOL推导得出。
(𝑠𝑠)
(4)
−𝐾𝐾
𝐾 𝐿𝐿𝐿𝐿 ))
0
OL
M
𝐻𝐻𝑂𝑂𝑂𝑂 (𝑠𝑠) =
根据𝛚0和𝛟M定义R0和C0
𝑠𝑠𝑠𝑠𝐻𝐻 𝐻𝐻
𝑂𝑂𝑂𝑂 𝑠𝑠𝑠𝑠
(𝑠𝑠𝑠
𝐿𝐿𝐿𝐿(𝑠𝑠𝑠
𝑠𝑠𝑠𝑠 𝐻𝐻
𝐻𝐻 (𝑠𝑠𝑠𝐻𝐻 (𝑠𝑠) = −𝐾𝐾
𝐾 (𝑠𝑠𝑠𝐿𝐿𝐿𝐿
=
−𝐾𝐾
𝐾 𝐿𝐿𝐿𝐿
) )
𝐻𝐻𝑂𝑂𝑂𝑂)(𝑠𝑠)
𝑂𝑂𝑂𝑂
−𝐾𝐾 𝐾 𝐿𝐿𝐿𝐿
(4)
𝑂𝑂𝑂𝑂
𝑠𝑠𝑠𝑠
𝑠𝑠𝑠𝑠
𝑠𝑠𝑠𝑠
𝑠𝑠𝑠𝑠
𝐻𝐻
𝐻𝐻
(𝑠𝑠𝑠
(4) (4)
(𝑠𝑠𝑠
𝑂𝑂𝑂𝑂
𝐻𝐻𝑂𝑂𝑂𝑂
𝑂𝑂𝑂𝑂 (𝑠𝑠𝑠 )
使用设计参数ω0和ϕ𝐻𝐻
来确定R0和C
值要求表达式包含这四个变量，以及其它常数项。可以从等式4入手，因为等式4定义了H
。这样
(5)
= −𝑁𝑁
−𝑁𝑁
𝑁 (𝑠𝑠)
) 𝑁 (5)
M𝐶𝐶𝐶𝐶 (𝑠𝑠) =
0 𝐻𝐻𝐶𝐶𝐶𝐶
OL
(𝑠𝑠)
𝐻𝐻𝐶𝐶𝐶𝐶
) (𝑠𝑠𝑠 (5)
(𝑠𝑠𝑠𝐻𝐻
1−𝐻𝐻
(𝑠𝑠𝑠 −𝑁𝑁 𝑁1−𝐻𝐻𝑂𝑂𝑂𝑂
𝑂𝑂𝑂𝑂=
𝐻𝐻
(𝑠𝑠𝑠
𝑂𝑂𝑂𝑂(𝑠𝑠𝑠
1−𝐻𝐻
(𝑠𝑠𝑠
𝐻𝐻
𝐻𝐻𝑂𝑂𝑂𝑂 (𝑠𝑠𝑠
𝑂𝑂𝑂𝑂
𝑂𝑂𝑂𝑂
便将HLF加入其中，进而通过T
和T
加入R
和C
和ϕM也能加入其中。
(𝑠𝑠)
=(5)
−𝑁𝑁
𝑁𝑂𝑂𝑂𝑂
(𝑠𝑠)
𝐻𝐻𝐶𝐶𝐶𝐶
= −𝑁𝑁
𝑁具有幅度和相位，因此原则上ω
)(𝑠𝑠𝑠) (5) (5)
1
2𝑁
0 𝐻𝐻
OL
0
𝐶𝐶𝐶𝐶0)。由于H
𝐻𝐻𝐶𝐶𝐶𝐶 (𝑠𝑠) = −𝑁𝑁
𝐶𝐶𝐶𝐶
1−𝐻𝐻
1−𝐻𝐻1−𝐻𝐻
(𝑠𝑠𝑠
𝑂𝑂𝑂𝑂(𝑠𝑠𝑠
1−𝐻𝐻 (𝑠𝑠𝑠
𝑂𝑂𝑂𝑂 𝑂𝑂𝑂𝑂
𝑂𝑂𝑂𝑂
将等式3代入等式4，重新排列各项可得等式6；等式6以T
和T2以及常数K、N和C
来表示HOL：
1
P
𝑇𝑇
𝑠𝑠𝑠𝑠 +1
𝐾𝐾
𝑇𝑇
𝑠𝑠𝑠𝑠𝐾𝐾+1
2 𝐾𝐾
+1)
(𝑠𝑠)) =
((𝑠𝑠𝑠𝑠𝑠𝑠𝑠𝑠22+1
(𝐻𝐻
𝐻𝐻𝑂𝑂𝑂𝑂 (𝑠𝑠) = − 𝐻𝐻
(=𝑇𝑇1−−
) ((𝑠𝑠𝑠𝑠𝑠𝑠2 𝑁𝑁𝑁𝑁
)))((𝑇𝑇𝑇𝑇11)(6)
2𝑂𝑂𝑂𝑂
)
)𝑠𝑠𝑠𝑠2 +1(6)
(6)
𝑠𝑠𝑂𝑂𝑂𝑂
𝑁𝑁𝑁𝑁(𝑠𝑠)
+1
𝑃𝑃𝐾𝐾 𝐾𝐾
2 𝑇𝑇 𝑠𝑠𝑠𝑠
11𝑠𝑠𝑠𝑠
𝑃𝑃
2
21𝑁𝑁𝑁𝑁
𝐾𝐾
𝑇𝑇
𝑠𝑠
𝑇𝑇
𝑇𝑇
𝑠𝑠𝑠𝑠2 +1
𝐾𝐾
𝑇𝑇
𝑠𝑠𝑠𝑠
+1
2 +1
𝑃𝑃
2 )1 ( 1 +1
1
2
(𝑠𝑠)
𝐻𝐻
=
−
(
)
(
) (6) (6)
)
(
)
(
)
=
−
(
𝑂𝑂𝑂𝑂
𝐻𝐻𝑂𝑂𝑂𝑂 (𝑠𝑠) = − ( 2 𝐻𝐻𝑂𝑂𝑂𝑂
) ((𝑠𝑠)
)
(
)
(6)
2
𝑂𝑂𝑂𝑂
𝑠𝑠𝑠𝑠1+1
𝑁𝑁𝑁𝑁𝑃𝑃𝑇𝑇 𝑇𝑇
𝑇𝑇2𝑠𝑠𝑠𝑠 +1
+1
𝑠𝑠2 𝑁𝑁𝑁𝑁
𝑠𝑠𝑠𝑠2 𝑁𝑁𝑁𝑁
𝑠𝑠𝑠𝑠
𝑠𝑠 𝑁𝑁𝑁𝑁𝑃𝑃
𝑠𝑠𝑠𝑠1 +1
𝑇𝑇2
在s = jω时进行评估，可得HOL频率响应如下：
𝐾𝐾
𝑇𝑇
𝑃𝑃
𝑃𝑃 2
𝐾𝐾 +1 𝑇𝑇
𝑗𝑗𝑗𝑗𝑇𝑇
1
2
1
𝑗𝑗𝑗𝑗𝑇𝑇 +1
1
2 +1
𝐾𝐾 2 ))( 𝑇𝑇
𝑗𝑗𝑗𝑗𝑇𝑇
1)(7)
2 )
(𝑗𝑗𝑗𝑗)
=)−
((𝑗𝑗𝑗𝑗𝑇𝑇
(7)
(𝑇𝑇(1((𝑗𝑗𝑗𝑗)
) (𝑗𝑗𝑗𝑗𝑇𝑇
𝐻𝐻𝑂𝑂𝑂𝑂 (𝑗𝑗𝑗𝑗) = −𝐻𝐻𝐻𝐻(𝑂𝑂𝑂𝑂(𝑗𝑗𝑗𝑗)
2 𝑁𝑁𝑁𝑁+1)
2 𝑁𝑁𝑁𝑁 = −
(
)
)+12 +1
(7)
𝑇𝑇
𝑂𝑂𝑂𝑂 (𝑗𝑗𝑗𝑗)
𝑃𝑃 𝐾𝐾
2 𝑇𝑇 𝑗𝑗𝑗𝑗𝑇𝑇
1 +1
𝑃𝑃
1𝐾𝐾
𝐾𝐾 𝑇𝑇
𝑇𝑇1𝑗𝑗𝑗𝑗𝑇𝑇
𝑗𝑗𝑗𝑗𝑇𝑇
𝑁𝑁𝑁𝑁
𝑗𝑗𝑗𝑗𝑇𝑇
𝐾𝐾
𝑇𝑇1 2 (𝑗𝑗𝑗𝑗)
𝑗𝑗𝑗𝑗𝑇𝑇22+1
2
𝑃𝑃
2 1 𝑇𝑇1
1 +1
2 +1
(𝑗𝑗𝑗𝑗)
)
(
)
(
)
=
−
(
(𝑗𝑗𝑗𝑗)
𝐻𝐻
=
−
(
)
(
)
(
)(7) (7)
𝑂𝑂𝑂𝑂
𝐻𝐻𝑂𝑂𝑂𝑂 (𝑗𝑗𝑗𝑗) = − ( 𝐻𝐻𝑂𝑂𝑂𝑂
)
(
)
(
)
(7)
2 𝑁𝑁𝑁𝑁
2 𝑁𝑁𝑁𝑁2
2 𝑂𝑂𝑂𝑂
(𝑗𝑗𝑗𝑗)(𝑗𝑗𝑗𝑗)
𝑇𝑇 𝑇𝑇 𝑗𝑗𝑗𝑗𝑇𝑇𝑗𝑗𝑗𝑗𝑇𝑇
+1 +1
(𝑗𝑗𝑗𝑗) 𝑁𝑁𝑁𝑁𝑃𝑃
分母中的(jω)2项可简化为–ω2：
𝐾𝐾
𝑇𝑇2
𝑇𝑇
𝑃𝑃 2 𝑇𝑇2
2
(𝑗𝑗𝑗𝑗) 𝑃𝑃𝑁𝑁𝑁𝑁𝑃𝑃
𝑗𝑗𝑗𝑗𝑇𝑇1 +1
𝐾𝐾 +1
𝑗𝑗𝑗𝑗𝑇𝑇
𝑇𝑇
1+1
𝑗𝑗𝑗𝑗𝑇𝑇
1
1
𝑗𝑗𝑗𝑗𝑇𝑇 +1
1
𝐾𝐾2 ))( 𝑇𝑇
+1)
1)(8)
(𝑗𝑗𝑗𝑗)
( 𝑗𝑗𝑗𝑗𝑇𝑇22+1
(8)
𝐻𝐻𝑂𝑂𝑂𝑂 (𝑗𝑗𝑗𝑗) = (𝐻𝐻
) (𝑇𝑇=1=)(((𝜔𝜔𝑗𝑗𝑗𝑗𝑇𝑇
2 𝑁𝑁𝑁𝑁+1
2𝑂𝑂𝑂𝑂
)
(
)+12 +1
(8)
𝐻𝐻𝑂𝑂𝑂𝑂
𝑇𝑇2 )𝑇𝑇(𝑗𝑗𝑗𝑗𝑇𝑇
𝜔𝜔
𝑁𝑁𝑁𝑁(𝑗𝑗𝑗𝑗)
𝑃𝑃
1
𝑃𝑃
2
1
2
𝐾𝐾
𝑇𝑇
𝑗𝑗𝑗𝑗𝑇𝑇
𝐾𝐾
𝑗𝑗𝑗𝑗𝑇𝑇
1
𝜔𝜔2 +1
𝑁𝑁𝑁𝑁𝑃𝑃 𝐾𝐾𝑇𝑇2 1 𝑗𝑗𝑗𝑗𝑇𝑇
𝑇𝑇1 1 +1
𝑗𝑗𝑗𝑗𝑇𝑇
𝐾𝐾
𝑇𝑇1
𝑗𝑗𝑗𝑗𝑇𝑇
2
2 +1
(𝑗𝑗𝑗𝑗)
=
(
)
(
)
(
)
(8) (8)
𝐻𝐻
(𝑗𝑗𝑗𝑗)
=
(
)
(
)
(
𝐻𝐻
𝑂𝑂𝑂𝑂
(𝑗𝑗𝑗𝑗)
= ( 2 )𝑂𝑂𝑂𝑂( 𝑂𝑂𝑂𝑂) (
)𝜔𝜔
(8)
𝐻𝐻𝑂𝑂𝑂𝑂
𝜔𝜔22𝑁𝑁𝑁𝑁
𝑗𝑗𝑗𝑗𝑇𝑇
𝑁𝑁𝑁𝑁
𝑇𝑇2𝑗𝑗𝑗𝑗𝑇𝑇𝑗𝑗𝑗𝑗𝑇𝑇
+1)
𝜔𝜔 2 𝑁𝑁𝑁𝑁
+11+1
𝑃𝑃𝑇𝑇 𝑇𝑇
𝜔𝜔 𝑁𝑁𝑁𝑁𝑃𝑃
HOL幅度和相位为：
𝐾𝐾
𝑇𝑇2
𝑇𝑇
𝑗𝑗𝑗𝑗𝑇𝑇1 +1
𝐾𝐾 1
𝑃𝑃
𝑃𝑃 2
𝑇𝑇
2
1
1
1
2
𝐾𝐾
1 2 𝑇𝑇) 𝑇𝑇
1) ( + 𝜔𝜔
)2𝜔𝜔𝜔𝜔22(𝑇𝑇
|𝐻𝐻𝑂𝑂𝑂𝑂 (𝑗𝑗𝑗𝑗)| =|𝐻𝐻
(𝑗𝑗𝑗𝑗)|
(2()𝑇𝑇𝑇𝑇1√(1
𝑇𝑇𝑇𝑇12𝑇𝑇𝑇𝑇2−))2𝑇𝑇
𝑇𝑇𝑇𝑇1 ))22 (9)
(𝜔𝜔𝑂𝑂𝑂𝑂2 𝑁𝑁𝑁𝑁
) (𝑇𝑇=1=)(((𝜔𝜔1+(𝜔𝜔𝜔𝜔
𝜔𝜔𝜔𝜔22(𝑇𝑇
(9)
2+
2−
2) +
1+
2 1)√(1
2 𝑁𝑁𝑁𝑁 ))
(𝑇𝑇
|𝐻𝐻
)
(
√(1
+
−
(9)
)
)
1+(𝜔𝜔𝜔𝜔
𝑂𝑂𝑂𝑂 (𝑗𝑗𝑗𝑗)|
1
2
2
1
𝑃𝑃
2
1
𝑃𝑃
2
1
2
2
𝐾𝐾
𝑇𝑇
1
𝜔𝜔 1𝑁𝑁𝑁𝑁𝐾𝐾
𝑇𝑇11 2 11) 1 2
𝐾𝐾
𝑇𝑇1 (𝑗𝑗𝑗𝑗)|
1 1+(𝜔𝜔𝜔𝜔
2 𝑇𝑇 2𝑇𝑇
2 +2 𝜔𝜔2
2
2
𝑃𝑃 𝐾𝐾𝑇𝑇2 𝑇𝑇
2 𝑇𝑇
2+
2 )2
2
2
2
=
(
)
(
)
(
)
√(1
+
𝜔𝜔
−
𝑇𝑇
)
(𝑇𝑇
)
|𝐻𝐻
(𝑗𝑗𝑗𝑗)|
=
(
)
(
)
(
)
√(1
+
𝜔𝜔
𝑇𝑇
𝜔𝜔
−
𝑇𝑇
)
(𝑇𝑇
|𝐻𝐻
𝑂𝑂𝑂𝑂) (
)11 22 (9) 2 22 1 11 (9) (9)
|𝐻𝐻𝑂𝑂𝑂𝑂 (𝑗𝑗𝑗𝑗)| = ( 2 𝑂𝑂𝑂𝑂
) (𝑂𝑂𝑂𝑂
𝑇𝑇1+(𝜔𝜔𝜔𝜔
2 𝜔𝜔 (𝑇𝑇2 − 1𝑇𝑇12
1 𝑇𝑇2))2 1))+
2
𝜔𝜔)22√(1
1+(𝜔𝜔𝜔𝜔
𝑁𝑁𝑁𝑁𝑃𝑃𝑇𝑇 +𝑇𝑇
𝑇𝑇𝜔𝜔
2𝜔𝜔
𝜔𝜔 2 𝑁𝑁𝑁𝑁
21+(𝜔𝜔𝜔𝜔
𝑁𝑁𝑁𝑁
𝜔𝜔 𝑁𝑁𝑁𝑁𝑃𝑃
1+(𝜔𝜔𝜔𝜔1 )
𝑇𝑇2
𝑃𝑃
𝑃𝑃 2
1
2
1
(𝑗𝑗𝑗𝑗) =2)arctan(𝜔𝜔𝜔𝜔
arctan(𝜔𝜔𝜔𝜔
− arctan(𝜔𝜔𝜔𝜔
(10)
∠𝐻𝐻𝑂𝑂𝑂𝑂(𝑗𝑗𝑗𝑗) =∠𝐻𝐻
2) −
1) (10)
1)arctan(𝜔𝜔𝜔𝜔
∠𝐻𝐻𝑂𝑂𝑂𝑂
𝑂𝑂𝑂𝑂(𝑗𝑗𝑗𝑗) = arctan(𝜔𝜔𝜔𝜔2) − arctan(𝜔𝜔𝜔𝜔1) (10)
(𝑗𝑗𝑗𝑗)
= arctan(𝜔𝜔𝜔𝜔
− arctan(𝜔𝜔𝜔𝜔
(10)
) (10)
arctan(𝜔𝜔𝜔𝜔
∠𝐻𝐻∠𝐻𝐻
𝑂𝑂𝑂𝑂
2)arctan(𝜔𝜔𝜔𝜔
1)(10)
(𝑗𝑗𝑗𝑗) = arctan(𝜔𝜔𝜔𝜔
arctan(𝜔𝜔𝜔𝜔
𝑂𝑂𝑂𝑂(𝑗𝑗𝑗𝑗)
1) 1
𝑂𝑂𝑂𝑂
2
2) −=
1)2 −
记住，T 和T 是R∠𝐻𝐻
、C𝑂𝑂𝑂𝑂
和C 代数组合的缩写表达式。ω
= ω 时评估等式9，并使|H
| = 1即可定义单位增益频率ω
，表示H
1
2
0
0
P
0
OL
0
OL
为单位
幅度时的频率。
1=(
1=(
𝐾𝐾
𝐾𝐾
𝜔𝜔0 2 𝑁𝑁𝑁𝑁𝑃𝑃
𝑇𝑇
𝐾𝐾 1
𝑇𝑇
1
1
2+
2 2 (𝑇𝑇 (11)
2 𝑇𝑇√(1
𝐾𝐾 ) ( )
𝑇𝑇
1) (
𝜔𝜔𝜔𝜔
𝑇𝑇𝑇𝑇1 ))22
(11)
)11(=𝑇𝑇=1 )((𝜔𝜔(1+(𝜔𝜔
+ 1𝜔𝜔
𝑇𝑇2 )2++
+𝜔𝜔𝜔𝜔
𝜔𝜔00222𝑇𝑇𝑇𝑇(𝑇𝑇
2𝑇𝑇+
1 𝑇𝑇𝑇𝑇
0 2 (𝑇𝑇
2−
0)2 )
1 √(1
22 )−
1)
2
2𝑇𝑇 √(1
)
)
(
)
(
)
−
(11)
)
1+(𝜔𝜔
𝑇𝑇
𝑇𝑇
2
1
0
1
2
0
0 2𝑁𝑁𝑁𝑁
𝑃𝑃
2
0
1
2 𝜔𝜔
0
1
2
𝐾𝐾
𝑇𝑇
1
𝑁𝑁𝑁𝑁𝐾𝐾𝑃𝑃 𝐾𝐾 𝑇𝑇2 𝑇𝑇1 1+(𝜔𝜔
𝑇𝑇11) 1
𝑇𝑇11 02
𝑇𝑇1
1
2
2
2
2
0
2 )2 (11)
22 +
2𝜔𝜔
2𝜔𝜔
2
2
2
2
2
)
(𝑇𝑇
1
=
(
)
(
)
(
)
√(1
+
𝑇𝑇
𝑇𝑇
+
−
𝑇𝑇
(11)
)
)
(𝑇𝑇
1
=
(
)
(
)
(
)
√(1
+
𝜔𝜔
𝑇𝑇
𝑇𝑇
𝜔𝜔
−
𝑇𝑇
02 2
2 1 1
1
) ( ) ( 𝜔𝜔 2𝜔𝜔
)𝑁𝑁𝑁𝑁
√(1
+𝑇𝑇21+(𝜔𝜔
𝜔𝜔0 1+(𝜔𝜔
𝑇𝑇1𝑇𝑇𝑇𝑇)202𝑇𝑇𝑇𝑇)1))22+ 𝜔𝜔0 (𝑇𝑇02 −001 2111 22
2
0(11)
0
𝜔𝜔
1+(𝜔𝜔
𝑁𝑁𝑁𝑁
22
𝑁𝑁𝑁𝑁
0
𝑃𝑃𝑇𝑇 𝑇𝑇
𝜔𝜔0 2 𝑁𝑁𝑁𝑁𝑃𝑃
)
1+(𝜔𝜔00𝑇𝑇1 0 𝑃𝑃 𝑃𝑃 2 2
𝑇𝑇2
0 10 1
类似地，ω = ω0时评估等式10，并使∠H
= ϕM即可定义相位裕量ϕM，表示频率为ω
(单位增益频率)时的HOL相位。
OL
0
)arctan(𝜔𝜔
) (12) 0𝑇𝑇1) (12)
Φ
Φ𝑀𝑀 = arctan(𝜔𝜔
𝑇𝑇=2arctan(𝜔𝜔
𝑇𝑇1arctan(𝜔𝜔
− arctan(𝜔𝜔
0𝑇𝑇𝑇𝑇2))
0−
Φ𝑀𝑀𝑀𝑀0=
(12)
0 2 − arctan(𝜔𝜔0𝑇𝑇1)
)
Φ
=
arctan(𝜔𝜔
𝑇𝑇
−
arctan(𝜔𝜔
𝑇𝑇
(12)
)
Φ2𝑀𝑀
=𝑀𝑀
arctan(𝜔𝜔00𝑇𝑇𝑇𝑇120)0) −
arctan(𝜔𝜔
𝑇𝑇
𝑀𝑀arctan(𝜔𝜔
2
0
1) (12)
)−
Φ𝑀𝑀 = arctan(𝜔𝜔0𝑇𝑇
(12)
0
1
0 1
2
扩展等式11和等式12很容易，将等式1中的T2和等式2中的T1代入即可将R0和C0带入等式。因此，我们顺利地将ω0和ϕM与变量R0和C0
以及常数K、N和CP相关联。
2 cos(Φ
2 +2𝐾𝐾𝐾𝐾)+(𝐶𝐶
2 )2 )+(𝐶𝐶 𝑁𝑁𝑁𝑁 2 )22
𝑁𝑁𝑁𝑁 𝑁𝑁𝑁𝑁
𝐾𝐾2 +2𝐾𝐾𝐾𝐾 𝑁𝑁𝑁𝑁 2 𝐾𝐾
cos(Φ
2
2
2
2 (Φ )
)
𝜔𝜔 𝐾𝐾𝐾𝐾√1−cos
𝜔𝜔 𝐾𝐾𝐾𝐾√1−cos2 (Φ
0 cos(Φ
𝑀𝑀 )+(𝐶𝐶
0 )
𝑃𝑃
𝑀𝑀 𝑃𝑃 𝑁𝑁𝑁𝑁
𝑃𝑃
0
2 𝑀𝑀
𝜔𝜔0𝑀𝑀
𝑃𝑃
0
0 )
0 𝐾𝐾𝐾𝐾√1−cos (Φ𝑀𝑀 ) 𝐶𝐶
𝑅𝑅0𝐴𝐴0 ==2 2
𝐶𝐶𝐶𝐶0𝐴𝐴 =
−0((𝐾𝐾 2+2𝐾𝐾𝐾𝐾
)𝑀𝑀cos(Φ𝑃𝑃𝑃𝑃 𝑁𝑁𝑁𝑁
0𝐴𝐴2 )=
2 −(
2 cos(Φ
2 (𝐶𝐶 𝑁𝑁𝑁𝑁
22+𝐾𝐾2
2 )2 )+(𝐶𝐶 𝑁𝑁𝑁𝑁
2 (𝐶𝐶−𝑁𝑁𝑁𝑁
=
2
))
))
)+(𝐶𝐶
2
+2𝐾𝐾𝐾𝐾
𝑁𝑁𝑁𝑁
𝑁𝑁𝑁𝑁
𝑁𝑁𝑁𝑁0 𝐾𝐾
cos(Φ
𝑁𝑁𝑁𝑁
𝑁𝑁𝑁𝑁
+𝐾𝐾
cos(Φ
𝐾𝐾2 +2𝐾𝐾𝐾𝐾𝑅𝑅
2
2))
2
0𝐴𝐴
2
2
2
)+(𝐶𝐶
𝑃𝑃
0
𝑀𝑀
𝑃𝑃
0
0
𝑃𝑃
0
𝑀𝑀
𝑃𝑃0𝐴𝐴
𝑀𝑀
𝑃𝑃
0
0
𝑃𝑃
0
𝑀𝑀
(Φ
)
2
2
2
2
2
2
2
2
2
2
𝐾𝐾
+2𝐾𝐾𝐾𝐾
𝑁𝑁𝑁𝑁
cos(Φ
𝑁𝑁𝑁𝑁
𝜔𝜔
𝐾𝐾𝐾𝐾√1−cos
2 (Φ 𝑃𝑃)𝑁𝑁𝑁𝑁
)+(𝐶𝐶
(Φ
)
𝐾𝐾
+2𝐾𝐾𝐾𝐾
𝑁𝑁𝑁𝑁
cos(Φ
𝑁𝑁𝑁𝑁
𝑃𝑃
0
𝑀𝑀
𝑃𝑃0𝑁𝑁𝑁𝑁
𝜔𝜔
𝐾𝐾𝐾𝐾√1−cos
)+(𝐶𝐶
(𝐶𝐶
))
)+(𝐶𝐶
)
0
𝑀𝑀
(Φ
)
𝐾𝐾
+2𝐾𝐾𝐾𝐾
𝑁𝑁𝑁𝑁
cos(Φ
𝑁𝑁𝑁𝑁
𝑁𝑁𝑁𝑁
+𝐾𝐾
cos(Φ
cos(Φ
𝑁𝑁𝑁𝑁
𝐾𝐾 +2𝐾𝐾𝐾𝐾
)+(𝐶𝐶
𝜔𝜔
𝐾𝐾𝐾𝐾√1−cos
)
𝐾𝐾
+2𝐾𝐾𝐾𝐾
𝑁𝑁𝑁𝑁
cos(Φ
𝑁𝑁𝑁𝑁
𝑃𝑃
0
𝑀𝑀
𝑃𝑃
𝜔𝜔0 𝐾𝐾𝐾𝐾√1−cos
𝑀𝑀
0
𝑃𝑃
0
𝑀𝑀
𝑃𝑃
0
𝑀𝑀
𝑃𝑃
0
𝑃𝑃
0
𝑀𝑀
𝑀𝑀
0
𝑃𝑃
0
𝑀𝑀 (
𝑃𝑃
0
𝑀𝑀
®
𝑅𝑅
=
𝐶𝐶
=
−
𝑅𝑅20𝐴𝐴 =
𝐶𝐶20𝐴𝐴 =
0𝐴𝐴 2 𝐾𝐾22 +2𝐾𝐾𝐾𝐾
0𝐴𝐴 −2 (
同时求解我们所得到的等式中的R
和C0很困难。MathCad
提供的符号处理器可求解这两个联立方程，但必须以arctan代替arccos。
𝑅𝑅0𝐴𝐴 = 2
𝐶𝐶𝑀𝑀
= 𝑃𝑃−𝑁𝑁𝑁𝑁
2
2 cos(Φ
2 )2
2 (𝐶𝐶)2𝑁𝑁𝑁𝑁
2进
0𝐴𝐴
0𝐴𝐴
2 (𝐶𝐶
2 )(202
2 +𝐾𝐾
0𝐴𝐴
))
)+(𝐶𝐶
𝑁𝑁𝑁𝑁
𝑁𝑁𝑁𝑁
+𝐾𝐾 cos(Φ
cos(Φ
𝑁𝑁𝑁𝑁𝑀𝑀
+2𝐾𝐾𝐾𝐾
𝐾𝐾𝑀𝑀 )+(𝐶𝐶
2+𝐾𝐾
2))2𝑀𝑀
2 cos(Φ
2 𝑃𝑃
𝑃𝑃2
02 cos(Φ
𝑃𝑃0𝑁𝑁𝑁𝑁
02cos(Φ
(𝐶𝐶
)+(𝐶𝐶
) 2𝑁𝑁𝑁𝑁
+𝐾𝐾
𝐾𝐾 +2𝐾𝐾𝐾𝐾
2𝑁𝑁𝑁𝑁
)22cos(Φ
))2200cos(Φ
cos(Φ
𝐾𝐾 +2𝐾𝐾𝐾𝐾0 𝑃𝑃 𝑁𝑁𝑁𝑁
0𝑁𝑁𝑁𝑁
𝑃𝑃
𝑀𝑀2)+(𝐶𝐶
𝑃𝑃
0𝑁𝑁𝑁𝑁
𝑃𝑃2𝑁𝑁𝑁𝑁
𝑀𝑀
2 ))
𝑃𝑃
0
𝑀𝑀𝑀𝑀
0 𝐾𝐾
0
) 𝑁𝑁𝑁𝑁𝑃𝑃
(Φ
)0𝑁𝑁𝑁𝑁
0 𝜔𝜔cos(Φ
𝑃𝑃
0
0 (𝐶𝐶
𝑃𝑃 𝑁𝑁𝑁𝑁
+2𝐾𝐾𝐾𝐾
𝜔𝜔𝑁𝑁𝑁𝑁
𝐾𝐾𝐾𝐾√1−cos
2+2𝐾𝐾𝐾𝐾
𝑃𝑃 𝑁𝑁𝑁𝑁
0 𝑁𝑁𝑁𝑁
𝑀𝑀 )+(𝐶𝐶
𝑃𝑃 𝑁𝑁𝑁𝑁
0 2))𝑀𝑀
𝑃𝑃 𝑁𝑁𝑁𝑁
0 0𝐾𝐾
𝑀𝑀 )+(𝐶𝐶
𝑃𝑃
0 )
0𝑀𝑀
0 𝐾𝐾𝐾𝐾√1−cos
2(Φ
)+(𝐶𝐶
(Φ
)
𝐾𝐾
+2𝐾𝐾𝐾𝐾
𝑁𝑁𝑁𝑁
cos(Φ
𝑁𝑁𝑁𝑁
𝜔𝜔
𝐾𝐾𝐾𝐾√1−cos
𝑃𝑃
0
𝑀𝑀
𝑃𝑃
0
0
𝑀𝑀
行变换后，符号处理器便可求解R
、C20A；R20B2、C
；R 、C
；以及R
、C
)。
有关对等式12进行变换以便
==−−(2( 2 +2𝐾𝐾𝐾𝐾)+(𝐶𝐶
)
𝐶𝐶
=
−
(
)
𝑅𝑅𝑅𝑅0𝐵𝐵0，得到下列解集(R
)
−
(
)
𝑅𝑅0𝐵𝐵 = − (𝐾𝐾02和C
0𝐵𝐵
0A
0B𝐶𝐶0𝐵𝐵 0C= 2
0C
0D
0D
2 (𝐶𝐶 𝑁𝑁𝑁𝑁
2 (𝐶𝐶−𝑁𝑁𝑁𝑁
( 0 2 +𝐾𝐾
2
2 cos(Φ
))
) 𝑀𝑀 )+(𝐶𝐶
2 (Φ0 2))222) 𝐶𝐶𝑁𝑁𝑁𝑁
𝑁𝑁𝑁𝑁
+2𝐾𝐾𝐾𝐾
cos(Φ
cos(Φ
2 +2𝐾𝐾𝐾𝐾
222+𝐾𝐾
2))
0𝐵𝐵 𝑃𝑃 𝑁𝑁𝑁𝑁0 𝐾𝐾
0𝐵𝐵 0=
2 (Φ
)+(𝐶𝐶
0𝑁𝑁𝑁𝑁
𝑃𝑃 𝑁𝑁𝑁𝑁
02
𝑃𝑃𝑁𝑁𝑁𝑁
0
𝑀𝑀
𝑀𝑀 𝑃𝑃 𝑁𝑁𝑁𝑁
𝑃𝑃
00𝐾𝐾𝐾𝐾√1−cos
𝑀𝑀 ))
2cos(Φ
2+2𝐾𝐾𝐾𝐾
2𝑃𝑃
2
𝐾𝐾
𝑁𝑁𝑁𝑁
cos(Φ
𝑁𝑁𝑁𝑁
𝜔𝜔
𝐾𝐾𝐾𝐾√1−cos
2 (Φ
) 𝑀𝑀
𝑃𝑃20𝑁𝑁𝑁𝑁
02 cos(Φ
𝑀𝑀
𝑃𝑃0𝑁𝑁𝑁𝑁
𝜔𝜔
))
𝑀𝑀
(Φ
𝐾𝐾
cos(Φ
𝑁𝑁𝑁𝑁
+𝐾𝐾
cos(Φ
𝐾𝐾2 +2𝐾𝐾𝐾𝐾
)+(𝐶𝐶
𝜔𝜔
)0 2cos(Φ
𝑁𝑁𝑁𝑁
𝑃𝑃
𝑀𝑀 )+(𝐶𝐶
𝑃𝑃 𝑁𝑁𝑁𝑁
𝜔𝜔0 𝐾𝐾𝐾𝐾√1−cos
0 𝐾𝐾𝐾𝐾√1−cos
0
𝑀𝑀
𝑃𝑃
𝑃𝑃)𝑁𝑁𝑁𝑁
𝑀𝑀 )+(𝐶𝐶
𝑃𝑃𝑀𝑀
0 ))𝐾𝐾 +2𝐾𝐾𝐾𝐾𝑃𝑃 𝑁𝑁𝑁𝑁0 cos(Φ𝐾𝐾
0 +2𝐾𝐾𝐾𝐾
𝑃𝑃 𝑁𝑁𝑁𝑁
𝑀𝑀)+(𝐶𝐶
0
𝑀𝑀𝑁𝑁𝑁𝑁
𝑃𝑃(𝐶𝐶
0𝑃𝑃
𝑀𝑀
使用arccos函数的详细信息请参见附录。
−
(
)
𝐶𝐶
=
−
(
𝑅𝑅
=
−
(
)
𝐶𝐶
=
−
(
0𝐵𝐵
0𝐵𝐵
)
𝐶𝐶
=
−
(
)
𝑅𝑅0𝐵𝐵 = − (
2
2
2
2
2
2
0𝐵𝐵𝑅𝑅=
0𝐵𝐵
0𝐵𝐵
0𝐵𝐵
2
2
2 2 2 )2
2
2
0𝐵𝐵
)+(𝐶𝐶 𝑁𝑁𝑁𝑁
2 +2𝐾𝐾𝐾𝐾 𝑁𝑁𝑁𝑁
2 cos(Φ
2 (𝐶𝐶 𝑁𝑁𝑁𝑁
2 +𝐾𝐾 cos(Φ ))
𝑁𝑁𝑁𝑁
𝑅𝑅0𝐴𝐴 =
𝐾𝐾 +2𝐾𝐾𝐾𝐾
) 00𝑁𝑁𝑁𝑁
+2𝐾𝐾𝐾𝐾
𝑁𝑁𝑁𝑁𝑀𝑀
+𝐾𝐾
𝑃𝑃20𝑁𝑁𝑁𝑁
0 cos(Φ
𝑀𝑀)+(𝐶𝐶
𝑃𝑃0𝑁𝑁𝑁𝑁
𝑃𝑃0𝑁𝑁𝑁𝑁
0 cos(Φ
𝑀𝑀))
) 0 2 (𝐶𝐶𝑃𝑃 𝑁𝑁𝑁𝑁0 2 +𝐾𝐾 cos(Φ
(𝐶𝐶𝑃𝑃
+𝐾𝐾 cos(Φ
𝐾𝐾
)2cos(Φ
))(𝐶𝐶00𝑃𝑃 𝑁𝑁𝑁𝑁
𝐾𝐾2 +2𝐾𝐾𝐾𝐾𝑃𝑃 𝑁𝑁𝑁𝑁0 2 cos(Φ𝐾𝐾𝑀𝑀 )+(𝐶𝐶
𝑃𝑃 𝑁𝑁𝑁𝑁
𝑀𝑀 )+(𝐶𝐶
𝑃𝑃 𝑁𝑁𝑁𝑁
0𝑁𝑁𝑁𝑁
𝑀𝑀 )) 𝑀𝑀
0
𝑀𝑀
𝑃𝑃
0
𝑃𝑃 𝑁𝑁𝑁𝑁
0𝑃𝑃
𝑅𝑅𝑅𝑅0𝐴𝐴𝐴𝐴 =
𝜔𝜔𝜔𝜔0𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾�1− cos2( Φ𝑀𝑀𝑀𝑀)
2
𝐾𝐾𝐾𝐾 + 2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔0 2 cos( Φ𝑀𝑀𝑀𝑀) + ( 𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔02 ) 2
𝐶𝐶𝐶𝐶0𝐴𝐴𝐴𝐴 = − �
𝑅𝑅𝑅𝑅 0𝐶𝐶𝐶𝐶 =
𝜔𝜔𝜔𝜔0 𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾�1− cos2( Φ𝑀𝑀𝑀𝑀)
𝐾𝐾𝐾𝐾2 − 2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔02 cos( Φ𝑀𝑀𝑀𝑀) + ( 𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔02 ) 2
𝐶𝐶𝐶𝐶0𝐶𝐶𝐶𝐶 = − �
𝜔𝜔𝜔𝜔0𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾�1−cos2( Φ𝑀𝑀𝑀𝑀)
�
2
𝐾𝐾𝐾𝐾 + 2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔02 cos( Φ𝑀𝑀𝑀𝑀) + ( 𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔02 ) 2
𝑅𝑅𝑅𝑅0𝐵𝐵𝐵𝐵 = − �
𝑅𝑅𝑅𝑅0𝐷𝐷𝐷𝐷 =
𝜔𝜔𝜔𝜔0 𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾�1− cos2( Φ𝑀𝑀𝑀𝑀)
�
−� 2
𝐾𝐾𝐾𝐾 − 2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔02 cos( Φ𝑀𝑀𝑀𝑀) + ( 𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔02 ) 2
𝐾𝐾𝐾𝐾2 + 2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔0 2 cos( Φ𝑀𝑀𝑀𝑀) + �𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔0 2�
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔02 ( 𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔02 + 𝐾𝐾𝐾𝐾 cos( Φ𝑀𝑀𝑀𝑀))
𝐾𝐾𝐾𝐾2 + 2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔02 cos( Φ𝑀𝑀𝑀𝑀) + �𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔0 2�
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔02 ( 𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔02 + 𝐾𝐾𝐾𝐾 cos( Φ𝑀𝑀𝑀𝑀))
𝐶𝐶𝐶𝐶0𝐵𝐵𝐵𝐵 = − �
𝐶𝐶𝐶𝐶0𝐷𝐷𝐷𝐷 =
𝐾𝐾𝐾𝐾2 −2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔0 2 cos( Φ𝑀𝑀𝑀𝑀) + �𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔02�
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔0 2( 𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔02 − 𝐾𝐾𝐾𝐾 cos( Φ𝑀𝑀𝑀𝑀))
2
2
2
𝐾𝐾𝐾𝐾2 −2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔0 2 cos( Φ𝑀𝑀𝑀𝑀) + �𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔02�
−�
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔0 2( 𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔02 − 𝐾𝐾𝐾𝐾 cos( Φ𝑀𝑀𝑀𝑀))
�
�
�
2
�
𝐾𝐾𝐾𝐾 2 − 2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝑃𝑃𝑃𝑃 𝑁𝑁𝑁𝑁𝑁𝑁𝑁𝑁0 2 𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐( Φ𝑀𝑀𝑀𝑀 ) + (𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃 𝑁𝑁𝑁𝑁𝑁𝑁𝑁𝑁0 2) 2 (13)
16
b 2 = a 2 + c 2 – ( 2ac) cosβ)
𝜔𝜔𝜔𝜔0𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾�1− cos2( Φ𝑀𝑀𝑀𝑀)
(14)
模拟对话 第49卷第1期
This is depicted graphically in Figure 3, where the left and right s
equated to y (blue and green curves) with the horizontal axis shar
2
2 2
) + �𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔for
𝐾𝐾𝐾𝐾2 −2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾
of the two curves
marks
the𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
boundary
condition
0 cos( Φ𝑀𝑀𝑀𝑀
0 � ω0 and φM. T
𝐶𝐶𝐶𝐶0 =
(16)
这个结果是有问题的，因为目标是在给定ω0和ϕM的情况下求解R0
ϕM的边界。红色弧线部分所表示的条件使等式17成立。红色弧线
( 𝐾𝐾𝐾𝐾cos
)
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔02as
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔02portion
Φ𝑀𝑀𝑀𝑀)arc.
− 𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃The
Equation 17 is true appears
the (red
of the hori
和C0；而运算结果表明存在四对可能的R0和C0，而非唯一的R0、 下方的水平轴部分决定了C0为正的ϕM和ω0范围。注意，蓝色曲线
range of φM and ω0 that ensures C0 is positive. Note t
This Cresult
is problematic because the goal was to solve for Rdefines
Cthe
0 and
0 given ω0 and φM, but this
对。然而，若进一步检查这四组结果，便可得出只有一组解。 directly
和绿色曲线交点正下方水平轴上的点确定了ϕ
，即ϕ
的最大
0
M curves estab
below
the intersection
of the blue2M_MAX
and
green
2
2 cos
2( Φ ) of a unique R0,C0 pair. Closer
of
the
four
indicates four possible R
2
(
)
�
�
0 pairs
𝜔𝜔𝜔𝜔00,C
𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾�1−
cosinstead
𝐾𝐾𝐾𝐾2inspection
+𝐾𝐾𝐾𝐾
2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
Φ
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
+
𝐶𝐶𝐶𝐶
𝑀𝑀𝑀𝑀
𝑃𝑃𝑃𝑃
0
𝑀𝑀𝑀𝑀
𝑃𝑃𝑃𝑃
0
(
)
cos ΦC𝑀𝑀𝑀𝑀0 is>positive.
(17)
𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃 𝑁𝑁𝑁𝑁𝑁𝑁𝑁𝑁0
值；该值确保C
为正。
�
𝑅𝑅𝑅𝑅0𝐴𝐴𝐴𝐴 = 2leads to a single
𝐶𝐶𝐶𝐶0𝐴𝐴𝐴𝐴
=of−φ�M to ensure
0
2
2
2
results, however,
solution set2as2 follows. value
𝐾𝐾𝐾𝐾 + 2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔0 cos( Φ𝑀𝑀𝑀𝑀) + ( 𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔0 )
注意，就PLL建模而言，上述等式中的所有变量都具有正值，包
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔0 ( 𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔0 + 𝐾𝐾𝐾𝐾 cos( Φ𝑀𝑀𝑀𝑀))
22
𝐶𝐶𝑃𝑃 𝑁𝑁𝑁𝑁cos
𝜔𝜔𝜔𝜔0𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾�1−
0 ( Φ𝑀𝑀𝑀𝑀) 2
)；这是因为，ϕ
的范围限制在0和π/2之间。因此，C
2 cos
2�
2( Φ ) all of the variables
=
arccos
(
(18)
Note括cos(ϕ
that inMthe
context of Mmodeling
a PLL,
in theΦ
equations
possess
radians
𝑅𝑅𝑅𝑅above
(
)
�)𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
0A
𝜔𝜔𝜔𝜔
𝐾𝐾𝐾𝐾2=
+ 2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
Φ
+
𝑀𝑀_𝑀𝑀𝑀𝑀𝑀𝑀
0𝐴𝐴𝐴𝐴
0𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾�1−cos
𝑀𝑀𝑀𝑀
𝑃𝑃𝑃𝑃
0
𝑀𝑀𝑀𝑀
𝐾𝐾 ( Φ𝑀𝑀𝑀𝑀𝐶𝐶𝐶𝐶
( 𝐶𝐶𝐶𝐶00𝑃𝑃𝑃𝑃2𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔�02 ) 2
𝐾𝐾𝐾𝐾2 + 2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔0 2 cos
�
�
�
𝐶𝐶𝐶𝐶)𝑃𝑃𝑃𝑃+
𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾
=
−
=
−
𝑅𝑅𝑅𝑅
𝐶𝐶𝐶𝐶
0𝐵𝐵𝐵𝐵
0𝐵𝐵𝐵𝐵
2 cos
2 ) 2可立即加 to values between
20( 𝐶𝐶𝐶𝐶
2 + 𝐾𝐾𝐾𝐾
positive
values,
including
)
because
φ
is
constrained
and
π/2.
As
a
和R 0B
显然是负数。由此可知，R
、C
和R
、C
(
(
)
(
))
M
M
𝐾𝐾𝐾𝐾2 + 2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾cos(φ
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
Φ
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
cos
Φ
+
𝐶𝐶𝐶𝐶
Φ
=
𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐
�
�
radians
(18)
𝑃𝑃𝑃𝑃
0
𝑀𝑀𝑀𝑀0A
𝑃𝑃𝑃𝑃0B 0 0B
0
𝑃𝑃𝑃𝑃
0
𝑀𝑀𝑀𝑀
0A
𝑀𝑀𝑀𝑀_𝑀𝑀𝑀𝑀𝐴𝐴𝐴𝐴𝑀𝑀𝑀𝑀
𝐾𝐾𝐾𝐾2( 的arccos范围为0到
2
等式18要求C
Nω
小于K，才能满足ϕ
)
𝜔𝜔𝜔𝜔
𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾�1−cos
Φ
result,
C
and
R
are
clearly
negative
quantities.
Therefore,
solution
sets
R
,C
and
R
,C
0
𝑀𝑀𝑀𝑀
0A
0B
0A
0A
0B
0B
2
P
0
M_MAX
以排除，因为元件值不可能为负，但需进一步分析R
、C 0C和
2 cos( Φ ) + �𝐶𝐶𝐶𝐶 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔 2�
0C
�
− 𝑃𝑃𝑃𝑃�𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
𝑅𝑅𝑅𝑅0𝐵𝐵𝐵𝐵
𝜔𝜔𝜔𝜔0 𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾�1− cos2( Φ𝑀𝑀𝑀𝑀)
𝐾𝐾𝐾𝐾2=
−2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾
0 2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾
𝑀𝑀𝑀𝑀 2 cos𝑃𝑃𝑃𝑃( Φ 0) + ( 𝐶𝐶𝐶𝐶 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔 2 ) 2
𝐾𝐾𝐾𝐾2 The
+
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
are immediately
out
because
negative
component
values
are
not
acceptable.
R𝑃𝑃𝑃𝑃0C
,C00C
π/2的限制条件。这便确定了ω
，即ω 的上限，保证C
�
� 𝑃𝑃𝑃𝑃 0 0为正。
𝑀𝑀𝑀𝑀
= ruled
𝐶𝐶𝐶𝐶
=
−
𝑅𝑅𝑅𝑅0𝐶𝐶𝐶𝐶 。
0𝐶𝐶𝐶𝐶
R0D、C
0D
𝐾𝐾𝐾𝐾2 − 2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔 2 cos( Φ ) + ( 𝐶𝐶𝐶𝐶 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔 2 ) 2
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔 2( 𝐶𝐶𝐶𝐶 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔 2 −0_MAX
𝐾𝐾𝐾𝐾 cos( Φ 0))
𝑃𝑃𝑃𝑃
0
𝑀𝑀𝑀𝑀
𝑃𝑃𝑃𝑃
0
0
𝑃𝑃𝑃𝑃
0
22𝑀𝑀𝑀𝑀
and R0D,C0D results
require
further
2 2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔 22cos( Φ ) + �𝐶𝐶𝐶𝐶 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔 22�2
) analysis, however.
𝜔𝜔𝜔𝜔
𝐾𝐾𝐾𝐾
�𝐶𝐶𝐶𝐶𝐾𝐾𝐾𝐾
𝜔𝜔𝜔𝜔)0+
𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾�1−
𝜔𝜔𝜔𝜔00𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾�1−
𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾�1− cos
cos22((Φ
𝐾𝐾𝐾𝐾2 +
+ 2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝑃𝑃𝑃𝑃𝑃𝑃𝑃𝑃2𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔00 cos( Φ𝑀𝑀𝑀𝑀
Φ𝑀𝑀𝑀𝑀
𝑃𝑃𝑃𝑃
00 � ( Φ𝑀𝑀𝑀𝑀) 2
𝑀𝑀𝑀𝑀)
𝑀𝑀𝑀𝑀
𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔cos
2
2
�
𝑅𝑅𝑅𝑅0𝐴𝐴𝐴𝐴
=
𝐶𝐶𝐶𝐶
=
−
)+
�𝐶𝐶𝐶𝐶 �
𝜔𝜔𝜔𝜔0_𝑀𝑀𝑀𝑀𝐴𝐴𝐴𝐴𝑀𝑀𝑀𝑀
radians/s
𝑅𝑅𝑅𝑅0𝐶𝐶𝐶𝐶𝐾𝐾𝐾𝐾22(=
𝜔𝜔𝜔𝜔0)𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾�1−
cos )(22Φ𝑀𝑀𝑀𝑀)
−2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
cos
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔 2� (19)
�(Φ
𝑀𝑀𝑀𝑀))
0𝐴𝐴𝐴𝐴注意，包含R
0𝐴𝐴𝐴𝐴 possess the
22cos
2 + 0𝐾𝐾𝐾𝐾=
、C
和R
在内的四个等式有公因数：
2 𝑀𝑀𝑀𝑀
2 𝑃𝑃𝑃𝑃
2+
Φ
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
𝐾𝐾𝐾𝐾))( Φ𝑀𝑀𝑀𝑀𝑃𝑃𝑃𝑃) + (0𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
)+
) ,C and R
(𝐶𝐶𝐶𝐶𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃𝑃𝑃𝑃𝑃𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
𝐾𝐾𝐾𝐾
−
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔((0𝐶𝐶𝐶𝐶Φ
0C
0D((𝐶𝐶𝐶𝐶
�equations
�00common
� 0𝐴𝐴𝐴𝐴
� 02 )2
+ 2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾
2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
cos((0D
Φ、C
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔022R
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
+ 𝐾𝐾𝐾𝐾𝑃𝑃𝑃𝑃cos
cos
Φ
+
𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
𝑃𝑃𝑃𝑃
000C
𝑀𝑀𝑀𝑀
0022𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾
,C
factor:
Note
that𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾
four
𝑅𝑅𝑅𝑅2the
=
−
𝑃𝑃𝑃𝑃cos
0D 𝐶𝐶𝐶𝐶0𝐷𝐷𝐷𝐷 = −
𝑃𝑃𝑃𝑃𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
𝑀𝑀𝑀𝑀involving
0𝐷𝐷𝐷𝐷
2 𝑃𝑃𝑃𝑃 ( 0 ) 0C( 0C
2 ) 2 0D
2(
2 𝑀𝑀𝑀𝑀
2
(
))
𝐶𝐶𝐶𝐶0𝐴𝐴𝐴𝐴
𝐶𝐶𝐶𝐶0𝐵𝐵𝐵𝐵
𝐶𝐶𝐶𝐶0𝐶𝐶𝐶𝐶
𝐾𝐾𝐾𝐾 − 2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔0 cos Φ𝑀𝑀𝑀𝑀 + 𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔0
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔0 𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔0 − 𝐾𝐾𝐾𝐾 cos Φ𝑀𝑀𝑀𝑀
2 22
2 2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔 22 cos( Φ ) +𝜔𝜔𝜔𝜔
22((Φ ))
2
2)2
� 𝐶𝐶𝐶𝐶
𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾�1−
𝜔𝜔𝜔𝜔
𝐾𝐾𝐾𝐾
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
𝜔𝜔𝜔𝜔00𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾�1−cos
𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾�1−cos
𝐾𝐾𝐾𝐾2 +
+ 2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝑃𝑃𝑃𝑃𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔00 cos( Φ𝑀𝑀𝑀𝑀
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔00 2�� cos2( Φ𝑀𝑀𝑀𝑀)
Φ𝑀𝑀𝑀𝑀
0𝑃𝑃𝑃𝑃
+
(13)
𝐾𝐾−2 �− 2𝐾𝐾𝐾𝐾𝑃𝑃𝑁𝑁𝑁𝑁
𝑀𝑀𝑀𝑀 (𝐶𝐶𝑃𝑃𝑁𝑁𝑁𝑁0
𝑀𝑀𝑀𝑀) + �𝐶𝐶𝐶𝐶
𝑃𝑃𝑃𝑃
0 cos(Φ𝑀𝑀)
�
�
�
�
�
y
𝑅𝑅𝑅𝑅
=
−
𝐶𝐶𝐶𝐶0𝐷𝐷𝐷𝐷
=
=
−
𝑅𝑅𝑅𝑅0𝐵𝐵𝐵𝐵
𝐶𝐶𝐶𝐶
0𝐷𝐷𝐷𝐷
0𝐵𝐵𝐵𝐵
0𝐵𝐵𝐵𝐵
0𝐵𝐵𝐵𝐵
2 )2
22 2−𝐾𝐾𝐾𝐾2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾
(
) (
) + ((𝐶𝐶𝐶𝐶𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃𝑃𝑃𝑃𝑃𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
))2
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
𝐾𝐾𝐾𝐾
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
𝐾𝐾𝐾𝐾22 +
+ 2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾
2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝑃𝑃𝑃𝑃𝑃𝑃𝑃𝑃𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔0022 cos
cos((Φ
Φ𝑀𝑀𝑀𝑀
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔0022))22
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔0022((𝐶𝐶𝐶𝐶𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃𝑃𝑃𝑃𝑃𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
+ 𝐾𝐾𝐾𝐾 cos
cos𝑃𝑃𝑃𝑃((Φ
Φ𝑀𝑀𝑀𝑀
𝑀𝑀𝑀𝑀) +
𝑀𝑀𝑀𝑀0)) cos Φ𝑀𝑀𝑀𝑀 + 𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔0
2
2 00𝐾𝐾𝐾𝐾+
Closer inspection 2reveals that Expression
13 has the form
c .=
Equating
this0R22C2)2 (20)
– arctan(ω
2
2 2a – (2ac)cos(β) +ΔΦ
𝐾𝐾𝐾𝐾 𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾�1−
− 2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝑃𝑃𝑃𝑃22𝑁𝑁𝑁𝑁𝑁𝑁𝑁𝑁
y=
进一步分析可知，等式13的形式为：a
) 𝑁𝑁𝑁𝑁𝑁𝑁𝑁𝑁
+ c2。以b
2
2 C2 N𝛚
2
β𝑃𝑃𝑃𝑃
0) 𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐2(–Φ(2ac)cos(
𝑀𝑀𝑀𝑀 ) + (𝐶𝐶𝐶𝐶
0 ) 2 (13)
)) +
𝜔𝜔𝜔𝜔
𝐾𝐾𝐾𝐾
𝜔𝜔𝜔𝜔00quantity,
𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾�1− cos
cosb(2(Φ
𝐾𝐾𝐾𝐾2−2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾
−2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝑃𝑃𝑃𝑃𝑃𝑃𝑃𝑃𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔00 2cos
cos((Φ
Φ𝑀𝑀𝑀𝑀
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔002�� P 0
Φyields:
+ ��𝐶𝐶𝐶𝐶𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃𝑃𝑃𝑃𝑃𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
𝑀𝑀𝑀𝑀
with
the
arbitrary
,
𝑀𝑀𝑀𝑀)
𝑀𝑀𝑀𝑀
�
�
= 22
𝐶𝐶𝐶𝐶
=
−
𝑅𝑅𝑅𝑅0𝐶𝐶𝐶𝐶
K
0𝐶𝐶𝐶𝐶
0𝐶𝐶𝐶𝐶表示该式，可得：
0𝐶𝐶𝐶𝐶
2
2
2
2
2
2 cos((Φ
) + ((𝐶𝐶𝐶𝐶𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃𝑃𝑃𝑃𝑃𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
))
𝐾𝐾𝐾𝐾
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
𝐾𝐾𝐾𝐾
− 2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾
2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
Φ𝑀𝑀𝑀𝑀
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔002)) 2
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔00 2((𝐶𝐶𝐶𝐶𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃𝑃𝑃𝑃𝑃𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔2002−
− 𝐾𝐾𝐾𝐾
𝐾𝐾𝐾𝐾 cos
cos((Φ
Φ𝑀𝑀𝑀𝑀
𝑃𝑃𝑃𝑃𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
𝑀𝑀𝑀𝑀) +
𝑀𝑀𝑀𝑀)) 2 𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐( Φ ) + (𝐶𝐶𝐶𝐶 𝑁𝑁𝑁𝑁𝑁𝑁𝑁𝑁 2) 2
2 −
2 𝑃𝑃𝑃𝑃
2 00 cos
𝐾𝐾𝐾𝐾
−
2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾
𝑁𝑁𝑁𝑁𝑁𝑁𝑁𝑁
(13)
(14)
b = a + c – (2ac)cos(β)
𝑃𝑃𝑃𝑃
0 2
𝑀𝑀𝑀𝑀 2
𝑃𝑃𝑃𝑃
0
2=
2Φ
2� arctan(ω0R2C2)
2Φ
2( Φ )
=
–
ΔΦ
Φ
+
2
2
2
MAX
M_
M
M
(
)
�
2
2
2
2
𝜔𝜔𝜔𝜔
𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾�1−
cos
𝐾𝐾𝐾𝐾
+
2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
cos
Φ
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
+
𝐶𝐶𝐶𝐶
2
2
2
2
(
(
)
)
�
�
𝑀𝑀𝑀𝑀
0
𝜔𝜔𝜔𝜔
𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾�1−
𝐾𝐾𝐾𝐾
𝜔𝜔𝜔𝜔00a
𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾�1−
cos
𝐾𝐾𝐾𝐾 −2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾
−2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔00 cos
cos(𝑃𝑃𝑃𝑃Φ
Φ𝑀𝑀𝑀𝑀
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔𝑀𝑀𝑀𝑀00 � 𝑃𝑃𝑃𝑃
Φ2ac)
+ �𝐶𝐶𝐶𝐶𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃𝑃𝑃𝑃𝑃𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
𝑀𝑀𝑀𝑀
=
+0 ccos
– ((Φ
(14) 𝐶𝐶𝐶𝐶 = −𝐶𝐶𝐶𝐶�0𝐴𝐴𝐴𝐴
𝑀𝑀𝑀𝑀) cosβ)
𝑀𝑀𝑀𝑀)0+
�
𝑅𝑅𝑅𝑅�0𝐴𝐴𝐴𝐴2the
=bLaw
= the
−𝑃𝑃𝑃𝑃𝑃𝑃𝑃𝑃�2𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
� and
𝑅𝑅𝑅𝑅0𝐷𝐷𝐷𝐷
2 of a triangle
Equation
of22Cosines,
b,
c as the
three
2 cos
2 𝐶𝐶𝐶𝐶
2 +))𝐾𝐾𝐾𝐾 cos�
0𝐷𝐷𝐷𝐷
) 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
>sides
C2P0N𝛚
0𝐷𝐷𝐷𝐷 = −14,
0𝐷𝐷𝐷𝐷 lengths of𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
( Φ𝑀𝑀𝑀𝑀))
)𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
22) 2
𝐾𝐾𝐾𝐾2𝑃𝑃𝑃𝑃+𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔((0Φ
Φ
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
+ (0a,
𝐶𝐶𝐶𝐶
2((𝐶𝐶𝐶𝐶
2 02 ) 2
((Φ
) +(relates
((𝐶𝐶𝐶𝐶𝐶𝐶𝐶𝐶𝑀𝑀𝑀𝑀
0 𝑃𝑃𝑃𝑃
0
𝐾𝐾𝐾𝐾
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
−
cos
𝐾𝐾𝐾𝐾2−
− 2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾
2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾
cos
Φ𝑀𝑀𝑀𝑀
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔K00COS
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
−(𝐾𝐾𝐾𝐾
𝐾𝐾𝐾𝐾
cos
Φ𝑀𝑀𝑀𝑀
𝐶𝐶𝐶𝐶(𝚽
𝑃𝑃𝑃𝑃
𝑃𝑃𝑃𝑃
002
𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔00 𝑃𝑃𝑃𝑃cos
𝑀𝑀𝑀𝑀) +
𝑃𝑃𝑃𝑃𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
0 𝑃𝑃𝑃𝑃)
𝑃𝑃𝑃𝑃M
𝑀𝑀𝑀𝑀))
with β being the interior angle of the vertex opposite side b. Because b2 is theb square
2 = a 2 of
2 – ( 2ac)
K
(𝚽
) = C 2N𝛚 (14)
+
cthe
cosβ)
2 cos
2
2( Φ )
( Φ𝑀𝑀𝑀𝑀) + �𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
𝜔𝜔𝜔𝜔0𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾�1−cos
𝐾𝐾𝐾𝐾2 +the
2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾right
等式14即为余弦定理，以a、b和c表示三角形的三条边长度，
表 which implies
β
𝑀𝑀𝑀𝑀
𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔0 side
0 �= arccos(ω 2NC /K )
length
of one
side
of
a
triangle,
it
must
be
a
positive
quantity,
of
Φ
=
Φ
+
ΔΦ
M_
MAX_NEW
M_
MAX
0
P
2( Φ )
�
�
�
=
−
𝑅𝑅𝑅𝑅0𝐵𝐵𝐵𝐵 = − � 2
𝐶𝐶𝐶𝐶
𝜔𝜔𝜔𝜔0𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾�1−
cos
0𝐵𝐵𝐵𝐵
𝑀𝑀𝑀𝑀
2𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔02 cos( Φ𝑀𝑀𝑀𝑀) + ( 𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔02 ) 2
𝐾𝐾𝐾𝐾 + 2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔02 ( 𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔02 + 𝐾𝐾𝐾𝐾 cos( Φ𝑀𝑀𝑀𝑀))
𝑅𝑅𝑅𝑅
=
(15)
示顶点对边b的内角。由于b
表示三角形一条边长度的平方，它必
2
2
2
2
0
Equation
14
must
also
be
positive.
Thus,
Expression
13
must
be
a
positive
quantity,
which
means
2
2) 22) 2(13)
2 ) +( Φ
( Φ0𝑀𝑀𝑀𝑀
(𝑀𝑀𝑀𝑀
( 𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃00𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
𝐾𝐾𝐾𝐾 2 − 2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝑃𝑃𝑃𝑃𝑃𝑃𝑃𝑃𝑁𝑁𝑁𝑁𝑁𝑁𝑁𝑁
𝐶𝐶𝐶𝐶)𝑃𝑃𝑃𝑃𝑃𝑃𝑃𝑃+𝑁𝑁𝑁𝑁𝑁𝑁𝑁𝑁
𝐾𝐾𝐾𝐾2−2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾
𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
0
00 𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐
𝑀𝑀𝑀𝑀cos
2
2 −2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔R20D
2( Φ numerator
the denominator
of R0D is𝜔𝜔𝜔𝜔0positive.
The
of R0D is also positive,𝐾𝐾𝐾𝐾therefore
must
须为正，这也就意味着等式14的等号右边也必须为正。因此，等
(Φ
) be
𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾�1− cos
+ �𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
𝜔𝜔𝜔𝜔𝑀𝑀𝑀𝑀
cos022(�Φ𝑀𝑀𝑀𝑀)
𝑀𝑀𝑀𝑀)
𝑃𝑃𝑃𝑃
0 cos
0𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾�1−
�
�
=
𝐶𝐶𝐶𝐶
=
−
𝑅𝑅𝑅𝑅
𝑅𝑅𝑅𝑅
=
(15)
0𝐶𝐶𝐶𝐶
0𝐶𝐶𝐶𝐶
0
2 cos
2 ) 2 This leaves only the R0C,C𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
2( 𝐶𝐶𝐶𝐶
2 Φ (Φ
a02 −
negative,
which rules
out𝑃𝑃𝑃𝑃the
R
( Φ0D
) + ( 𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔0 2) 2
0D,C
0C 0pair
𝐾𝐾𝐾𝐾2 − 2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
𝐾𝐾𝐾𝐾 cos
+ (0D𝐶𝐶𝐶𝐶的分子同样为正，因
𝐾𝐾𝐾𝐾𝑃𝑃𝑃𝑃2as
−2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾
式13必须为正，意味着R
的分母为正。R
𝑀𝑀𝑀𝑀)solution
𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔0set.
𝑀𝑀𝑀𝑀y))
𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
0 (cos
=𝑀𝑀𝑀𝑀
K
(𝚽 )
0D 0
2
2 cos( Φ of
2�11 and Equation 12.
22 = the
contender
for
simultaneous
solution
2
) Equation
�
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
b必须为负，这便排除了R
a 22+
c 2𝐾𝐾𝐾𝐾2 –2 −2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾
( 2ac)
cosβ)
0、C
𝑀𝑀𝑀𝑀
2(14)
此R0D
。这使得仅有R
( Φ+𝑀𝑀𝑀𝑀)𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔0 0C、C0C对
𝜔𝜔𝜔𝜔𝑃𝑃𝑃𝑃0 𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾�1−
cos
𝐾𝐾𝐾𝐾2 −2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔0 2 cos( Φ𝑀𝑀𝑀𝑀) + �𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔02�
0D
0D
𝐶𝐶𝐶𝐶
=
(16)
0
2
2
�
�
�
�
𝑅𝑅𝑅𝑅0𝐷𝐷𝐷𝐷 = − 𝜔𝜔 2𝐾𝐾𝐾𝐾√1−cos
𝐶𝐶𝐶𝐶0𝐷𝐷𝐷𝐷 = −
( Φ𝑀𝑀𝑀𝑀) − 𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔0 )
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔 ( 𝐾𝐾𝐾𝐾cos
2 cos
( Φ𝑀𝑀𝑀𝑀))
可作为等式11和等式12的解。
𝐾𝐾𝐾𝐾0 − 2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝑃𝑃𝑃𝑃0𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔20(Φ
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔0 2( 𝐶𝐶𝐶𝐶2𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔02 − 𝐾𝐾𝐾𝐾 cos
2
𝑀𝑀 )( Φ𝑀𝑀𝑀𝑀) + ( 𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔02 ) 2
2
(
)
�
𝑅𝑅0 = 2
(15)
𝐾𝐾𝐾𝐾 −2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔0 cos Φ𝑀𝑀𝑀𝑀 + 𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔02�
𝐾𝐾 −2𝐾𝐾𝐾𝐾𝑃𝑃 𝑁𝑁𝑁𝑁0 2 cos(Φ𝑀𝑀 )+(𝐶𝐶𝑃𝑃 𝑁𝑁𝑁𝑁0 2 )2
𝐶𝐶𝐶𝐶
=
(16)
0
)
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔02 ( 𝐾𝐾𝐾𝐾cos( Φ𝑀𝑀𝑀𝑀) − 𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔02 )
𝜔𝜔𝜔𝜔
𝜔𝜔𝜔𝜔00𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾�1−
𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾�1− cos
cos22((Φ
Φ𝑀𝑀𝑀𝑀
𝑀𝑀𝑀𝑀)
2
𝑅𝑅𝑅𝑅 00 =𝐾𝐾2 −2𝐾𝐾𝐾𝐾
(15)
2 cos(Φ
2 2 2
)+(𝐶𝐶
2)cos
22 cos
𝑁𝑁𝑁𝑁
2)) 2
((𝐶𝐶𝐶𝐶
)2) +
0𝑀𝑀𝑀𝑀
𝑀𝑀
0 )00(17)
(𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
Φ
𝐶𝐶𝐶𝐶𝐶𝐶𝐶𝐶2𝑃𝑃𝑃𝑃𝑃𝑃𝑃𝑃𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
Φ
𝑁𝑁𝑁𝑁𝑁𝑁𝑁𝑁
>𝑁𝑁𝑁𝑁𝑁𝑁𝑁𝑁
(𝑁𝑁𝑁𝑁
−2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
cos
Φ𝑃𝑃𝑃𝑃𝑀𝑀𝑀𝑀
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
+𝑃𝑃(0
𝑃𝑃𝑃𝑃
002
2𝑃𝑃−
𝑃𝑃𝑃𝑃
𝑀𝑀𝑀𝑀
(16)0 2) 2 (13)
𝐶𝐶0 = 𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾−2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾
(
)
(
𝐾𝐾𝐾𝐾
2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾
𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐
Φ
𝑁𝑁𝑁𝑁𝑁𝑁𝑁𝑁
+
𝐶𝐶𝐶𝐶
𝑃𝑃𝑃𝑃
0
𝑀𝑀𝑀𝑀
𝑃𝑃𝑃𝑃
2
2
𝑁𝑁𝑁𝑁 (𝐾𝐾 cos(Φ )−𝐶𝐶 𝑁𝑁𝑁𝑁 )
COS
M
COS
0
𝑀𝑀
𝑃𝑃
0
2
P
0
M
𝐾𝐾𝐾𝐾 cos( Φ𝑀𝑀𝑀𝑀 ) > 𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃 𝑁𝑁𝑁𝑁𝑁𝑁𝑁𝑁0 2
(17) 𝛚 , 𝚽
Constraints on2R0 and C02
2
2
2
22�
2
2
𝐶𝐶𝐶𝐶
𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾
(
)
�
𝐾𝐾𝐾𝐾
−2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
cos
Φ
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
+
𝐶𝐶𝐶𝐶
0 00 �
) +16
𝐾𝐾𝐾𝐾 −2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾
cos2( Φ𝑀𝑀𝑀𝑀
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
𝑃𝑃𝑃𝑃
00 Equation
0
𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
215
Although𝐶𝐶𝐶𝐶Equation
and
contenders
the simultaneous
solution of Equation 𝚽 = 𝛑/2
� �𝑃𝑃𝑃𝑃𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃𝑃𝑃𝑃𝑃are
� radians
(18)
=
a 2=
+𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐
c –𝑀𝑀𝑀𝑀( 2ac)
cosβ)
(14)
(16)for
00 = Φb𝑀𝑀𝑀𝑀_𝑀𝑀𝑀𝑀𝐴𝐴𝐴𝐴𝑀𝑀𝑀𝑀
22((𝐾𝐾𝐾𝐾cos((Φ )) − 𝐶𝐶𝐶𝐶 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔𝐾𝐾𝐾𝐾22))
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
𝐾𝐾𝐾𝐾cos
Φ
−
𝐶𝐶𝐶𝐶
0
𝑀𝑀𝑀𝑀
𝑃𝑃𝑃𝑃
0
0
𝑀𝑀𝑀𝑀
𝑃𝑃𝑃𝑃
0
𝚽 0 and
= arccos
(C N𝛚 /K)
11 and Equation 12, they are only valid if they result in positive values for both R
C0. Close
𝐶𝐶𝐶𝐶 𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾 2
2
Φ𝑀𝑀𝑀𝑀_𝑀𝑀𝑀𝑀𝐴𝐴𝐴𝐴𝑀𝑀𝑀𝑀
= =𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐
� 𝑃𝑃𝑃𝑃 0 � radians (18)
inspection of R0 shows it to be positive—its numerator is positive, because the
range
cos
𝛚 of
[K/(C(x)
N)] is
𝐾𝐾𝐾𝐾
( Φ𝑀𝑀𝑀𝑀)
0 to 1—and
its denominator is𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔2the
samecos
as 2Expression
13, which
was
previously shown to be
R0和C0的限制
0𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾�1−
图3.
C0分母的限制条件
2
𝑅𝑅𝑅𝑅
= 𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃2𝑃𝑃𝑃𝑃𝑁𝑁𝑁𝑁𝑁𝑁𝑁𝑁00 radians/s
(15)
𝐾𝐾𝐾𝐾 cos( Φ
(17)( ) ((19) 2)2
0) >
𝑀𝑀𝑀𝑀
2 the
𝜔𝜔𝜔𝜔𝑀𝑀𝑀𝑀
�
Φsame
also
as𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
Expression
13, so C0 is positive as long as its
positive.
The numerator
of−2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾
C𝐶𝐶𝐶𝐶0 𝑃𝑃𝑃𝑃is𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
0_𝑀𝑀𝑀𝑀𝐴𝐴𝐴𝐴𝑀𝑀𝑀𝑀𝐾𝐾𝐾𝐾=
0 cos
𝑀𝑀𝑀𝑀 + 𝐶𝐶𝐶𝐶
0
虽然等式15和等式16有可能是等式11和等式12的公共解，但它们
𝑃𝑃𝑃𝑃
denominator satisfies the following condition:
补偿R2和C2 (三阶环路滤波器)
𝐾𝐾𝐾𝐾
仅在R0和C0均为正时才有效。仔细检查R0可知其为正——它的分
𝜔𝜔𝜔𝜔0_𝑀𝑀𝑀𝑀𝐴𝐴𝐴𝐴𝑀𝑀𝑀𝑀 = �
radians/s (19)
2
2
𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾
𝐶𝐶𝐶𝐶𝐶𝐶𝐶𝐶2𝑃𝑃𝑃𝑃𝑃𝑃𝑃𝑃𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾
𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾002
2
) 2>
𝐶𝐶
𝐾𝐾Φcos(Φ𝑀𝑀=
𝑁𝑁𝑁𝑁
(17)
就三阶环路滤波器而言，R
和C
分量产生额外的相移
2
2
Δϕ；该相
𝑃𝑃
0
子为正，因为cos
(x)范围为0到1，且它的分母与等式13相同，由
( Φ𝑀𝑀𝑀𝑀) + �𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
� 𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔0 �cos
radians
(18)
2
2
𝐾𝐾𝐾𝐾 −2𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾
0 �
𝑀𝑀𝑀𝑀_𝑀𝑀𝑀𝑀𝐴𝐴𝐴𝐴𝑀𝑀𝑀𝑀
𝑀𝑀𝑀𝑀_𝑀𝑀𝑀𝑀𝐴𝐴𝐴𝐴𝑀𝑀𝑀𝑀 𝐶𝐶𝐶𝐶 𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐
𝐾𝐾𝐾𝐾
𝐾𝐾𝐾𝐾 0R2C2)
=– arctan(ω
(16)
ΔΦ
(20)
0=
2
2
( 𝐾𝐾𝐾𝐾cos( Φ
) − 𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
𝐾𝐾𝐾𝐾𝜔𝜔𝜔𝜔
分子同样与等式13相同，因此只要分母满
This 前文可知其为正。C
is depicted graphically
in0Figure
3,𝑀𝑀𝑀𝑀where
the
sides of Equation 17 are each
0 )left and right移与二阶环路滤波器有关：
0
equated
to y (blue0就为正：
and green curves) with the horizontal axis sharing ω0 and φ
The
intersection
M. =
足下列条件，C
ΔΦ
– arctan(ω
(20)
0R2C2)
and
φ
.
The
condition
under
which
of the two curvesΦmarks
the
boundary
condition
for
ω
0
M
𝐾𝐾𝐾𝐾
𝐾𝐾𝐾𝐾
(21)
=
Φ
–
ΔΦ
=
Φ
+
arctan(ω
R
C
)
2
MAX( Φradians/s
M (17)
0 2 2
=
)M> 𝐶𝐶𝐶𝐶 𝑁𝑁𝑁𝑁𝑁𝑁𝑁𝑁(19)
𝐾𝐾𝐾𝐾M_�
cos
0_𝑀𝑀𝑀𝑀𝐴𝐴𝐴𝐴𝑀𝑀𝑀𝑀
0_𝑀𝑀𝑀𝑀𝐴𝐴𝐴𝐴𝑀𝑀𝑀𝑀
为了处理这个额外的相移，应将其从所需的ϕ
值中扣除。
0 The
Equation𝜔𝜔𝜔𝜔17
is true
appears
portion of the horizontal
axis beneath the red arc
𝐶𝐶𝐶𝐶𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃𝑃𝑃𝑃𝑃𝐾𝐾𝐾𝐾
M
𝐾𝐾𝐾𝐾 𝑀𝑀𝑀𝑀as the𝑃𝑃𝑃𝑃red arc.
defines
the range of φM and ω0 that ensures C0 is positive.
Note the point on the
ΦM_horizontal
– ΔΦ = ΦM + arctan(ω0R2C2)
图3以图形方式表示这种关系；不等式17左右两侧均等于y
(蓝色
MAX = ΦM axis
directly
below
the
intersection
of
the
blue
and
green
curves
establishes
φ
,
the
maximum
M_MAX
2
2
(22)
ΦM_MAX_NEW = Φ0和ϕ
+ ΔΦ = arccos(ω00和NCP/K ) – arctan(ω0R2C2)
M_MAX
曲线和绿色曲线)，水平轴共享ω
。两条曲线的交点表示ω
M 𝐶𝐶𝐶𝐶𝑃𝑃𝑃𝑃 𝐾𝐾𝐾𝐾𝐾𝐾𝐾𝐾0
Φ𝑀𝑀𝑀𝑀_𝑀𝑀𝑀𝑀𝐴𝐴𝐴𝐴𝑀𝑀𝑀𝑀
�
� radians (18)
value of ΔΦ
φM to
C0 is00=
= ensure
– arctan(ω
Rpositive.
C22) (20)
22𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐𝑐
𝐾𝐾𝐾𝐾
ΦM_MAX_NEW = ΦM_MAX + ΔΦ = arccos(ω02NCP/K
𝐶𝐶 𝑁𝑁𝑁𝑁 2
(18)
Φ𝑀𝑀_𝑀𝑀𝑀𝑀𝑀𝑀 = 𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎 ( 𝑃𝑃 𝐾𝐾 0 ) radians
(21)
ΦM_
M_ MAX
MAX = ΦM
M – ΔΦ =𝐾𝐾𝐾𝐾ΦM
M + arctan(ω00R22C22)
𝜔𝜔𝜔𝜔0_𝑀𝑀𝑀𝑀𝐴𝐴𝐴𝐴𝑀𝑀𝑀𝑀 = �
radians/s (19)
𝐶𝐶𝐶𝐶 𝐾𝐾𝐾𝐾
0
M
M
M_MAX
O_MAX
𝑃𝑃𝑃𝑃
2
ΦM_
M_MAX_NEW
MAX_NEW = ΦM_
M_MAX
MAX + ΔΦ = arccos(ω002NCPP/K ) – arctan(ω00R22C22)
ΔΦ = – arctan(ω0R2C2) (20)
ΦM_ MAX = ΦM – ΔΦ = ΦM + arctan(ω0R2C2)
模拟对话 第49卷第1期
(21)
P
P
2
0
1/2
(22)
17
ΔΦ = – arctan(ω0R2C2)
ΔΦ = – arctan(ω0R2C2)
(20)
(20)
ΦM_ MAX = ΦM – ΔΦ = ΦM + arctan(ω0R2C2)
(21)
(21) 和C 引入的额外相移。R 和C 的存在还会
ΦM_ MAX = ΦM – ΔΦ =和C
ΦM，然后针对二阶解，将新数值用来补偿R
+ arctan(ω0R2C2)
将ϕM_NEW代入等式15和等式16可得到不同的R
0
0
2
2
2
2
影响ϕM_MAX，即ϕM的最大允许值。ϕ
新的最大值(ϕ
ΦM_MMAX_NEW
= ΦM_MAX_NEW
ΔΦ = arccos(ω02NCP/K ) – arctan(ω0R2C2)
M_MAX + )为：
ΦM_MAX_NEW = ΦM_MAX + ΔΦ = arccos(ω02NCP/K ) – arctan(ω0R2C2)
结论
(22)
(22)
本文演示了仅有R0和C0元件值可调节时，如何使用开环单位增益带宽(ω0)和相位裕量(ϕM)作为二阶或三阶环路滤波器的设计参数。采
用R0和C0的二阶环路滤波器仿真PLL，结果与HOL以及由此得到的相位裕量理论值完美吻合，从而验证了这些等式。根据等式19和等
式18，参数ω0和ϕM针对二阶环路滤波器分别具有上限值。
确定R0和C0的过程中对二阶环路滤波器进行了假设，但通过将所需的相位裕量(ϕM)根据等式21调节为新的值(ϕM_NEW)便可扩展应用到
三阶环路滤波器的设计中，进而根据等式22得到一个新的上限值(ϕM_MAX_NEW)。
虽然使用二阶环路滤波器进行仿真可验证等式15和等式16，但若要验证将设计过程扩展至三阶环路滤波器的等式则需对环路滤波器
响应HLF(s)进行重新定义，使其包含R2和C2，如下所示：
𝐻𝐻𝐿𝐿𝐿𝐿 (𝑠𝑠) =
𝑠𝑠(𝑠𝑠 2 𝑅𝑅0 𝑅𝑅2 𝐶𝐶0 𝐶𝐶2 𝐶𝐶𝑃𝑃
𝑠𝑠𝑅𝑅0 𝐶𝐶0 + 1
+ 𝑠𝑠𝑅𝑅2 𝐶𝐶0 𝐶𝐶2 + 𝑠𝑠𝑅𝑅0 𝐶𝐶0 𝐶𝐶𝑃𝑃 + 𝑠𝑠𝑅𝑅2 𝐶𝐶2 𝐶𝐶𝑃𝑃 + 𝑠𝑠𝑅𝑅0 𝐶𝐶0 𝐶𝐶2 + 𝐶𝐶0 + 𝐶𝐶2 + 𝐶𝐶𝑃𝑃 )
𝑥𝑥
𝑦𝑦
Φ = 𝜃𝜃 − 𝜃𝜃 = 𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎 ( ) − 𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎 ( )
2
1
将HLF的这种形式应用到H
和H
等式，便可使用R
和C0仿真三1
OL
CL
0
1
阶环路滤波器设计。对其进行仿真可知，当使用三阶环路滤波
CP = 1.5 nF
R2 = 165 kΩ
器时，由理论频率响应和相位裕量推导而得的R 0和C0计算值与
2 = 337 pF
𝑐𝑐 2 = 𝑎𝑎2 + 𝑏𝑏 2 + 2𝑎𝑎𝑎𝑎 cos(𝜃𝜃) (θ is the angle Copposite
side c)
PLL的HOL有关。这主要是因为受到了三阶环路滤波器中HOL的
R2和C2影响。
2
2
KD = 30 μA
KV = 3072 (25 ppm/V at 122.88 MHz)
如前所述，R0和C
等式假定为使用二阶环路滤波器，但在二阶滤
√1= 100
(𝑥𝑥 0−
+ 𝑥𝑥 2 √1 + 𝑦𝑦 2 cos Φ
𝑦𝑦)2 = (√1 + 𝑥𝑥 2 ) + (√1 + 𝑦𝑦 2 ) − 2N
波器中不存在R2和C2，因此虽然通过调节R0和C0可以补偿R2和C2
造成的相移，但是将它们看做二阶环路滤波器的一部分还是会
仿真1和仿真2使用ω0 = 100 Hz，该值接近124.8 Hz的计算上限值
构成一个误差源。然而，哪怕存在这样的误差，仿真结果也表
1 + 𝑥𝑥𝑥𝑥
一方面，仿真3和仿真4使用ω0 = 35 Hz，约为上限值的¼。与预期相
)
Φ = 𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎 (
明，使用经过调节的R0和C0值，但将ω0限制在最高为等式19推
√(1 + 𝑥𝑥 2 )(1 + 𝑦𝑦 2 )
导结果的¼也能获得令人满意的结果。事实上，仿真开环带宽和
相位裕量的结果表明，使用三阶环路滤波器的PLL，其与设计参
数(ω0和ϕM)的偏差很小。
仿真结果
Φ = 𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎 (
1 + 𝜔𝜔2 𝑇𝑇1 𝑇𝑇2
√[1 + (𝜔𝜔𝑇𝑇2
)2 ][1
+
(ω0_MAX)。因此，仿真1和仿真2偏离设计参数值(ω0和ϕM)约10%。另
一致，仿真3和仿真4非常接近设计参数(ω0和ϕM)，误差仅为1%左右。
表1汇总了仿真结果，并囊括了给定设计参数ω0和ϕM的R0、C0、
)ω0_MAX和ϕM_MAX计算值。注意，为了方便进行对比，建议仿真1和
(𝜔𝜔𝑇𝑇1 )2 ] 仿真3都使用ϕM = 80°，但仿真1必须满足等式22的限制条件，即
以下为针对三阶环路滤波器PLL运行四次仿真的结果。所有仿真
ϕM < 48°(因此，选择42°)。
均采用下列固定环路滤波器元件和PLL参数：
18
模拟对话 第49卷第1期
表1：仿真结果汇总
仿真1
仿真2
仿真3
仿真4
参数
ω0
ϕM
ω0
ϕM
ω0
ϕM
ω0
ϕM
设计
100 Hz
42°
100 Hz
30°
35 Hz
80°
35 Hz
30°
仿真
93.1 Hz
38.7°
92.5 Hz
27.1°
34.9 Hz
79.0°
34.7 Hz
29.3°
R0
969.6k kΩ
1118 kΩ
240.1 kΩ
139.9 kΩ
C0
14.85 nF
3.670 nF
225.5 nF
21.24 nF
𝛚0_MAX
124.8 Hz
124.8 Hz
124.8 Hz
124.8 Hz
𝛟M_MAX
48.0°
48.0°
84.8°
84.8°
50
80
90
60
80
40
40
70
30
20
60
0
50
−20
40
−40
30
−60
20
−80
10
1
10
100
1k
10k
100k
1M
0
FREQUENCY (Hz)
SIM 1 GAIN
SIM 1 PHASE
SIM 2 GAIN
SIM 2 PHASE
SIM 3 GAIN
SIM 3 PHASE
SIM 4 GAIN
SIM 4 PHASE
MAGNITUDE (dB)
20
10
0
−10
−20
−30
PEAKING
50
MAGNITUDE (dB)
−100
0.1
PHASE (DEGREES)
MAGNITUDE (dB)
图4和图5显示各仿真的开环和闭环响应。
45
40
35
0.1
1
−40
−50
0.1
10
100
FREQUENCY (Hz)
1
10
1k
100
1k
10k
FREQUENCY (Hz)
SIM 1 GAIN
Figure
图5. 闭环增益
图4. 开环增益和相位
SIM 2 GAIN
SIM 3 GAIN
5. Closed-loop gain.
SIM 4 GAIN
Appendix—Converting the discontinuous arctan function to the continuous arccos f
Equation 10 demonstrates that the angle φ is the difference between angles θ2 and θ1, whe
等式10演示了角度ϕ等于角度θ2和角度θ
之差，其中θ
)，θ11=).arctan(ωT
)。此外，ωT
可以表示为x/1；ωT
可以表示为y/1：
arctan(ωT
= arctan(ωT
Furthermore,
ωT2 2is
expressible
and ωT1 as y/1:
2) and θ2 1= arctan(ωT
1
2
1
𝑠𝑠𝑅𝑅0 𝐶𝐶0 + 1 as 1x/1
𝐻𝐻𝐿𝐿𝐿𝐿 (𝑠𝑠) =
𝑥𝑥 1𝑠𝑠𝑅𝑅+
2 𝑅𝑅
𝑠𝑠𝑅𝑅
1 𝑦𝑦 2 + 𝑠𝑠𝑅𝑅0 𝐶𝐶0 𝐶𝐶𝑃𝑃 + 𝑠𝑠𝑅𝑅2 𝐶𝐶2 𝐶𝐶𝑃𝑃 + 𝑠𝑠𝑅𝑅0 𝐶𝐶0 𝐶𝐶2 + 𝐶𝐶0
0 𝐶𝐶
0 0+
0 𝐶𝐶𝑠𝑠𝑅𝑅
0+
0 𝑅𝑅
2 𝐶𝐶
𝑃𝑃 arctan
2 𝐶𝐶(0 𝐶𝐶)
= arctan
(𝐶𝐶2)𝐶𝐶−
Φ = 𝜃𝜃2 − 𝜃𝜃1𝑠𝑠(𝑠𝑠
𝐻𝐻𝐿𝐿𝐿𝐿 (𝑠𝑠) = 𝐻𝐻𝐿𝐿𝐿𝐿2(𝑠𝑠) =
2
1𝑠𝑠𝑅𝑅
102𝐶𝐶𝐶𝐶0𝑃𝑃𝐶𝐶2++𝑠𝑠𝑅𝑅
+2 𝐶𝐶
𝑠𝑠𝑅𝑅
𝐶𝐶𝐶𝐶0𝑃𝑃𝐶𝐶2++𝑠𝑠𝑅𝑅
𝑠𝑠𝑅𝑅
𝐶𝐶𝐶𝐶2𝑃𝑃𝐶𝐶𝑃𝑃++𝑠𝑠𝑅𝑅
𝑠𝑠𝑅𝑅
𝐶𝐶0 𝐶𝐶+0 𝐶𝐶𝐶𝐶22 +
+ 𝐶𝐶𝐶𝐶0𝑃𝑃 +
) 𝐶𝐶2 + 𝐶𝐶𝑃𝑃 )
𝑠𝑠(𝑠𝑠 𝑅𝑅0 𝑅𝑅2 𝐶𝐶𝑠𝑠(𝑠𝑠
𝑅𝑅𝑃𝑃0 𝑅𝑅
𝑠𝑠𝑅𝑅
0 𝐶𝐶2 𝐶𝐶
22
0 𝐶𝐶
0 𝐶𝐶
20
0 𝐶𝐶
2 𝐶𝐶
0 𝐶𝐶
2 𝑃𝑃++
0 𝐶𝐶
2 𝐶𝐶
这表明两者之间存在如图6所示的几何关系，其中θ
分别由图6relationship
(b)和图6 (a)的三角形定义。图6
(c)结合了这两个三角形，表示ϕ等
This implies the1和θ
geometric
shown in Figure
6, with θ1 and θ2 defined by the t
2
𝑥𝑥
𝑦𝑦
of
Figure
6
(b)
and
(a),
respectively.
Figure
6
(c)
combines
these two triangles to show φ
于θ1和θ2之差。
Φ = 𝑥𝑥𝜃𝜃2 −𝑦𝑦𝜃𝜃1 = 𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎
𝑥𝑥
𝑦𝑦 (1) − 𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎 (1)
difference
Φ = 𝜃𝜃2 − Φ
𝜃𝜃1 =
= 𝜃𝜃𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎
( 𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎
)between
− 𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎
(− 𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎
)θ2.
( θ1) and
( )
2 − 𝜃𝜃1 =
1
1 1
1
余弦定理将三角形的某个内角(θ)与三角形的三条边(a、b和c)相关联，关系式如下：
The Law of Cosines relates an interior angle (θ) of a triangle to the lengths of the three sid
2 −
= 𝑎𝑎2c)+as𝑏𝑏follows.
+ 2𝑎𝑎𝑎𝑎 cos(𝜃𝜃) (θ is the angle opposite side c)
the triangle (a, 𝑐𝑐b,2 and
2
2
2
2
2
2
(θcos(𝜃𝜃)
is the angle
c)
𝑐𝑐 = 𝑎𝑎 +𝑐𝑐𝑏𝑏 =+𝑎𝑎2𝑎𝑎𝑎𝑎
+ cos(𝜃𝜃)
𝑏𝑏 +
2𝑎𝑎𝑎𝑎
(θ isopposite
the angleside
opposite
side c)
𝑐𝑐 2 = 𝑎𝑎2 + 𝑏𝑏 2 + 2𝑎𝑎𝑎𝑎 cos(𝜃𝜃) (θ is the angle opposite side c)
附录—将非连续Arctan函数转换为连续Arccos函数
将余弦定理用在图6 (c)的ϕ角，得到：
2
Applying the law
of cosines
to angle2 φ2 in Figure 6 (c)
2
2 ) yields:
√
(𝑥𝑥
−
𝑦𝑦)
=
(
1
+
𝑥𝑥
)
+
(√1
+
𝑦𝑦
− 2√1 + 𝑥𝑥 2 √1 + 𝑦𝑦 2 cos Φ
2
2
2
2
2
2
2
2
2
2
2
2
2 √1Φ
2
√1𝑦𝑦)+ 𝑥𝑥= )(√+
√12 + 𝑥𝑥 √1
(𝑥𝑥 − 𝑦𝑦) =(𝑥𝑥(−
(√1
) −2
𝑦𝑦 cos
𝑥𝑥 22+
)=𝑦𝑦+
2√+
1++
(𝑥𝑥1−+𝑦𝑦)
√1 + 𝑦𝑦 2 cos Φ
(√(√1
1 ++
𝑥𝑥 2𝑦𝑦) )+ −
(√1
𝑦𝑦 2𝑥𝑥) − 2+√𝑦𝑦1 +cos
𝑥𝑥 2Φ
1 + 𝑥𝑥𝑥𝑥
)
= 𝑥𝑥𝑥𝑥
𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎 (
1 + 𝑥𝑥𝑥𝑥 Φ
1+
2 )(1 + 𝑦𝑦 2 )
√(1
+
𝑥𝑥
)
Φ = 𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎
(
)
Φ = 𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎 (
2 )2 )(1
√(1 + 𝑥𝑥 2 )(1
+ 𝑦𝑦 2 )
√(1++𝑦𝑦𝑥𝑥
1 + 𝜔𝜔2 𝑇𝑇1 𝑇𝑇2
Φ
=
𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎
(
)
2
1 + 𝜔𝜔 𝑇𝑇1 𝑇𝑇12 + 𝜔𝜔 𝑇𝑇1 𝑇𝑇2
2 ][1 + (𝜔𝜔𝑇𝑇 )2 ]
(𝜔𝜔𝑇𝑇
)
√[1
+
2
1
Φ = 𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎
)
Φ(
= 𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎𝑎 (
)
2
2 )2 ]+ (𝜔𝜔𝑇𝑇 )2 ]
√[1 + (𝜔𝜔𝑇𝑇√[1
+ (𝜔𝜔𝑇𝑇
+ (𝜔𝜔𝑇𝑇
2 ) ][1
2 ) 1][1
1
2
模拟对话 第49卷第1期
19
y
q2
2
(1
+
x
1 + 𝑥𝑥𝑥𝑥
2 ½(
)
Φ = arccos
)
(1 + y
√(1 + 𝑥𝑥 2 )(1 + 𝑦𝑦 2 )
= ωTy/1
且y/1
= ωT1,1，因此可用T
= ωT
allowing φ1和T
to 2来表示ϕ。
be expressed in terms
But,但是，由于x/1
x/1
q1 = ωT2 and
2
1
½
)
X
(a)
(1 +
𝛉2
𝛉1
1
+
(1
(B)
2
+
(1
x
½
)
(1 +y
φ
𝛉1
q2
j
y
1
(C)
y
2
x
½
)
(1
x− y
2 )½
𝛉2
2½
y )
1
(A)
x
q1
1
1 + 𝜔𝜔2 𝑇𝑇1 𝑇𝑇2
Φ = arccos
(
)
(b)
√[1 + (𝜔𝜔𝑇𝑇2 )2 ][1 + (𝜔𝜔𝑇𝑇1 )2 ]
References
参考文献
x – y William O. An Analysis and Performance Evaluation of a
Keese,
Brennan, Paul V. 锁相环：原理与实践。 McGraw-Hill, 1996.
x for Charge Pump Phase-Locked Loops. National Semi
Technique
2 ½ AN-1001,
May 1996
Keese, William
O. AN-1001, National Semiconductor应用笔
+y )
记，
。
y 用于电荷泵锁相环的无源滤波器设计技术分析与性能评估
Brennan,
Paul V., Phase-Locked Loops: Principles and Practice,
M
1996年5月。
1
(c)
MT-086: Fundamentals of Phase Locked Loops (PLLs)
MT-086：锁相环(PLL)基本原理。
PLLs / PLLs with Integrated VCOs
PLL与集成VCO的PLL。
Figure 6. Geometric representation of Equation 10.
Author
求解ϕ：
Solving
for φ...
Ken Gentile [ken.gentile@analog.com] is a system design engine
Greensboro, NC. As a member of the Clock and Signal Synthesis
1 + 𝑥𝑥𝑥𝑥
system level design and analysis of signal synthesis ICs.
Φ = arccos (
)
√(1 + 𝑥𝑥 2 )(1 + 𝑦𝑦 2 )
图6. 等式10的几何表示
But, x/1 = ωT2 and y/1 = ωT1, allowing φ to be expressed in terms of T1 and T2.
Ken Gentile
Ken Gentile [ken.gentile@analog.com] 于1998年加入ADI公司，担任时钟与信号频率合成
1 + 𝜔𝜔2 𝑇𝑇1 𝑇𝑇2
产品线系统设计工程师，办公地点在北卡罗来纳州格林斯博罗。他的专长是直接数字频率
Φ = arccos (
)
√[1 + (𝜔𝜔𝑇𝑇2 )2 ][1 + (𝜔𝜔𝑇𝑇1 )2 ]
合成、模拟滤波器设计和编写MATLAB中基于GUI的工程工具。Ken拥有10项专利。他在各
种行业杂志上发表了14篇文章以及十几篇ADI应用笔记，另外还出席了2001、2005和2006
该作者的其它文章：
由DAC谐波频谱成分重
References
构其传递函数
年的ADI年度技术研讨会(GTC)。他于1996年毕业于北卡罗来纳州立大学，获得电气工程学
Keese, William O. An Analysis and Performance Evaluation of a Passive Filter Design
士学位。业余时间，Ken喜欢阅读、玩数学智力游戏，以及从事与科学、工程和“后院”天
Technique
for Charge Pump Phase-Locked Loops. National Semiconductor Application Note第43卷，第1期
文学相关的大部分活动。
AN-1001, May 1996
Brennan, Paul V., Phase-Locked Loops: Principles and Practice, McGraw-Hill, 1996
MT-086: Fundamentals of Phase Locked Loops (PLLs)
PLLs / PLLs with Integrated VCOs
Author
Ken Gentile [ken.gentile@analog.com] is a system design engineer at Analog Devices in
Greensboro, NC. As a member of the Clock and Signal Synthesis product line, he performs
system level design and analysis of signal synthesis ICs.
EVAL-ADF4350EB1Z 评估板
20
模拟对话 第49卷第1期
在Xilinx FPGA上快速实现JESD204B
作者：Haijiao Fan
简介
JESD204是一种连接数据转换器(ADC和DAC)和逻辑器件的高速
串行接口，该标准的B修订版支持高达12.5 Gbps串行数据速率，
并可确保JESD204链路具有可重复的确定性延迟。随着转换器的
速度和分辨率不断提升，JESD204B接口在ADI高速转换器和集
成RF收发器中也变得更为常见。此外，FPGA和ASIC中灵活的
串行器/解串器(SERDES)设计正逐步取代连接转换器的传统并行
LVDS/CMOS接口，并用来实现JESD204B物理层。本文介绍如何
快速在Xilinx® FPGA上实现JESD204B接口，并为FPGA设计人员
Tx
APPLICATION
LAYER
Rx
APPLICATION
LAYER
TRANSPORT
LAYER
TRANSPORT
LAYER
SCRAMBLING
LAYER
SCRAMBLING
LAYER
DATA LINK
LAYER
DATA LINK
LAYER
PHYSICAL (PHY)
LAYER
PHYSICAL (PHY)
LAYER
提供部分应用和调试建议。
HIGH-SPEED SERIAL LANES
JESD204B协议实现概述
JESD204B规范定义了实现该协议数据流的四个关键层，如图1
图1. JESD204B标准的关键层级
所示。传输层完成样本和未加扰的帧数据之间的映射和解映射。
不同的JESD204B IP供应商可能以不同的方式实现这些层级。图2
可选的加扰层可用来加扰/解扰8位字，以扩散频谱尖峰来降低
和图3显示ADI如何实现JESD204B的发送和接收协议。
EMI。数据链路层处理链路的同步、建立与保持，并对加扰后
的数据进行8B10B编码或译码。物理层负责以比特速率发送和接
收编码后的字符。
TRANSPORT LAYER
PROCESSED
SAMPLES
FROM ADC
SAMPLE
CONSTRUCTION
LINK LAYER
FRAME
CONSTRUCTION
SCRAMBLER
FRAME/LANE
ALIGNMENT
CHARACTER
GENERATION
PHYSICAL LAYER
8B/10B
ENCODER
SERIALIZER
OUTPUT
图2. JESD204B发送器实现
PHYSICAL LAYER
INPUT
DESERIALIZER
LINK LAYER
8B/10B
DECODER
FRAME/LANE
ALIGNMENT
CHARACTER
DETECTION
TRANSPORT LAYER
DESCRAMBLER
DEFRAMER
SAMPLES
TO DAC(s)
图3. JESD204B接收器实现
模拟对话 第49卷第1期
21
传输层实现和特定的转换器配置及其样本与帧之间的映射方式强相关，因此大部分FPGA供应商将其排除在各自的JESD204 IP之
外。此外，FPGA集成了高度可配置、高集成度的SERDES收发器，这些SERDES收发器可用来支持所有类型的串行协议，包括
PCIe、SATA、SRIO、CPRI和JESD204B。因此，一个实现链路层的逻辑核和实现物理层的可配置SERDES便构成了JESD204B链路的
基础。图4和图5显示Xilinx FPGA上的JESD204B发送器和接收器框图。发送器/接收器通道实现加扰和链路层；8B/10B编码器/解码器
和物理层在GTP/GTX/GTH Gbit收发器中实现。
Tx LANE(S)
AXI4-STREAM
JESD204
TRANSMITTER CORE
ALIGNMENT
CHARACTER
GENERATOR
SCRAMBLER
GTX/
GTH/
GTP
LANE
ALIGNMENT
SEQUENCE
SYNC/SYSREF
AXI4-LITE
CONTROL
Tx COUNTERS
JESD204
SERIAL
DATA
RPAT
GENERATOR
JSPAT
GENERATOR
AXI4-LITE/IPIF
REGISTERS
图4. 使用Xilinx FPGA实现JESD204B发送
JESD204
RECEIVE CORE
Rx LANE(S)
DESCRAMBLER
GTX/
GTH/
GTP
ALIGNMENT
REPLACE
DATA
AXI4-STREAM
DECODE LANE
ALIGNMENT
SEQUENCE
LINK
ERROR
COUNTER
LMFC AND
STATUS
SYSREF
AXI4-LITE
CONTROL
SYNC
AXI4-LITE/IPIF
REGISTERS
图5. 使用Xilinx FPGA实现JESD204B 接收器
22
模拟对话 第49卷第1期
采用Xilinx FPGA的JESD204B设计示例
Xilinx SERDES收发器的符号对齐
最新的Xilinx JESD204 IP核通过Vivado®设计套件以黑盒子加密
在SERDES接收器中，串行数据必须与符号边界对齐，才能用
交付。Xilinx还提供使用高级eXtensible接口(AXI)的Verilog设计
作并行数据。为了对齐数据，可让发送器发送一个可供识别的
示例，但该示例项目对大部分应用而言是过设计的，因为用户
序列，通常称为“逗号”。接收器搜索输入串行数据流中的逗
通常采用自己的配置接口，无需针对JESD204B逻辑集成一个额
号，一旦找到便将其移到符号边界。这样可让接收到的并行字与
外的AXI。图6显示的是一个JESD204简化设计，旨在帮助FPGA
发送的并行字相匹配。逗号通常用K码表示，它是8B/10B表中用
用户理解JESD204结构，并让他们快速着手设计自己的JESD204
作控制符的一些特殊字符。对于JESD204B应用，发送器发送K
FPGA项目。
= K28.5符号流，以便进行码组同步(CGS)。因此，FPGA可采用
K28.5作为逗号，来对齐符号边界，而用户可以指定逗号匹配是
由极性为正的逗号或是由极性为负的逗号所组成，或由两者共同
FPGA TOP
STATUS
MONITOR
JESD204B USER TOP
ENCRYPTED RTL
CONFIGURE
LOGIC
SAMPLE
PROCESSING
F2S
CONTROL
AND STATUS
组成。JESD204B针对GTX/GTH逗号检测的默认设置允许利用正
GTX/
GTH
FOR GTX/GTH
极性逗号或负极性逗号来对齐。
某些应用中，默认逗号设置可能导致符号的重新对齐，或者对齐
至错误的符号边界。这可能会导致大量的8B/10B解码错误，并使
JESD204 DATA
CLOCK/
RESET
JESD204B链路断链。而正极性逗号加上负极性逗号使用会更稳定，
可以使逗号对齐模块连续搜索两个逗号，并仅当收到的数据为正
极性逗号(或负极性)后跟一个负极性逗号(或正极性逗号)且中间无
图6. JESD204B设计示例
额外位时才认为检测到逗号。当线路速率较高或系统噪声过多时，
Vivado产生的JESD204逻辑IP核，即经过加密的RTL摸块相当于
这样做有助于保持符号边界和链路稳定性。
图4和图5中的发送和接收模块，其加密接口定义可在Xilinx示例设
FPGA上的JESD204项目设计考虑因素
计文件中找到。然后，可将经过加密的RTL模块嵌套入JESD204B
用户顶层。来自加密RTL模块的控制、配置、状态和JESD数据接
口直接通过嵌套层连接到用户逻辑和GTX/GTH收发器。GTX/
来自JESD204接收器输出到发送器的同步、低电平有效SYNC信
号用于表示同步状态。正常工作时，链路重新初始化将导致样
GTH符号对齐配置经优化和更新，使收发器工作更为稳定。
本数据混乱，因此必须实时监测链路状态。具体而言，SYNC上
给SERDES收发器的GTX/GTH参考时钟应采用专用引脚，对用于
四个连续K28.5符号。如果发生这种情况，请检查发送器/接收器
FPGA逻辑的全局时钟设计必须仔细的考虑，包括内部PLL、并
SERDES配置，或确保发送器正在发送K28.5。SYNC上的连续
的连续低电平表示接收器在接收到的数据流中无法识别出至少
行接口时钟、JESD204逻辑核以及用户逻辑时钟。此外，必须确
高电平表示链路已建立，且保持稳定。若SYNC从高电平变为低
保给JESD204B逻辑核(子类1)的SYSREF输入被准确采到，以确
电平然后返回高电平，则必须记录低电平状态的持续时间。如果
保JESD204链路的确定性延迟。
持续时间长于5个帧加9个字节，则表示接收器检测到了较大的错
误，并将发送请求以重新初始化JESD204链路。如果持续时间等
若要获得可靠的JESD链路初始化性能，GTX/GTH收发器和
JESD204核的复位序列十分关键；因此，JESD204核应处于复位
状态，直到GTX/GTH收发器的内部PLL锁定，且GTX/GTH复
于两个帧时钟，则表示接收器检测到了较小的错误，但不会触发
链路重新初始化。这个功能可极大地简化系统调试，并为进一步
的链路监测提供便利。因此，用户应当在设计中包含这个功能。
位完成。
F2S模块实现JESD204的传输层，该模块根据特定JESD204B配置
将样本映射至帧，或从帧解映射至样本。然后根据特定的应用去
处理样本数据。采用辅助模块监测JESD204逻辑和物理层(PHY)
8B/10B解码错误可能导致JESD204B链路重新初始化，但这并非是
唯一的原因；因此，用户在设计时应能够对各通道的解码错误进
行计数，从而确定链路重新同步的原因。此外，可通过8B/10B解
码错误状态实时确定SERDES链路质量。
状态，供系统调试。
模拟对话 第49卷第1期
23
伪随机位序列(PRBS)提供了一个测量高速链路中信号质量和抖
动容差的有用资源。大部分FPGA中的SERDES收发器都内置了
PRBS发生器和检查器，无需额外的FPGA资源。因此，不要忘
了实例化此功能，在评估比特误码率(BER)或眼图时会使用到这
个功能。
SERDES收发器中通常会使用一个缓冲器，来改变内部时钟域。
如果发送器和接收器的时钟设计不佳或者时钟数据恢复模块
(CDR)设置错误，那么就会导致缓冲器上溢或下溢。此时可能会
高速数模转换器
集成式收发器、发射机和接收机
联盟计划和FPGA参考设计
解密JESD204B高速数据转换器转FPGA接口
Ian Beavers，“JESD204B转换器内确定性延迟解密” Electronic
Design，2014年2月25日。
发生某些链路错误，因此有必要监测缓冲器状态。缓冲器上溢或
Ian Beavers，“系统原型制作：JESD204B转换器和FPGA”
下溢的中断记录对于系统调试而言是很有用的，所以同样应当监
Electronic Design，2014年1月23日。
测用户逻辑中不允许发生下溢或上溢的其它内部缓冲器的状态。
结论
Ian Beavers和Jeffrey Ugalde，“设计JESD204B转换器系统，实
现低BER (第一部分)”EDN，2014年10月22日。
本文讨论了如何在Xilinx FPGA上快速实现JESD204模块，实现
Ian Beavers和Jeffrey Ugalde，“设计JESD204B转换器系统，实
方法同样可用于其它FPGA。首先，应了解FPGA供应商提供的
现低BER (第二部分)”EDN，2014年10月28日。
JESD204逻辑核和收发器的功能以及接口，然后将其实例化并与
您的逻辑整合。其次，从全局角度出发设计FPGA时钟树，和整
Jonathan Harris，“了解JESD204B规范中的层级：从高速ADC
的角度出发(第一部分)”EDN，2014年9月24日。
个工程的复位顺序。然后，仔细定义JESD204逻辑核、用户逻辑
和收发器之间的接口。最后，加入必要的调试资源。遵循这些步
Jonathan Harris，“了解JESD204B规范中的层级：从高速ADC
骤有助于您快速、成功地设计JESD204接口。
的角度出发(第二部分)”EDN，2014年10月2日。
参考文献
JESD204B应用指南
JESD204数据转换器串行接口JEDEC标准
Del Jones，“JESD204B子类(第一部分)：简介和确定性延
迟”EDN，2014年6月18日。
Del Jones，“JESD204B子类(第二部分)：子类1与子类2的系统考
虑因素”EDN，2014年6月25日。
高速模数转换器
Haijiao Fan
Haijiao Fan [haijiao.fan@analog.com] 是ADI中国北京公司的应用工程师，从事
JESD204协议评估和集成RF收发器应用与支持工作。他曾就读于中国西北工业
大学，并分别于2003年和2006年获得电子工程学士和电子工程硕士学位。2012
年7月加入ADI公司，此前Haijiao拥有超过6年的FPGA和系统工程师工作经验。
24
模拟对话 第49卷第1期
射频集成电路的电源管理
作者：Qui Luu
随着射频集成电路(RFIC)中集成的元件不断增多，噪声耦合源也
布局。了解这些电源灵敏度有利于设计出更加鲁棒的电源，使
日益增多，使电源管理变得越来越重要。本文将描述电源噪声可
性能和效率达到最优。
能对RFIC性能造成的影响。虽然本文的例子是集成锁相环(PLL)
和电压控制振荡器(VCO)的ADRF6820正交解调器，但所得结果
正交解调器灵敏度
也适用于其他高性能RFIC。
ADRF6820采用一个双平衡吉尔伯特单元有源混频器内核，如图2
所示。双平衡意味着LO和RF端口都采用差分驱动方式。
电源噪声会在解调器中形成混频积，因而可能导致线性度下降，
VDD
并对PLL/VCO中的相位噪声性能造成不利影响。本文将详细描
述电源评估方案，同时提供采用低压差调节器(LDO)和开关调节
器的推荐电源设计。
IF+
IF−
凭借双电源和超高RF集成度，ADRF6820是适合讨论的一款理想
Q1 Q2
器件。它使用的有源混频内核与ADL5380正交解调器相似，PLL/
Q3 Q4
VCO内核与ADRF6720相同，因此，本文所提供信息也可用于这
些器件。另外，电源设计也可用于要求3.3 V或5.0 V电源、功耗
相似的新型设计。
RF
图2. 吉尔伯特单元双平衡有源混频器
ADRF6820正交解调器和频率合成器(如图1所示)非常适合新一代
在滤波器抑制高阶谐波以后，所得到的混频器输出为RF和LO输
通信系统。该器件功能丰富，包括一个高线性度宽带I/Q解调器、 入的和与差。差项(也称为IF频率)在目标频带之内，是所需信号。
一个集成小数N分频PLL和一个低相位噪声多核VCO。另外集成
和项在频带之外，要进行滤波处理。
一个2:1 RF开关、一个可调谐RF巴伦、一个可编程RF衰减器和两
CS
SCLK
SDIO
个LDO。这款高度集成的RFIC采用6 mm × 6 mm LFCSP封装。
15
14
13
2V
V(t) = πRF [cos(wRFt – wLOt) + cos(wRFt + wLOt)]
理想情况下，只有所需RF和LO信号会输入混频器内核，但很少
2
3
8
9
是这种情况。电源噪声可能耦合到混频器输入中并表现为混频杂
23 25 26 28 38
DC/PHASE
CORRECTION
SERIAL PORT
INTERFACE
4
I+
5
I–
POLYPHASE
FILTER
RFIN0 29
35 LOIN+
34 LOIN–
RFIN1 22
QUAD
DIVIDER
PL L
39 REFIN
散。根据噪声耦合源的不同，混频杂散的相对幅度可能不同。图
3所示为一种示例混频器输出频谱，其中，由于电源噪声的耦合，
其与有用信号的混频产物也出现在输出频谱上。在图中，CW对
应于耦合到供电线路的连续波或正弦信号。比如，噪声可能是来
自600 kHz或1.2 MHz开关调节器的时钟噪声。电源噪声可能导致
LDO
2.5V
1
19
LDO
VCO
30 36
31
VPOS_3P3
6 Q–
DC/PHASE
CORRECTION
27
33
40
10
DECL1 TO
DECL4
11
7
Q+
21
VPOS_5V
图1. ADRF6820简化功能框图
两个不同的问题；如果噪声耦合到混频器输出，CW音将没有经
过任何频率转换，出现在输出端。如果耦合发生在混频器输入端，
则CW音会调制RF和LO信号，并在IF ± CW产生积。
受电源噪声影响最大的模块为混频器内核和频率合成器。耦合
至混频器内核的噪声会形成无用信号，结果会导致线性度和动
PSRR (dB)
电源灵敏度
态范围下降。这对正交解调器尤其重要，因为低频混频积在目
标频带之内。类似地，电源噪声可能导致PLL/VCO相位噪声性
能下降。无用混频产物和相位噪声性能下降是多数混频器和频
CW
IF − CW
IF
IF + CW
FREQUENCY
图3. 电源噪声耦合条件下的示例混频器输出频谱
率合成器的常见问题，但确切的下降幅度取决于芯片的架构和
模拟对话 第49卷第1期
25
这些混频积可能接近目标IF信号，因此，要滤除它们是很困难的，
低功耗和性能。增加混频器偏置电流会提高混频器内核的线性
动态范围损失是不可避免的。正交解调器尤其如此，因为它们的
度并改善IIP3，但会降低噪声系数，增加功耗。如果噪声系数非
基带是复数且以直流为中心。ADRF6820的解调带宽范围为直流
常重要，可以降低混频器偏置电流，结果可减少混频器内核中
至600 MHz。如果用噪声频率为1.2 MHz的开关调节器驱动混频
的噪声并降低功耗。类似地，输出端的基带放大器对低阻抗输出
器内核，则无用混频积会出现在IF ± 1.2 MHz。
负载具有可变电流驱动能力。低输出阻抗负载要求较高的电流驱
动，功耗也更高。数据手册列出了一些数据表，其中展示了各种
频率合成器灵敏度
工作模式下的功耗。
本文末尾的参考文献针对电源噪声如何影响集成PLL和VCO提
供了非常有价值的信息。其原理适用于采用相同架构的其他设
测量步骤和结果
计，但不同的设计需要单独进行电源评估。例如，ADRF6820
供电轨上的噪声耦合会在CW和IF ± CW时产生无用噪声。要模
VCO电源上的集成LDO比不采用集成LDO的PLL电源具有更强
拟该噪声耦合情形，在每个电源引脚上施加一个CW音，测量所
的噪声抑制能力。
形成的混频积相对于输入CW音的幅度。把该测量值记为电源抑
制能力，单位为dB。电源抑制因频率而异，因此，要对30 kHz
ADRF6820电源域和功耗
至1 GHz的CW频率进行扫描，以捕捉到具体的行为数据。目标频
要设计电源管理解决方案，首先要考察RFIC的电源域，以确定哪
带内的电源抑制能力决定了是否需要滤波。PSRR计算方法如下：
些RF模块由哪个域驱动、各个域的功耗、影响功耗的工作模式
CW PSRR(单位：dB)=输入CW幅度(dBm) – I/Q输出端测得的
CW馈通(dBm)
以及各个域的电源抑制性能。利用这些信息，可以收集到RFIC
的灵敏度数据。
ADRF6820的每个主要功能模块都有自己的电源引脚。两个域由
5 V电源供电。VPMX驱动混频器内核，VPRF驱动RF前端和输入
开关。其他域由3.3 V电源供电。VPOS_DIG驱动一个集成LDO，
(IF ± CW) PSRR(单位：dB)=输入CW幅度(dBm) – I/Q输出端
测得的IF ± CW馈通(dBm)
(IF + CW)(单位：dBm)= (IF – CW) dBm，因为在载波周围调
制的CW音具有相等的幅度。
后者输出2.5 V以驱动SPI接口、PLL的Σ-Δ调制器和频率合成器
的FRAC/INT分压器。VPOS_PLL驱动PLL电路，包括参考输入
实验室设置
频率(REFIN)、相位频率检测器(PFD)和电荷泵(CP)。VPOS_LO1
图4所示为实验室设置。向网络分析仪施加一个3.3 V或5 V直流
和VPOS_LO2驱动LO路径，包括基带放大器和直流偏置基准电压
源，以产生失调为3.3 V或5 V的扫频连续正弦信号。将该信号施
源。VPOS_VCO驱动另一个集成LDO，后者输出2.8 V以驱动多核
VCO。该LDO对降低对电源噪声的灵敏度十分重要。
加到RFIC上的各个供电轨。两个信号发生器提供RF和LO输入信
号。测量频谱分析仪的输出。
ADRF6820可配置为多种工作模式。正常工作模式下，采
2850 MHz LO时，功耗小于1.5 mW。降低偏置电流会同时降
3.3V OR 5V BIAS APPLIED
TO 8753D NETWORK ANALYZER
3.3V OR 5V BIAS
WITH 0dBm CW TONE
I/Q OUTPUT MEASURED
ON SPECTRUM ANALYZER
3.3V OR 5V
RF INPUT
EXTERNAL LO INPUT OR
PLL REFERENCE INPUT
图4. ADRF6820 PSRR测量设置
26
模拟对话 第49卷第1期
测量步骤
0
无用混频积的幅度取决于芯片的电源抑制性能，以及评估板上去
可以看到这些外部去耦电容的谐振。16 MHz处的瞬变是0.1 µF
电容谐振的结果(寄生电感为1 nH)。356 MHz处的瞬变是100 pF
–40
PSRR (CW) (dB)
设置一个100 pF的电容，在背面设置一个0.1 µF的电容。从图中
VPOS_LO2
VPOS_VCO
–60
VPOS_PLL
VPOS_DIG
–80
–100
电容谐振的结果(两个电容的寄生电感均为2 nH)。500 MHz处的
–120
瞬变是100 pF电容谐振的结果(寄生电感为1nH)。
–140
0.01
PARALLEL RESONANCE OF 100pF
AND 2nH = 356MHz
–60
VPMX
VPOS_LO1
中，电源引脚上给定0 dB的正弦信号。无去耦电容时，无用音的
幅度在–70 dBc和–80 dBc之间。数据手册建议在板正面器件旁边
VPRF
−20
耦电容的大小和位置。图5所示为输出端(IF + CW)音的幅度，其
0.1
0.1𝛍F AND 100pF
AMPLITUDE (CW + IF) (dB)
–70
NO CAPS
–80
–110
–120
图中提供了各电源引脚处的电源灵敏度数据，这些数据非常有
用。VPOS_PLL具有最差电源抑制性能，因此，是最灵敏的电
100pF
源节点。该电源引脚驱动PLL电路，包括参考输入频率、相位频
RESONANCE OF 0.1𝛍F
CAP = 16MHz
RP
L
RS
率检测器和电荷泵。这些灵敏的功能模块决定着LO信号的精度
和相位性能，因此，其上耦合的任何噪声都会直接传播到输出端。
0.1𝛍F
–130
0.01
0.1
1k
分析
RESONANCE OF 100pF
CAP = 16MHz
RP
L
RS
–100
100
图7. CW音的PSRR
2ND HARMONIC
–90
1
10
CW FREQUENCY (MHz)
1
10
CW FREQUENCY (MHz)
100
1k
图5. IF ± CW去耦电容谐振的影响
同理，可以认为VCO电源也是一个非常重要的节点。从图中可以
看出，VPOS_VCO的抑制性能远远优于VPOS_PLL。这是实际驱
动VCO的内置LDO造成的结果。LDO将VCO与外部引脚上的噪
结果
测量了基带输出端的供电轨上干扰信号(CW)和调制信号(IF ±
CW)的幅度。在被测供电轨上引入了噪声，其他电源则保持洁净。
图6所示为在电源引脚上注入0 dB正弦信号并在30 kHz至1 GHz
范围内扫频时(IF ± CW)音的幅度。图7所示为从CW音到基带输
因而是最敏感的供电轨。可见，将其与潜在噪声耦合相隔离对
于获得最佳性能至关重要。
PLL环路滤波器会衰减高CW频率，因此，VPOS_PLL在低频下的
灵敏度较差，当频率从30 kHz扫描至1 GHz时会缓慢改善。在较
出的馈通。
高频率下，干扰音的幅度会衰减，注入PLL的功率水平显著降低。
20
0
VPRF
可见，VPOS_PLL的高频电源抑制性能优于其他电源域。环路滤
VPMX
波器组件是针对20 kHz配置的，如图8所示。
VPOS_LO1
−20
PSRR (IF ± CW) (dB)
声隔离开，同时为其提供固定噪声频谱密度。PLL电源无LDO，
VPOS_LO2
VPOS_VCO
–40
供电轨(从灵敏度最高到最低)为：VPOS_PLL、VPOS_LO2、
VPOS_PLL
–60
VPOS_VCO、VPOS_LO1、VPOS_DIG、VPMX和VPRF。
VPOS_DIG
22𝛀
–80
–100
82pF
–120
–140
0.01
1.1k𝛀
3.3k𝛀
680pF
330pF
22nF
0.1
图6. (IF ± CW)音的PSRR
模拟对话 第49卷第1期
1
10
CW FREQUENCY (MHz)
100
1k
图8. 针对20 kHz环路带宽配置的PLL环路滤波器
27
电源设计
最高可以提供800 mA的负载电流。ADRF6820的5 V供电轨可以
经过前面的讨论，我们对ADRF6820在各种模式下的最大功耗以
由ADP7104或ADP2370驱动。在每个电源引脚上施加额外的去
及各电源域的灵敏度有了较好的理解，我们利用开关调节器和
耦和滤波处理。
LDO来设计电源管理解决方案，以决定两种电源解决方案的可行
图10所示为3.3 V电源设计。源电压仍为6.0 V，但一个额外的LDO
性。首先，把一个6 V源调节至5 V和3.3 V，供ADRF6820供电轨
使源电压降至中间电压，然后，源电压进一步降至3.3 V。需要一
使用。图9所示为针对VPMX和VPRF的5 V电源设计。ADP7104
个额外级以减少功率损耗，因为一个直接降压至3.3 V的6 V源电压
CMOS LDO最多可以提供500 mA的负载电流。ADP2370低静态
工作时的最大效率为55%。开关调节器路径不需要中间级，因为
电流降压开关调节器可以在1.2 MHz或600 kHz下工作。在开关调
其脉冲宽度调制(PWM)架构可降低功率损耗。
节器输出端增加了额外的滤波处理，以衰减开关噪声。ADP2370
U7
+6V
1
1
+6V
RED
VOUT
7
PG
SENSE
2
6
GND
GND
3
5
EN
NC
4
2
C74
1𝛍F
JP4
E7
2
VPRF_+5V
120𝛀
3
L1
2
C82
1𝛍F
1
1.2𝛀
1
VPMX_+5V
120𝛀
PAD
R66
P5
E6
1
VIN
C29
10𝛍F
+6V_TP
ADP7104
8
C83
1𝛍F
C89
0.1𝛍F
R60
1𝛍H
C75
10𝛍F
C76
10𝛍F
C90
10𝛍F
10k𝛀
U9
EPAD
PAD
PGND
8
FSEL
SW
7
3
EN
PG
6
4
SYNC
FB
5
1
VIN
2
L3
L11
10𝛍H
10𝛍H
C92
22𝛍F
C94
22𝛍F
C96
22𝛍F
C100
0.1𝛍F
C103
22𝛍F
ADP2370
R58
4.02k𝛀
图9. 5 V电源设计
ADP7104
+6V
1
1
RED
C29
10𝛍F
2
ADP121
5V, 500mA, LOW NOISE
CMOS LDO
+6V_TP
P5
1
8
VIN
VOUT
1
7
PG
SENSE
2
6
GND
GND
3
5
EN
NC
4
3.3V LOW NOISE
CMOS LDO
C74
1𝛍F
C78
1𝛍F
1
3
IN
EN
1
C98
1𝛍F
NC4
GND
4
PAD
U7
OUT
2
2
1
U8
JP3
3
ADP151
3.3V LOW NOISE
CMOS LDO, 9𝛍V rms
OUTPUT NOISE
C30
1𝛍F
6
4
VIN
EN
VOUT
5
3
1
C65
1𝛍F
PAD
1
ADP7104
C33
1𝛍F
R73
8
VIN
VOUT
1
7
PG
SENSE
2
6
GND
GND
3
5
EN
NC
4
L2
R61
1𝛍H
C32
10𝛍F
C91
10𝛍F
C77
1𝛍F
R22
10k𝛀
PLL_3P3V
R59
0𝛀
C105
100𝛍F
C66
1𝛍F
E4
C80
1𝛍F
LO_3P3V
120𝛀
1
JP6
VCC_+3P3V
2
3
10k𝛀
U10
120𝛀
C104
10𝛍F
3
PAD
1.2𝛀
E1
2
JP5
3.3V, 500mA, LOW NOISE
CMOS LDO, 15𝛍V rms
OUTPUT NOISE
U6
C106
1𝛍F
DIG_3P3V
120𝛀
U4
NC GND
2
E2
2
E5
EPAD
PAD
1
VIN
PGND
8
2
FSEL
SW
7
3
EN
PG
6
4
SYNC
FB
5
L4
L12
6.8𝛍H
6.8𝛍H
C93
22𝛍F
C84
22𝛍F
C95
22𝛍F
C97
22𝛍F
C99
0.1𝛍F
ADP2370
3.3V, 1.2MHz/600kHz,
800mA, LOW QUIESCENT
CURRENT BUCK REGULATOR
C81
1𝛍F
E3
C102
22𝛍F
C79
1𝛍F
LO2_3P3V
120𝛀
120𝛀
VCO_3P3V
C85
0.1𝛍F
R53
4.02k𝛀
图9. 5 V电源设计
28
模拟对话 第49卷第1期
3.3 V设计允许进行更多实验。除了用一个LDO或开关调节器
结论和推荐电源设计
驱动3.3 V供电轨以外，VPOS_PLL供电轨有额外LDO选项，
对于VPOS_PLL(最灵敏的供电轨)，低成本的ADP151 LDO可以
VPOS_DIG供电轨有一个可选的隔离式LDO。由于PLL电源灵
实现与ADP7104高性能、低噪声LDO相同的相位噪声，如图11
敏度最高，因此，我们尝试了三种电源解决方案，每一种都有
所示。然而，在采用ADP2370开关调节器时，性能下降，如图12
不同的输出噪声：ADP151 3.3 V超低噪声CMOS LDO，输出
所示。噪声波峰由开关调节器导致，在其输出端可见，如图13所
噪声为9 µV；ADP7104 3.3 V低噪声CMOS LDO，输出噪声为
示。因此，VPOS_PLL最多可以承受15 µV rms的噪声而不造成集
15 µV rms；ADP2370 3.3 V降压调节器。我们希望确定仍能维持
成相位噪声性能下降，但不能使用开关调节器来驱动该引脚。使
所需相位噪声性能的最高电源噪声。最高性能、最低噪声LDO是
用性能更高、噪声更低的LDO并未带来好处。
不可或缺的吗？
在用开关调节器或LDO驱动剩余供电轨时，可维持良好的相位
另外还尝试在VPOS_DIG供电轨上采用ADP121 3.3 V低噪声
CMOS LDO，以确定数字噪声是否会影响性能。受SPI接口开关
噪声性能，如图14所示。5 V供电轨引脚VMPX和VPRF可以相
连并用单电源供电。3.3 V电源引脚VPOS_LO1、VPOS_LO2和
影响，数字供电轨的噪声一般高于模拟电源。我们希望确定3.3 V
VPOS_VCO也可相连并用单电源供电。VPOS_DIG不需要独立
数字电源是需要自己的LDO，还是可以直接耦合到模拟电源。我
的LDO，可以连接模拟3.3 V电源。
们选择ADP121作为低成本解决方案。
REF −56dBm
−40
–60
ADP151
−60
–70
ADP7104
ADP7104
–80
–80
ADP151
AMPLITUDE (dBm)
PHASE NOISE (dBc/Hz)
RBW 100Hz
VBW 300Hz
SWT 12s
ATT 0dB
–100
–120
–140
–90
–100
–110
–120
–130
–140
–160
–150
–180
100
1k
10k
100k
FREQUENCY (Hz)
1M
10M
图11. 使用ADP151和ADP7104时的集成相位噪声
0
START
图13. ADP2370的输出频谱
−40
27
−60
–80
PLL_3P3 = SWITCHER
1/F AND REFERENCE
NOISE FROM SWITCHER
–100
NOISE FIGURE (dB)
PHASE NOISE (dB/Hz)
25
–120
PLL_3P3 = ADP151
–140
–160
–180
100
100k
STOP
10k
FREQUENCY (Hz)
23
INTERNAL 2× LO
CASE0
CASE4
CASE1
CASE5
CASE2
CASE6
CASE3
CASE7
21
19
17
1k
10k
100k
FREQUENCY (Hz)
1M
图12. 使用ADP151和ADP2370时的集成相位噪声
模拟对话 第49卷第1期
10M
15
800
EXTERNAL LO,
POLYPHASE
1000 1200 1400 1600 1800 2000 2200 2400 2600 2800
LO FREQUENCY (MHz)
图14. 开关与LDO噪声系数
29
推荐电源设计(如图15所示)采用6 V源电压，包括ADP7104 5.0 V
参考文献
和ADP7104 3.3 V LDO。该解决方案只使用了LDO，因为源电压
电路笔记CN0147，利用低噪声LDO调节器为小数N分频压控振荡
接近所需的电源电压。功效处于可接受水平，因此，无需额外增
器(VCO)供电，以降低相位噪声，ADI公司，2010年。
添滤波元件和开关调节器。
Collins, Ian， 集成PLL和VCO[第2部分]， Radio-Electronics.
com，2010年11月。
推荐的电源设计(如图16所示)采用12 V源电压，包括两个开关调
节器和一个LDO。源电压远远大于所需电源电压，因此使用了
调制器/解调器
开关调节器来提高功效。除灵敏的VPOS_PLL电源以外的所有
电源引脚都可用开关调节器供电。ADP7104或ADP151均可用于
线性稳压器
VPOS_PLL。
开关稳压器
+6V
1
1
C29
10𝛍F
2
ADP7104
ADP7104
+6V_TP
RED
8
VIN
VOUT
1
7
PG
SENSE
2
6
GND
GND
3
NC
4
5
P5
EN
U7
1
C33
1𝛍F
C74
1𝛍F
8
VIN
VOUT
1
7
PG
SENSE
2
6
GND
GND
3
NC
4
EN
5
PAD
VCC_ +3P3V
RED
E1
PAD
U6
PLL_3P3V
120𝛀
C104
10𝛍F
C66
1𝛍F
R59
0𝛀
C105
10𝛍F
E2
2
DIG_3P3V
120𝛀
C106
1𝛍F
VCC_+5V
RED
E4
E6
VPMX_+5V
120𝛀
C81
1𝛍F
C80
1𝛍F
E7
C83
1𝛍F
E5
VPRF_+5V
120𝛀
LO_3P3V
120𝛀
C81
1𝛍F
C89
0.1𝛍F
LO2_3P3V
120𝛀
E1
C79
1𝛍F
VCO_3P3V
120𝛀
C85
0.1𝛍F
图15. 6 V源电压的推荐电源设计
R66
+12V
1
2
1.2𝛀
L1
C75 1𝛍H
10𝛍F
R60
C90
10𝛍F
10k𝛀
C76
1𝛍F
P5
1
2
EPAD
PAD
1
VIN
PGND
8
2
FSEL
SW
7
3
EN
PG
6
4
SYNC
FB
5
U9
C92
22𝛍F
C94
22𝛍F
C96
22𝛍F
ADP2370
R66
G
1
1.2𝛀
L1
C32 1𝛍H
10𝛍F
10𝛍H
10𝛍H
C100
0.1𝛍F
E6
C82
1𝛍F
C103
22𝛍F
VCC_VPMX
RED
VPMX_+5V
120𝛀
E7
R58
4.02k
2 S
3
VCC_ +5V
RED
L11
L3
VPRF_+5V
120𝛀
C89
0.1𝛍F
C83
1𝛍F
D
R61
C91
10𝛍F
10k𝛀
C77
1𝛍F
R22
10k𝛀
U10
EPAD
PAD
PGND
8
SW
7
EN
PG
6
SYNC
FB
5
1
VIN
2
FSEL
3
4
ADP151
VCC_+3P3V
L12
L4
6.8𝛍H
C93
22𝛍F
C84
22𝛍F
ADP2370
C95
22𝛍F
C97
22𝛍F
6.8𝛍H
C99
0.1𝛍F
U4
RED
C102
22𝛍F
C30
1𝛍F
6
4
VIN
EN
E2
C106
1𝛍F
PAD
PLL_3P3V
R59
0𝛀
C105
100𝛍F
DIG_3P3V
LO_3P3V
LO2_3P3V
120𝛀
E1
C79
1𝛍F
3
120𝛀
C104
10𝛍F
120𝛀
E5
C81
1𝛍F
C65
1𝛍F
120𝛀
E4
C80
1𝛍F
5
E1
1
NC GND
2
R53
4.02k
VOUT
120𝛀
VCO_3P3V
C85
0.1𝛍F
图16. 12 V源电压的推荐电源设计
Qui Luu
Qui Luu [qui.luu@analog.com] 是ADI公司的一名RF应用工程师，于2000年6月加盟
该作者的其他文章：
ADI。Qui 2000年获马萨诸塞州伍斯特理工学院电气工程学士(BSEE)学位，2005年
RF至位解决方案可为材
料分析应用提供精密的
相位和幅度数据
获马萨诸塞州波士顿东北大学电气工程硕士(M.S.E.E)学位。
第48卷，第4期
30
模拟对话 第49卷第1期
为逐次逼近型ADC设计可靠的数字接口
作者：Steven Xie
简介
逐次逼近型模数转换器(因其逐次逼近型寄存器而称为SAR ADC)
广泛运用于要求最高18位分辨率和最高5 MSPS速率的应用中。其
优势包括尺寸小、功耗低、无流水线延迟和易用。
主机处理器可以通过多种串行和并行接口(如SPI、I2C和LVDS)访
问或控制ADC。本文将讨论打造可靠、完整数字接口的设计技术，
AVCC/DVCC
包括数字电源电平和序列、启动期间的I/O状态、接口时序、信号
VDRIVE
质量以及数字活动导致的误差。
CNVST
数字I/O电源电平和序列
多数SAR ADC都提供独立的数字I/O电源输入(VIO或VDRIVE)，后
者决定接口的工作电压和逻辑兼容性。此引脚应与主机接口
CH1: 2.00V
CH2: 2.00V
CH3: 2.00V
图1. 在电源上升时拉高CNVST 可能导致未知状态。
(MCU、DSP或FPGA)电源具有相同的电压。数字输入一般应在
DGND − 0.3 V与VIO + 0.3 V之间，以避免违反绝对最大额定值。
数字接口时序
须在VIO引脚与DGND之间连接走线短的去耦电容。
转换完成之后，主机可以通过串行或并行接口读取数据。为了正
采用多个电源的ADC可能拥有明确的上电序列。应用笔记
确读取数据，须遵循特定的时序策略，比如，SPI总线需要采用哪
AN-932《电源序列》为这些ADC电源的设计提供了良好的参考。
为了避免正向偏置ESD二极管，避免数字内核加电时处于未知状
态，要在接口电路前打开I/O电源。模拟电源通常在I/O电源之前
加电，但并非所有ADC均是如此。请参阅并遵循数据手册中的内
种模式等。不得违反数字接口时序规范，尤其是ADC和主机的建
立和保持时间。最大比特率取决于整个循环，而不仅仅是最小额
定时钟周期。图2和下列等式展示了如何计算建立和保持时间裕
量。主机把时钟发送至ADC并读取ADC输出的数据。
容，确保序列正确。
启动期间的数字I/O状态
tCYCLE
CLOCK @ HOST
tJITTER
为了确保初始化正确无误，有些SAR ADC要求处于某些逻辑状
tPROP_CLK
态或序列，以实现复位、待机或关断等数字功能。在所有电源都
稳定之后，应施加指定脉冲或组合，以确保ADC启动时的状态符
合预期。例如，一个高脉冲在RESET上持续至少50 ns，这是配置
CLOCK @ ADC
tDRV
AD7606以使其在上电后能正常运行所必须具备的条件。
在所有电源均完全建立之前，不得切换数字引脚。对于SARADC，
DATA @ ADC
tPROP_DATA
转换开始引脚CNVST可能对噪声敏感。在图1所示示例中，当
AVCC、DVCC和VDRIVE仍在上升时，主机cPLD拉高CNVST。这可
DATA @ HOST
tMARGIN
能使AD7367进入未知状态，因此，在电源完全建立之前，主机
应使CNVST保持低电平。
模拟对话 第49卷第1期
tSETUP
图2. 建立和保持时序裕量。
31
tCYCLE = tJITTER + tSETUP + tPROP_DATA + tPROP_CLK + tDRV + tMARGIN
tPROP = 180 ps/in × (9 in + 3 in) + 5 ns = 7 ns.
tCYCLE : 时钟周期 = 1/fCLOCK
tJITTER = 1 ns。主机SCLK的工作频率为30 MHz，因此，tCYCLE
tJITTER : 时钟抖动
= 33 ns。
tSETUP : 主机建立时间
tSETUP_MARGIN = 33 ns − 1 ns – 5 ns – 7 ns – 11 ns – 7 ns = 2 ns
tHOLD : 主机保持时间
tHOLD_MARGIN = 11 ns + 7 ns + 7 ns – 1 ns – 2 ns = 22 ns
tPROP_DATA : 从ADC到主机的传输线路的数据传播延迟
建立时间和保持时间裕量均为正，因此，SPI SCLK可以在
tPROP_CLK : 从主机到ADC的传输线路的数据传播延迟
30 MHz下工作。
tDRV : 时钟上升/下降沿后的数据输出有效时间
tEN = 10ns
tDSDO = 11ns
tMARGIN : 裕量时间大于等于0表示达到建立时间或保持时间要求，
CNV
小于0表示未达到建立时间或保持时间要求。
tSETUP = 5ns
tHOLD = 2ns
tPD = 5ns
L = 3 INCHES
L = 9 INCHES
tJITTER = 1ns
AD7980 SCLK
主机建立时间裕量
tMARGIN_SETUP = tCYCLE, MIN – tJITTER – tSETUP – tPROP_DATA – tPROP_CLK – tDRV, MAX
建立时间等式以最大系统延迟项定义最小时钟周期时间或最大频
DSP
SDO
图4. DSP和AD7980之间的数字接口
率。要达到时序规格，必须大于等于0。提高周期(降低时钟频率)
以解决系统延迟过大问题。对于缓冲器、电平转换器、隔离器
或总线上的其他额外元件，把额外延迟加入tPROP_CLK和tPROP_DATA。
数字信号质量
数字信号完整性(包括时序和信号质量)确保：在额定电压下接收
信号；不相互干扰；不损坏其他器件；不污染电磁频谱。信号
类似地，主机的保持时间裕量为
质量由多个项定义，如图5所示。本部分将介绍过冲、振铃、反
tMARGIN_HOLD = tPROP_DATA + tPROP_CLK + tDRV – tJITTER – tHOLD
射和串扰。
OVERSHOOT
保持时间等式规定了最小系统延迟要求，以避免因违反保持时间
要求而出现逻辑错误。要达到时序规格，必须大于等于0。
RINGING
DROOP
100% AMPLITUDE
90% AMPLITUDE
ADI公司带SPI接口的许多SAR ADC都是从CS或CNV的下降沿为
50% AMPLITUDE
MSB提供时钟信号，剩余的数据位则跟随SCLK的下降沿，如图3
10% AMPLITUDE
所示。在读取MSB数据时，要使用等式中的tEN而非tDRV。
PREPULSE
DISTORTION
SDI = 1
tCYC
DROOP
PULSE WIDTH
–10% AMPLITUDE
FALL TIME
(DECAY TIME)
BACKSWING
RISE TIME
(ATTACK TIME)
POSITIVE PULSE WAVEFORM
tCNVH
CNV
图5. 常用信号质量规格
tCONV
tACQ
反射是阻抗不匹配导致的结果。当信号沿着走线传播时，每个接
ACQUISITION CONVERSION
ACQUISITION
tSCK
口处的瞬时阻抗都不相同。部分信号会反射回去，部分信号会继
tSCKL
SCK
1
tEN
SDO
2
tHSDO
D15
D14
3
14
15
tDSDO
D13
续沿着线路传播。反射可能在接收器端产生过冲、欠冲、振铃和
16
tSCKH
tDIS
D1
D0
图3. AD7980 3线CS模式下的SPI时序
因此，除了最大时钟速率以外，数字接口的最大工作速率也取
决于建立时间、保持时间、数据输出有效时间、传播延迟和时
钟抖动。
在图4中，DSP主机访问AD7980处于3线CS模式下，其中，VIO =
3.3 V。DSP锁存SCLK下降沿上的SDO信号。DSP的额定最小建
立时间为5 ns，最小保持时间为2 ns。对于典型的FR-4PCB板，传
播延迟约为180 ps/in。缓冲器的传播延迟为5 ns。CNV、SCLK和
SDO的总传播延迟为
非单调性时钟边沿。
过冲和欠冲可能损坏输入保护电路，或者缩短IC的使用寿命。图
6所示为AD7606的绝对最大额定值。数字输入电压应在–0.3 V和
VDRIVE + 0.3 V之间。另外，如果振铃高于最大VIL或小于最小VIH
可能导致逻辑误差。
ABSOLUTE MAXIMUM RATINGS
TA = 25°C, UNLESS OTHERWISE NOTED.
PARAMETER
RATING
AVCC TO AGND
–0.3 V TO +7 V
VDRIVE TO AGND
–0.3 V TO AVCC + 0.3 V
ANALOG INPUT VOLTAGE TO AGND
±16.5 V
DIGITAL INPUT VOLTAGE TO DGND
–0.3 V TO VDRIVE + 0.3 V
DIGITAL OUTPUT VOLTAGE TO GND
–0.3 V TO VDRIVE + 0.3 V
REFIN TO AGND
–0.3 V TO AVCC + 0.3 V
INPUT CURRENT TO ANY PIN EXCEPT SUPPLIES
±10 mA
图6. AD7606的绝对最大额定值
32
模拟对话 第49卷第1期
为了减少反射：
串扰是能量通过互电容(电场)或互感(磁场)在并行传输线路间耦
合的情况。串扰量取决于信号的上升时间、并行线路的长度以
• 尽量缩短走线的长度
及它们之间的间距。
• 控制走线的特性阻抗
控制串扰的一些常用方法为：
• 消除分支
• 增加线路间距
• 使用适当的端接方案
• 减小并行布线
• 用环路面积小的固体金属作为返回电流参考平面
• 使走线靠近参考金属平面
• 使用较低的驱动电流和压摆率
• 使用适当的端接方案
针对走线特性阻抗的计算，目前有许多软件工具或网站，比如
Polar Instruments Si9000 PCB传输线路场求解器。借助这些工具，
• 减小信号压摆率
特性阻抗计算起来非常简单，只需选择传输线路型号并设置相应
数字活动导致的性能下降
的参数即可，比如电介质类型和厚度以及走线宽度、厚度和隔离。
数字活动可能导致SAR ADC性能下降，使SNR因数字地或电源
作为一种新兴标准，IBIS用于描述IC数字I/O的模拟行为。ADI提
供针对SAR ADC的IBIS模型。预布局仿真可检测时钟分布、芯片
噪声、采样时钟抖动和数字信号干扰而减小。
孔径或采样时钟抖动设定SNR限值，尤其是对高频输入信号。系
封装类型、电路板堆叠、网络拓扑结构和端接策略。也可检测串
统抖动有两个来源：来自片内采样保持电路的孔径抖动(内部抖
行接口时序限制以便为定位和布局提供指导。后仿真可验证设计
动)，以及采样时钟上的抖动(外部抖动)。孔径抖动为转换间的
是否符合所有指导方针和限制的要求，同时检测是否存在反射、
采样时间变化，为ADC的函数。采样时钟抖动通常为主要误差
振铃、串扰等违反要求的情况。
源，但两个源都会导致模拟输入采样时间变化，如图9所示。它
在图7中，一个驱动器通过一条12英寸的微带线路连接SCLK1，另
一个驱动器通过一个与微带串联的43 Ω电阻连接SCLK2。
DRIVER 1
们的影响难以区分。
总抖动会产生误差电压，ADC总SNR的限制因素为
MICROSTRIP 50𝛀, 12"
SNR = 20 log10
SCLK1 AD7606
1
2 π f tJ
Total jitter = tJ (rms),
DRIVER 2
MICROSTRIP 50𝛀, 12"
43𝛀
Total jitter = √ (ADC aperture jitter)2 + (sampling clock jitter)2
SCLK2 AD7606
图7. 驱动AD7606 SCLK
其中，f为模拟输入频率，tJ为总时钟抖动。
在图8中，SCLK1上的大过冲违反了–0.3 V至+3.6 V的绝对最大
例如，当模拟输入为10 kHz，总抖动为1 ns时，SNR限值为84 dB。
额定值。串联电阻可减小SCLK2上的压摆率，使信号处于额定
值之内。
INPUT
SIGNAL
OVERSHOOT CAUSED BY REFLECTION
6
dv
dt
dv
5
VOLTAGE (V)
4
ERROR VOLTAGE
+3.600V
3
CHOLD
INPUT
SAMPLING
CLOCK
SWITCH
DRIVER
2
ENCODE
1
dt
SAMPLING CLOCK
0
–300.000mV
–1
0
100
200
300
TIME (ns)
AD7606 SCLK1
图8. AD7606 IBIS过冲模型仿真
模拟对话 第49卷第1期
AD7606 SCLK2
图9. 采样时钟抖动导致的误差电压
400
数字输出开关导致的电源噪声应与敏感的模拟电源相隔离。分别
去耦模拟和数字电源，密切注意地回流路径。
33
高精度SAR ADC可能对数字接口上的活动很敏感，即使电源适
Brad Brannon，AN-756应用笔记。采样系统以及时钟相位噪声和
当去耦和隔离时。突发时钟往往优于连续时钟。数据手册通常
抖动的影响，ADI公司，2004年。
会列出接口不应活动的安静时间。在较高吞吐速率条件下，可
能难以减少这些时间内的数字活动，通常为采样时刻及出现关
键位判断点时。
Ritchey, Lee W. 《一举成功：高速PCB和系统实用设计手册》，
第1卷，Speeding Edge，2003年。
Usach, Miguel. AN-1248应用笔记。SPI接口，ADI公司，2013年。
结论
密切注意数字活动，确保SAR ADC转换有效。数字活动导致的
误差可能使SAR ADC进入未知状态，导致故障，或者降低性能。
Casamayor, Mercedes. AN-715应用笔记：走近IBIS模型：什么
是IBIS模型？它们是如何生成的？ADI公司，2004年。
希望本文能帮助设计师排查根本原因，同时还能提供解决方案。
参考文献
Kester, Walt. “数据转换器支持电路，”《数据转换手册》，第
7章，ADI公司，2004年。
Steven Xie
Steven Xie [steven.xie@analog.com] 于2011年加入ADI北京分公司，是中国设计
中心的一名ADC应用工程师。他负责中国市场SAR ADC产品的技术支持工作。在
该作者的其他文章：
此之前，他曾在Ericsson CDMA团队做过四年的硬件设计人员。2007年，Steven
逐次逼近型ADC：确保
首次转换有效
毕业于北京航空航天大学，并获得通信与信息系统硕士学位。
第47卷，第4期
34
模拟对话 第49卷第1期
Notes
模拟对话 第49卷第1期
35
全球总部
One Technology Way
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02062-9106 U.S.A.
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