Reconfigurable Radio Design
성균관대 조준동 교수
SoC 설계분야 고부가가치 산업인력 특별양성과정 (디지털 하드웨어 설계팀)
© 조준동,
2007년 여름
1
• Reconfigurable Architecture
– Reconfigurable Chip design example
– Hardware Reconfiguration
• Introduction to Software RADIO
–
–
–
–
What is the Software RADIO ?
Advantage of the Software RADIO
Physical Layer of a Radio Modem/Software Defined Radio Modem
Software Defined RADIO Project
– Example of Development Tool/Configurable Resource
• Methodology of Software RADIO
–
–
–
–
Technical Challenge
Multi Mode and Reconfigurable Terminals
Components
SDR Functional Blocks Description
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2
Semiconductor Revolutions
“Mainstream Silicon Application
is switching every 10 Years”
software
standard
µproc.,
memory
TTL
1967
1957
custom
LSI,
MSI
1977
reconfigurable
FPGAs
2007
1987
ASICs,
accel’s
1997
coarse
grain
hardware
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3
Next Wave: Endless Possibilities
RFID
HCI
Bio
Data Broadcasting
Health
CIS
Mobile
Automotive & Robotics
Telematics
Unmanned
D-TV Recorder
Driving
© 조준동,
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5
Robot
2007년 여름
Why Reconfigurable System?
•
•
GPP와 재구성 h/w 를 포
함
목적: 전력 감축 및 유연성
1.
2.
3.
동적인 환경에 따른 Quality
of Service를 제공
알고리즘 진화에 따른 유연한
구조
개발 및 유지 보수해야 하는
플랫폼 감소
Task 1
Task N
A B
W
C
X Y
D E
Z
X
D
H
A
W
Y
B
I
J
C ZE
Reconfigurable Hardware
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6
Energy Efficiency of Reconfigurability
–
–
–
–
system architecture
communication protocol
O/S and applications
Partitioning of functions between wireless device
and services on the network
– The mobiles must be flexible enough to
accommodate a variety of multimedia services
and communication capabilities and adapt to
various operating conditions in an (energy)
efficient way
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7
S/W configurable platform의 필요성
–
–
Doing More by Doing Less :다양한 표준을 다
룰 수 있는 능력이 필요 (AM, FM, GSM, UMTS,
digital broadcasting standards, analog and
digital television and other data links.
A fully software reconfigurable multichannel broadband sampling receiver for
standards in the 100 MHz band
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8
Gilder’s versus Moore’s law
2x/3-6 months
1M
1000 x
10,000
100
2x/18 months
97
99
01
03
05
07
Greg Papadopoulos, Sun Microsystems
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9
The Ideal Information Companion
DECT
GSM
Bluetooth
UMTS
802.11
ONE WLAN for many Standards ONE Information Appliance
ONE phone for many Standards
ONE PDA for many Standards
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10
Future mobile communications
2000
2010
High data rate
High mobility
System roaming
Seamless connections to
broadband networks
2020
Mobility
Intelligent
Transport
Systems
vehicle
3G cellular
4G cellular
Advanced
wireless
access
pedestrian
GSM
Wireless
LAN
static
2G
10k
3G
2M
4G
50M
HAPS
Millimeterwave
LAN
156M
5G
622M
Data rate
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11
Heterogeneous wireless networks
by Havinga, havinga@cs.utwente.nl
There exist many wireless communication
networks
– frequency bands
– requirements on mobility
– transmission speed and quality
• Examples:
– Static: wireless LANs (802.11), Bluetooth, Radio
Local Loop
– Pedestrian: DECT, PHS
– Vehicle: 2/3G cellular, pagers, broadcast TV/radio
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12
Future wireless communication
• Two trends will have major impact
– Wide proliferation of various wireless access
networks
• Each with their own preferred type of service
• Different quality: data rates, latency, mobility
support, ..
– Software radio technologies
• Programmable radios, Tunable front-ends
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13
Heterogeneous networks, why?
• Due to roaming the network changed
– e.g. from indoor wireless LAN to outdoor cellular
radio
• There is coverage from multiple wireless
networks
–  Possibility to select the most appropriate network
for a given application, based on for example
•
•
•
•
Service classification
User requested QoS parameters
Available network capacity (bandwidth, latency)
Energy consumption needed
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14
Heterogeneous network architecture
• Goal
design a flexible and open architecture suitable for a variety of
different wireless access technologies, for applications with
different QoS demands, and different protocols.
• Key requirements
–
–
–
–
–
–
–
–
–
–
Different access technologies (Software Defined Radio)
Heterogeneous network support (use combination of networks)
Mobility management (seamless handover)
Wireless system discovery
Selection of efficient configuration
Simple, scalable, low cost
Energy efficient (always on)
Secure
Compatible/interoperable with existing and future work
Quality of Service support (end-to-end, and local applicable)
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15
Evolution of the Cell Phone
• Two co-existent 3-G cellular standards:
– Wideband CDMA
• Also called UMTS, UTRA, IMT-2000.
• Standardized by 3GPP.
• Evolution of the GSM backbone.
– cdma2000
• Standardized by 3GPP2.
• Evolved from IS-95 CDMA (cdmaONE).
• Common traits:
– 2 GHz PCS band (licensed).
– Variable asymmetric data rates for multimedia:
• ~144 kbps to vehicles.
• ~ 2 Mbps to fixed locations near base station.
– Software-defined-radio (SDR) implementation.
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16
Wireless Networking Hierarchy
MAN:
IEEE 802.16
LAN:
IEEE 802.11
& HIPERLAN
PAN:
Bluetooth, IEEE 802.15
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17
Standardization of Wireless Networks
• Wireless networks are standardized by IEEE.
• Under 802 LAN MAN standards committee.
ISO
OSI
7-layer
model
Application
Presentation
Session
Transport
Network
Logical Link Control
Data Link
Medium Access (MAC)
Physical
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IEEE 802
standards
Physical (PHY)
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18
•
•
•
Ideal한 목표: 채널 변복조 waveform을 Software를 이용.
TX:source encoder, up-conversion of baseband signal to carry frequency
RX:carry phase recovery, symbol or PN code timing recovery
•
개방형 구조(Open Architecture)
• Radios that are flexible and easily configurable by software
다중 대역, 다중 모드
•
• Radios based on virtual components (ie. system-on-a-chip)
– 대부분의 기능들이 소프트웨어-programmable, 하드웨어-재구성가능한 프로세서
엘리먼트에서 소프트웨어에 의해 실현
– Configurable-ASIC, DSP 칩, 마이크로프로세서 칩, FPGA, 다른
programmable-DSP
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19
Multi-Mode Info Receiver
Conventional Heterodyne
GSM 1800
GSM 1800
UMTS
UMTS
BT / 802.11
BT / 802.11
0.200-MHz BW
LO1
Low-Pass
LO2
5.0-MHz BW
10-MHz Low-Pass
FDD Mode 1
1.25-MHz Ch l
Legend
2G Cellular
10-MHz Low-Pass
LO4
1.25-MHz Ch 2
10-MHz Low-Pass
LO5
3G Cellular
1.25-MHz Ch 3
10-MHz Low-Pass
FDD Mode 2
LO3
BT / 802.11
LO6
1.0-MHz BW
Low-Pass
LO7
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20
Multi-Mode Info Receiver
Software Defined Radio
GSM 1800
GSM 1800
UMTS
UMTS
BT / 802.11
BT / 802.11
A/D
Converter
Programmable
Channel Filter
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LO
I
Q
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21
Design Issues in SDR
•Design of fast and efficient analog-digital converters
•Flexibility at the RF front-end
•Effective data management procedures, resource allocation
•Smooth reconfigurability of the hardware
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22
• Multiple personalities: 개발 및 유지/보수해야 하는 제품 플랫폼
수 감소
– One platform supports any physical layer, protocol stack
– Lower System maintenance & upgrade cost
• No hardware replacement or frequent upgrade
• Flexibility:체계적으로 스케일될 수 있는 제품구조
– 새로이 진화되어 가고 있는 capacity 수용
• Backward Compatibility
• 미래 안정적(Future-Proof) 시스템 개발
• Time-to-Market 최소화
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23
Disadvantages
• Higher power consumption than dedicated
ASIC approach
• More MIPS required
• Higher cost (today)
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24
Current SDR users
• Military
– Consolidating a stack of radios
– Bridging between radio networks
• Cellular base stations
– Avoid “fork lift upgrades”
– Multiple standards on same system
– New features to market quicker
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25
Emerging SDR uses
• Personal communication devices
– Cellular / Paging / Wireless LAN(s)
• PC based “generic transceiver”
– Radio / TV
– Emerging unlicensed RF band apps
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26
What is “free/open software?”
• “Free as in liberty”
– User has access to the source
– User is free to modify and is encouraged to
contribute the modifications back to the
community
• A culture of innovation
• Various licenses: GNU General Public License
(GPL), Mozilla, Artistic License.
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27
How to develop SW radio
• Proprietary software for each hardware
platform
• Standardization of a common hardware
platform
• Resident compilers and/or real-time standard
operating system
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28
Who uses free software?
• World wide community of users
• Publicly traded companies support or
distribute free software: IBM, Red Hat,
Mandrake
• Linux
• Apache web server
• Not a fringe activity
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29
What is GNU Radio?
Eric Blossom
Blossom Research
eb@comsec.com
+1 831 917 3428
798 Lighthouse Ave., Suite 109
Monterey, CA 93940 USA
• It’s a free software defined radio
• A platform for experimenting with
digital communications
• A platform for signal processing on
commodity hardware
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30
Vision
• Transmit and receive any signal
• Create a practical environment for
experimentation & product delivery
• Expand the “free software ethic” into what
were previously hardware intensive arenas
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31
What H/W is required?
• Commodity PC
• RF front end (e.g., TV tuner module)
• Multi-channel applications / wide B/W:
– High speed A/D (20 – 25 Msamples/sec)
• Single channel / narrow bandwidth:
– SoundBlaster, AC97 codec, etc.
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32
SDR ATSC receiver is practical!
• Commodity PC:
–
–
–
–
Dual processor Athlon 1800+ MP
512 MB RAM / 120 GB disk
$1300
Can do:
• 6 * 10^9 integer ops / sec
• 4 * 10^9 FIR filter taps / sec
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33
ATSC computational
requirements
• 1080i TSP decode takes about ½ of a single CPU
• Naïve equalizer: about 2.5 * 10^9 taps/s
– Smart s/w version: about 0.6 * 10^9 taps/s
• Viterbi decoder: 10^6 decisions / sec.
– Highly amenable to SIMD implementation
– Short constraint length
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34
Open source hardware too!
• General purpose SDR PCI peripheral:
–
–
–
–
–
–
Tuner module
25 Msample/sec A/D converter
Spartan II FPGA (100k gates)
Misc analog, SRAM, etc
PWB
Assembly & Test
• Total cost to manufacture:
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$20
$12
$18
$10
$10
$10
$80
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35
GNU Radio resources
• Home page (links to source code)
http://www.gnu.org/software/gnuradio
• Mailing list
discuss-gnuradio-request@gnu.org
• Archive
http://mail.gnu.org/mailman/listinfo/discuss-gnuradio
• Open source hardware
– http://www.opencores.org/projects/pci
– PCI bridges, ethernet, memory controllers, etc.
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36
SDR Evolution
• Next Generation: HIPERLAN/2, 3G Cellular
– OFDM, CDMA
– Code Domain Channelization
– Wide Band, Frequency-Shared Medium
– Friendly Interference Suppressed Via Orthogonal
Chipping Codes with ~30 dB Processing Gain
– Software-centric, Can Vary Channel Characteristics
with Application and Environment
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37
SDR solution으로 5 단계
Tier 0
전통적인 하드웨어 구현
Tier 1 SCR(software
controlled
radios)
소프트웨어로 다중 하드웨어 요
소에 대한 제어 특징을 구현
Tier 2 SDR(software
defined
radios)
소프트웨어로 변조와 기저대역
처리를 구현하고, 다중 주파수
RF는 고정된 기능의 하드웨어
로 구현
Tier 3 ISR(Ideal
Software
radio)
안테나에서 아날로그 변환 기능
을 갖는 RF 구현을 통해 프로
그램 능력을 확장
Tier 4 USR(Ultimate
software
radio)
디지털 처리 능력에 추가하여, 빠
른(수 millisecond 이내) 통신
프로토콜 전환 능력까지 제공
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SandBridge
(ARM+
4DSP’s)
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38
Granularité de la reconfiguration
Sébastien PILLEMENT - ENSSAT/LASTI
• Reconfiguration au niveau système
– Lx, C62 (décomposition en cluster)
• Reconfiguration au niveau fonctionnel
– Pleiades, RaPiD, DART(2001)
• Reconfiguration au niveau opérateur
– Chameleon, Piperench, Morphosys(2000)
• Reconfiguration au niveau porte
• Napa, GARP, FPGA
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39
The gain size of operations
in Reconfigurable System Architectures
– Fine gained operations : Multiply and addition
– Medium gained operations : reconfigurable
modules
– Course gained operations : CPU, host
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40
Design Space of Reconfigurable
Architectures
RECONFIGURABLE ARCHITECTURES
(R-SOC)
Lilian Bossuet
LESTER Lab
Université de Bretagne Sud
Lorient, France
MULTI GRANULARITY
(Heterogeneous)
FINE GRAIN
(FPGA)
Processor +
Coprocessor
Island
Topology
Hierarchical
Topology
Coarse Grain
Coprocessor
Fine Grain
Coprocessor
• Xilinx Virtex
• Xilinx Spartran
• Atmel AT40K
• Lattice ispXPGA
• Altera Stratix
• Altera Apex
• Altera Cyclone
• Chameleon
• REMARC
• Morphosys
• Pleiades
• Garp
• FIPSOC
• Triscend E5
• Triscend A7
• Xilinx Virtex-II Pro
• Altera Excalibur
• Atmel FPSIC
COARSE GRAIN
(Systolic)
Tile-Based
Architecture
Mesh
Topology
• aSoC
• E-FPFA
SoC 설계분야 고부가가치 산업인력 특별양성과정 (디지털 하드웨어 설계팀)
Linear
Topology
• RAW
• Systolic Ring
• CHESS
• RaPiD
• MATRIX
• PipeRench
• KressArray
• Systolix Pulsedsp
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Hierarchical
Topology
• DART
• FPFA
41
Digital Signal Processing With FPGAs
Paul Ekas
Jean-Charles Bouzigues
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42
Multiplier Options In FPGAs
Option
Resource
Area Usage
1
Logic Multipliers
Logic Elements
(Traditional)
500 LEs per
18x18 Multiplier
2
Hard Multipliers
DSP Blocks
4 18x18
Multipliers per
DSP Block
3
Soft Multipliers
RAM
1 to 2 Embedded
Memory Blocks
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43
Logic Elements
Control
Signals
• Smallest Unit of Logic
• Grouped into Logic Array
Blocks (LABs) of Ten LEs
• Features
– Four-Input Look-Up Table
(LUT)
– Configurable Register
– Dynamic Add/Subtract Control
– Carry-Select Chain Logic
4
LE1
4
4
4
4
4
4
4
4
Logic
Element
LE2
LE3
LE4
LE5
Logic Array
Block
LE6
LE7
LE8
LE9
4
LE10
Local
Interconnect
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44
DSP Block: Optimized Hard MAC
36
38
+
36
+-S
37
Output Register Unit
+-S
37
Output MUX
Optional Pipelining
144
Input Register Unit
36
144
36
9 Bit x 9 Bit
18 Bit x 18 Bit
36 Bit x 36 Bit
8 Multiplies
4 Multiplies
1 Multiply
2 Multiplies with Accumulate
2 Multiplies with Accumulate
2 Sum of 2 Multipliers
(Complex Multipliers)
1 Sum of 2 Multipliers
(Complex Multiply)
2 Sum of 4 Multiplies
1 Sum of 4 Multiplies
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45
Soft Multipliers: Lookup Based
Multiplication
• Use Embedded RAM Blocks as Look-Up Tables (LUTs)
for Generating Partial Products
• Coefficient or Sum of Coefficients Values Stored in
RAM Blocks
• MSB Partial Product Shifted & Added to LSB Partial
Address
Product
Multiplier Table
5
• Example
– Multiplication of 5-Bit
Input with 13-Bit
Coefficient
•
ADDRESS
32*18
M512
All 18 Bit Possible
Results Stored at
32*18 Look Up Table
18
MULT_RESULT
00000
0
00001
C
00010
2*C
00011
3*C
…
….
11111
31*C
Data Output
C = Coefficient[12:0]
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46
Altera FPGA Memory Architectures
•
•
•
Today’s applications need more high performance memory
One size does not fit all
Wide choice of modes and widths
M512 Blocks




Rate Changing
Embedded Shift
Register Mode
Operates Up to
312Mhz
Mixed Clock Mode
M4K Blocks




True Dual Port RAM
Embedded Shift
Register Mode
Operates Up to
312Mhz
Mixed Clock Mode
M-RAM





External Memory Devices
True Dual Port RAM
Embedded Shift Register
Mode
512K bits 300 Mhz
Operates Up to 300Mhz
Mixed Clock Mode

DDR SDRAM & SRAM

SDR SDRAM

QDR & QDRII SRAM

ZBT SRAM

DDR FCRAM
More Bits For Larger Memory Buffering
More Data Ports for Greater Memory Bandwidth
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47
Soft Multiplier: Sum of Multiplications
16-Bit Serial Shift Registers
16-Bit Serial Shift Registers
Input
1
1
(Sample 16-Bit, Coefficient 16 Bit)
1
Sum of Multiplications Table
4
4
M512
32*18
18
M512
32*18
18
+
ADDRESS
MULT_RESULT
0000
0
0001
C0
0010
C1
0011
C0+C1
…
….
1111
C0+C1+C2+C3
19
35
+
Example: FIR Filter
Output
Memory: 2 M512
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48
Example Direct Sequence
Spread Spectrum (DSSS)
Modem
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49
DSSS Modem
•
•
•
•
•
•
•
•
Five Independent Data Channels Spread to 3.84 Mcps
Three-Stage FIR Interpolation-by-32
Root-Raise Cosine Pulse Shaping with 22% Excess Bandwidth
112 dB SFDR 15.36 MHz Quadrature Carriers
122.88 MSPS Transmitter Output with 5 MHz Bandwidth & Over 78-dB Out–ofBand Rejection
Automatic Gain Control (AGC) Compensating for Channel Attenuation of up to
30 dB
Costas Loop Carrier Recovery
4x Oversampling Code Synchronization
DCH0
DCH1
DCH2
DCH3
DCH4
DSSS
Modulator
Channel
Model
DSSS
Demodulator
SoC 설계분야 고부가가치 산업인력 특별양성과정 (디지털 하드웨어 설계팀)
DCH0
DCH1
DCH2
DCH3
DCH4
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50
DSSS Modulator
DCH0
Cch,16,0
DCH1
S
FIR3 RRC
25-Tap FIR
Filter
Interpolation x4
Ex BW:22%
Re[]
Cch,16,1
gi
DCH2
K
Cch,16,2
SCH
Length 256
Gold Code
Spreader
K
DCH3
Cch,16,8
DCH4
Im[]
FIR1
LPF
2-Channel
87-Tap
FIR Filter
Interpolation
x2
FIR2
LPF
2-Channel
47-Tap
FIR Filter
Interpolation
x4
gq
S
Cch,16,9
PCH
Sin(wn)
NCO Frequency
Resolution:
0.03Hz
SFDR: 112dB Cos(wn)
Carrier Phase
Increment
FIR3 RRC
25-Tap FIR
Filter
Interpolation x4
Ex BW:22%
Cch,16,10
SoC 설계분야 고부가가치 산업인력 특별양성과정 (디지털 하드웨어 설계팀)
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51
DSSS Demodulator
FIR
Altera RRC
31-Tap FIR Filter
Excess BW: 22%
Fixed Rate
AGC
NCO
Frequency
Resolution:
0.03Hz
SFDR: 112dB
pn_lock
8
Gold Code
Correlator
4x
Oversampling
Peak
Detector max_index
Data
Channels
Output
1…5
Carrier
Recovery
Loop
Free-Running
Phase Increment
Buffer
FIR
Altera RRC
31-Tap FIR Filter
Excess BW: 22%
Fixed Rate
I-Q
Derotate
Hadamard
Despreader
8
Pilot
Output
Pilot Monitor
SoC 설계분야 고부가가치 산업인력 특별양성과정 (디지털 하드웨어 설계팀)
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52
DSSS Modem Resources
Resource Usage Summary
Design
Entity
Modulator
Demodulator
Logic
Elements
M512
RAM
M4K
RAM
Mega
RAM
DSP Block
Elements
9943
1
8
0
12
12196
60
8
1
60
Power Usage Estimates
Power
Total Standby Internal Power
mW
75
Total Logic Element Internal Power
283
Total Clocktree Internal Power
175
Total DSP Internal Power
23
Other Internal Power
92
Total Power
505
SoC 설계분야 고부가가치 산업인력 특별양성과정 (디지털 하드웨어 설계팀)
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53
FIR Filter Example* – 16X
Cost/Performance Improvement
Device
Solution
FIR
Performance
(MHz)
Device
Cost****
Cost per
FIR MHz
TI C6713-200
64 cycles** @
200MHz
3.125
$24.59
$7.87
TI C6416-600
32 cycles** @
600MHz
18.75
$160
$8.53
Altera 1C3-8
8 cycles*** @
230MHz
28.75
$14
$0.49
Altera 1C12-8
1 Cycles*** @
170MHz
170
$84
$0.49
* FIR 128 Tap, 16 bit data, 14 bit coefficients
** DSPLib Optimized Assembly Libraries from Texas Instruments
*** MegaCore Optimized FIR Compiler from Altera
**** Pricing in quantity of 100 at Arrow 6/25/03
SoC 설계분야 고부가가치 산업인력 특별양성과정 (디지털 하드웨어 설계팀)
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54
Reconfigurable video processor for
SDRAM access optimization
(Henriss, Ernst et al.)
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55
Reconfigurable video
platform
· SDRAM memory centered design
· FPGA based scheduler merges different
streams and random accesses
exploitation of SDRAM bank structure
· supports 2 HDTV streams at 1.48 Gbit/s
each plus DSP and filter unit access
· reaches 700MByte/s in practical
application for 4 Byte SDRAM memory
word
· extremly cost efficient design
· used in professional video product line
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56
Fine-Grained RSOCs:
Triscend A7 CSOC
•
•
•
•
•
•
SoC 설계분야 고부가가치 산업인력 특별양성과정 (디지털 하드웨어 설계팀)
A7 Family
32-bit ARM 7
with 8kB
Cache
3200 logic
cells max.
(40K gates)
Up to 3800
FF’s
Up to 300
Prog. I/O pins
www.triscend.com
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57
Coarse-Grained RSOCs
Chameleon Structure (2000)
Design a battery powered personal mobile computing device that has
multimedia functionality and can operate in a dynamic environment.
- Do just enough and not too much for a given task (QoS)
•
•
•
•
•
•
•
•
•
32-bit ARC control processor
Up to 84 32-bit Datapath
Units
DPU=a 32-bit ALU+a 32-bit
barrel shifter
Up to 24 of 16x24-bit
multipliers
Up to 48 of 128x32-bit local
memory modules
Up to 160 Prog. I/O pins
Targeted at 3rd gen. wireless
basestation, wireless local
loop,
Paul J.M. Havinga, Lodewijk T.smit, Gerard
Heysters, www.chameleonsystems.com
SW radio, etc.
SoC 설계분야 고부가가치 산업인력 특별양성과정 (디지털 하드웨어 설계팀)
J.M. Smit, Martinus Bos, Paul M.
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58
Field Programmable Function
Array
• The FPFA concept has a number of
advantage
– The FPFA has a highly regular organisation
– We use general purpose process core
– Its scalability stands in contrast to the dedicated
chips designed nowadays
– The FPFA can do media processing tasks such as
compression/decompression efficiently
SoC 설계분야 고부가가치 산업인력 특별양성과정 (디지털 하드웨어 설계팀)
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59
Field Programmable Function
Array
• Processor tiles
– Consists of five identical blocks, which share a control unit and a
communication unit
– An individual block contains an ALU, two memories and four
register banks of four 20-bit wide register
– A crossbar-switch makes flexible routing between the ALUs,
registers and memories
– This structure is convenient for the Fast Fourier Transform(6input,4-output) and the Finite impulse response
M
M
M
M
M
M
M
M
M
M
Memory
CrossBar
Registers
ALU
ALU
ALU
ALU
ALU
SoC 설계분야 고부가가치 산업인력 특별양성과정 (디지털 하드웨어 설계팀)
ALUs
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60
Performance (MMACs/sec)
DSP System Architecture Options
DSP
DSP
DSP
DSP
DSP
DSP
DSP
DSP
DSP
DSP
DSP
DSP
DSP
DSP
DSP
DSP
DSP
DSP
Stand-Alone
Processor
Processor Array
Processor +
Co-Processor
SoC 설계분야 고부가가치 산업인력 특별양성과정 (디지털 하드웨어 설계팀)
Dedicated Hardware
Architecture
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61
Optional Coprocessor Mappings
Processor On FPGA
Processor External to FPGA
FPGA
FPGA
Processor
Processor
•Nios
•ARM (AHB)
Memory
•TI c6x (EMIF)
•Mot PPC (MPX)
•Mot Starcore (MPX, AHB)
•Intel 2850 (PCI Express)
•ARM (AHB)
•…..
SoC 설계분야 고부가가치 산업인력 특별양성과정 (디지털 하드웨어 설계팀)
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62
Mapping of DSP Algorithms on
the FPFA
• Fast Fourier Transform
– FFT recursively divides a DFT into smaller DFTs
DFT
FFT
DFT
N=2
DFT
FFT
N=8
FFT
N=8
DFT
N=2
N=8
N=8
DFT
N=8
FFT
DFT
N=2
N=8
N=8
DFT
N=2
a
b
+
-
-
W
Recursion of a radix 2 FFT with 8
inputs
SoC 설계분야 고부가가치 산업인력 특별양성과정 (디지털 하드웨어 설계팀)
The radix 2 FFT butterfly
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63
OMAPTM(open multimedia application
platform)
• OMAP architecture는
platform의 전체
clocking과 idle mode
의 전체 control을 할 수
있는 SW/OS가 있다.
• Dual core
architecture는 task에
대해 가정 적당한
process에게 task를 할
당하는 것이 가능
SoC 설계분야 고부가가치 산업인력 특별양성과정 (디지털 하드웨어 설계팀)
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64
Mapping of DSP Algorithms on
the FPFA
• Five-tap finite-impulse response filter
Cross Bar
h4
h3
h2
h1
h0
Level 2
1
2
3
4
SoC 설계분야 고부가가치 산업인력 특별양성과정 (디지털 하드웨어 설계팀)
5
O
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65
MorphoSys (1999)
SoC 설계분야 고부가가치 산업인력 특별양성과정 (디지털 하드웨어 설계팀)
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66
Reconfigurable cell
SoC 설계분야 고부가가치 산업인력 특별양성과정 (디지털 하드웨어 설계팀)
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67
RC Array
•Array of reconfigurable
cells
•64 cells in a 2-D matrix
•SIMD model
•Same row(column)
share configuration
• Each RC operates on
different data
SoC 설계분야 고부가가치 산업인력 특별양성과정 (디지털 하드웨어 설계팀)
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68
TinyRISC (Cont’d)
SoC 설계분야 고부가가치 산업인력 특별양성과정 (디지털 하드웨어 설계팀)
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69
Implementation & Performance
•0.35 micron technology
•4 metal layers
•Operation at 100MHz
•170 mm2
Motion Estimation
Block size : 16x16 pixel,
Image size : 352x288 pixel
SoC 설계분야 고부가가치 산업인력 특별양성과정 (디지털 하드웨어 설계팀)
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70
Lx de STMicroelectronics
SoC 설계분야 고부가가치 산업인력 특별양성과정 (디지털 하드웨어 설계팀)
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71
DART,
Raphael David, IRISA/ENSSAT
With STMicroelectronics, UBO univ.
•
•
•
•
•
Reconfigurable
multigrain= DPR+FPGA
Reconfiguration
Dynamique
Faible Consommation
Distribution
hierarchique des
ressources
SCMD (Single
Multiple
11Configuration
GOPS/cluster
Data)
1.6
GMACS/cluster
DART
Cluster
0.64 W @ 11GOPS
16 MIPS/mW @ 11GOPS
0.18u CMOS
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72
Cluster architecture
DPR1
Control
DPR3
DPR4
DMA
ctrl
DPR5
Config
mem.
FPGA
Segmented network
DPR2
Data
mem
DPR6
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73
DPR architecture
Loop management
Global bus
AG1
AG2
AG3
AG4
Data
mem1
Data
mem2
Data
mem3
Data
mem4
Multibus network
reg1
reg2
MUL1
ALU1
SoC 설계분야 고부가가치 산업인력 특별양성과정 (디지털 하드웨어 설계팀)
MUL2
ALU2
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74
•
•
•
•
Run-time configurable ASIC: DS spreading, Chip shaping (FIR filter), Timing recovery,
Antijam, transmission security, Correlator(low precision arithmetic to reduce power
consumption)
Maximize the number of functions performed by the DSP: Data burst, FEC,
Interleaving,
Adaptive S.P. Deinterleaver, Adaptive Decoder
SDR기술에 적용 가능한 분야
Hardware
Software-Controlled Hardware
Programmable Software
Post-Shipping
Programmable Software
Antenna
VCO
Baseband B/W
Output Power
Modulator(Switched)
Encryption
RF Selectivity
IF
Chip-rate processing
Modulation
Encryption
Smart Antenna
Signal Processing
Source coding
IF Selectivity
Power-Management
Symbol-rate processing
User-interface
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75
• Typical Signal Processing blocks in software Defined Radio
– SDR Forum Recommended
RF
BB/IF Real/
Complex
Digital/Analog
RF
AUX
AUX
I/O
I/O
RF
C
AUX
AUX
C
I/O
I
I
AIR
ANTENNA
BB
Text Flow
Control Bits
AUX
I/O
I
BB
Text Flow
Control bits
Channel
Selector/
Combiner
C
I/O
Multimedia/WAP
I
Baseband
Processing
DSP
Call/Message
Processing &
I/O
C
ROUTING
Voice/PSTN
Data/IP
Flow Control
Clock/Stobe
Ref, Power
NSS/Network
Remote Control/
Display
MONITOR/CONTROL
Common
System
Equipment
Local Control
Ext. Ref
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76
• ADC sampling rate
• dynamic range (determine precision of arithmetic
operations)
• translation of digital IF to baseband
• modulation/demodulation algorithms
• error coding/decoding algorithms
• synchronization algorithms
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77
Soft Radio Research Group
•
•
•
•
•
•
•
•
DARPA’s Adaptive Computing Systems Project
Virginia Tech
University of California at Berkeley
Brigham Young University
Chameleon Systems Inc.
Morphic Inc.
Quicksilver Technology Inc.
Sirius Inc.
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78
• low power : low-power DSP and MCU processor in
combination with a small, low power programmable
logic device (PLD).
– Functions needed for GSM Phase 2+ or UMTS
terminal.
– DSP16000 and ARM7 MCU, Xilinx’s CoolRunner
PLD with extreme low power consumption (<0.5mA)
• serve as HW co-processor for MCU, DSP or
both.
• reconfigurable coprocessor
• SW part designed in Processor Expert™
• Embedded Beans library
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79
•
Object oriented, component based embedded application CASE
development tool
–
–
–
–
code portability, component reusability
expert knowledge system assistance.
virtual prototyping
IP sharing by embedded components exchange.
• GSM - UMTS
– components (Embedded Beans) as building blocks
•
MCU expert knowledge system
– calculates overall system timing propagation
– automatic connection of peripherals
– Verifies the application timing
•
Processor Expert™ generates resulting source code (in selected
language – typically C, ASM, C++ or VHDL).
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80
IOB’s
DLL
DLL
VersaRing
Xilinx Virtex FPGA : intelligent configuration
mechanism for fast and partial
Increasing density and reducing power
Included extra functions to support digital signal
operations such as extra arithmetic support and
increased RAM
Dynamic reconfiguration is also supported.
BRAMs
LUT :
o look up table for logic functions
owide RAM or ROM
o shift register
LUT
Control
Control
Configurable
storage
element
Configurable
storage
element
VersaRing
VersaRing
LUT
IOB’s
IOB’s
CLBs
Control :
o Combination of both LUTs
Standard
o Arithmetic support
Arrary of CLBs o Carry control
o Route through
Configurable Storage
element :
o clocking mode
o polarity asynchronous reset
BRAMs
VersaRing
DLL
IOB’s
Block RAM
large resource for storage of
application data
Input Output
Blocks (IOBs).
configurable interfacing
DLL
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81




Transparent
Reconfiguration
Selective Redefinition
of Module(s)
Micro and Macro level
Process Management
Software Repository
and Access Methods
Algorithm Definition
& Specification
 Complexity of
Reconfiguration
Optimization of
Hardware Structure
Performance
Est.
DSP/MCU
Requirement
ASIC/FPGA
 processor technology,
such as DSPs, FPGAs,
 Complexity & Levels of
Reconfiguration
Complexity
 Software Repository
and Access Methods
Verification
 Transparent Reconfiguration
 Reconfiguration Signalling
 Verifying the Reconfiguration
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82
Mode 2
BB signal
Processing
RF
Mode n
BB signal
Processing
RF
Multi-mode terminal with parallel modes
RF
Memory for
parameter
set
RF
RF
Baseband
signal
processing
Multi-mode terminal with software defined
signal processing
RF
BaseBand
수 수 수 수 수 수 IF 수 수
Baseband 수 수 수 수 수
수수수,수수 수수수,수수수수,수수수수,
수 수 /수 수 수 수 수
SoC 설계분야 고부가가치 산업인력 특별양성과정 (디지털 하드웨어 설계팀)
Programmable high power
Baseband signal processing
RF
Flexible and adaptive RF front
end
Mode 1
BB signal
Processing
Fully adaptive software reconfigurable
system
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83
•
•
•
•
다중 대역 안테나
선형 광대역 RF 부품
광대역 A/D, D/A 변환기
고성능 DSP/재구성 가능한 로직
Antenna
Smart 수 수
수
수 수수 수
수 수수수
RF
ADC
DSP
Reconfigurable Logic
수수수,수수수
수 수 수 , 수 수 RF 수 수 수 수
수 수 수 IF 수 ( 수 수 수 수
수 수 수 수 수 수 SW수 수 수
수
수 수 수 수 ) - ADC- 수 수
수수 수수수 수수,
FPGA,
수 수 수 수 수 수 수 수 수 수 수 수 IF 수 ( 수 수 수 수 수 수
TMS320C62X : 수 수 수 수
RC(Reconfigurable
수수 수수수 수수 수수
수)
1600 MIPS, TMS320C64X :
Computing) ASIC
수 수 수 수 수 수 수 수 수 수 수 Band pass sigma delta
4800 MIPS
수 수수수 수수
수수
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84
Program
Memory
I/O
controller
Process
Controller
Output and
interface with
host PC
Configurable ASIC
Programmability,
Level of Integration,
Development/
수수수 수수수 수수수수
Implementation/Test
수 수수수 수수수수 수수
Cycle,
수 수 수수수 수수수
Performance in required
수수 수수수수 수수, 수
processing time,
수수
Power.
Formation of Stream
Packets/
Interpretation
RF
Conversion
to IF and
A/D
Program
Memory
Interconnecting
Array of Processing
Elements
Temporary
Storage
Buffer
FPGA
DSP
수수 수수 / 수수 수수수수
수 수수 수수수 수수수수수
수 수수수
수수 수수 수수, 수 수수수
수 수
수수수 수수,수수 수
수수 수수수수 수수
수 수수 수수수 수수
수수수수 수수수
ASIC, FPGA수 수 수
수수 수수
SoC 설계분야 고부가가치 산업인력 특별양성과정 (디지털 하드웨어 설계팀)
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85
Multiplexing &
Burst Construction
Modulation
Encription
Interleaving
Channel
Coding
CRC
insertion
Data
Processing
Sequencer
Spreading
Rate matching
Channelization
Radio
Resource
Equalization
Segmentation
Data path routing-macro function composed
of ASIC or FPGA or both, Routing DeviceSequence
Advantage
Drawback
Only simple programScheduling,
factorization for
common function
Restrict re-configurability
within macro,
SoC 설계분야 고부가가치 산업인력 특별양성과정 (디지털 하드웨어 설계팀)
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86
FPGA
FPGA
FPGA
FPGA
FPGA
FPGA
MPU
MPU
MPU
FPGA
FPGA
FPGA
FPGA
FPGA
FPGA
Previous Standard is running
Systematic re-programming of whole
baseband module, new standard is
installed on same hardware
Reconfiuration
Present Standard is running
Advantage
Drawback
Low-complexity of
hardware
Slower reconfiguration process, if
reconfiguration is failed, the
system will not operate-necessary
of default mode
SoC 설계분야 고부가가치 산업인력 특별양성과정 (디지털 하드웨어 설계팀)
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87