四、HB-TSV 的布局分配架构 三维集成智能芯片通过硅穿孔和混合键合技术将计算芯粒和 DRAM 芯粒垂 直堆叠集成。增加 HB-TSV 的布局密度，可以大幅提升芯粒之间的数据传输效 率，有利于实现低延时、高算力、低功耗的三维集成智能芯片。然而 TSV 和 HB 的布局不仅可能影响邻近电路的级联结构，从而限制关键电路的性能提升，同时 也可能会影响到邻近电路的功能，影响芯片的良率。因此，如何构建面向三维集 成智能芯片的 HB-TSV 电学模型，评估 HB-TSV 布局对芯片性能和良率的影响， 实现 HB-TSV 的最优布局是一大关键问题。 本章基于前述所得 HB-TSV 电路电学特性以及仿真模型，结合芯粒间数据 传输效率和单芯片中电路性能、良率等问题，探索集成 HB-TSV 的三维集成芯片 电路布局方法。 4.1 HB-TSV 的布局架构的影响 3D HB-DRAM 与计算芯粒的垂直耦合依赖亚 10μm 级混合键合与 HB-TSV 阵列的近距协同。为提升跨芯粒带宽与能效，我们必然提高 HB-TSV 的面密度 与对位精度。然而，面密度提升带来电场/磁场耦合增强、回流路径延长与热路 径受限等副作用，继而挤压关键电路的时序与噪声预算，并以簇集方式放大制 造良率风险。 （i）界面与对准：HB 界面的铜面形貌与叠对误差会形成不均匀接触电阻与寄 生电容，使差分通道出现幅相不对称、眼图开度下降；（ii）近场耦合：TSV衬底-介质构成的损环境使互容/互感在高密度阵列下显著增长，若缺少近身回 流与护栏，NEXT/FEXT 与共模噪声抬升；（iii）热-应力耦合：垂直热通路受 限导致热点峰值温度与梯度上升，进一步抬升金属电阻与界面接触电阻，引发 时序抖动与老化可靠性问题。（iv）良率：HB 缺陷与 TSV 失效呈现空间相关 性与簇集分布。 4.2 HB-TSV 联合建模评估 图 4-1 HB-TSV 结构 基于上述所建立的 HB-TSV 电路仿真模型和评估方法，为把物理结构的细微差 异投影到系统级的可量化指标，我们采用“几何/电磁—电路—负载”的三域联 动建模： （1）几何/电磁域：在 Q3D/HFSS 中建立 10×10 及可扩展的 TSV 阵列模型，参 数化直径、间距、衬层厚度、HB 厚度与 pitch，并显式刻画对位偏差与表面形 貌；在≤2 GHz 的工作频段内，忽略自/互感贡献，聚焦互容主导的耦合；提取 中心/边缘位的频率相关 RLGC/耦合矩阵。 （2）电路域：将提取的通道模型与 Tx/Rx 驱动/接收电路进行联合仿真，输出 统计眼图、抖动分解与 BER 估计；在关键路径同步考虑时序与 BER 阈值。 （3）负载域：以 Transformer 类 LLM 的阶段（Prefill/Decode、MHA/FFN）作 为时间片，统计跨层数据局部性与相邻 token/权值块的差分相关性，并将其反 馈为“编码/映射策略”的先验，以便在统一平台下评估布局与调度对 SI/带宽 /功耗的影响。 TX 图 4-2 仿真模型 4.3 HB-TSV 联合评估 Eye diagram/ Vout Waveform HB-TSV Array S Parameter ... TX ... PRBS_Generator TX 定量分析不同 TSV 与 HB 布局结构对关键单元的电路性能和物理效应影响，对 不同的布局分配方案进行仿真和评估，从电路延时、面积及良率影响等多个方 面综合考虑评估不同布局方案的效果 4.3.1 不同 HB-TSV 阵列影响 图 4-3 不同 HB-TSV 阵列 我们分析了信号/接地 TSV 相对位置对串扰的影响，发现在信号 TSV 之间 添加接地 TSV，能够降低耦合电容，这是因为接地 TSV 阻断了攻击 TSV 和受 害 TSV 之间的电场路径，信号-接地-信号”三元组的交错布局可使每个信号 TSV 被两个接地 TSV 包围，从而极大地抑制串扰噪声，但增加接地 TSV 会增 加占用面积。因此对于 TSV 间的耦合和噪声串扰，我们需要通过精确的布局布 线使其对电路的性能影响尽可能降低，同时减少 TSV 的占用面积。 4.3.2 冗余 TSV 设计 由于工艺不成熟，且随着 TSV 直径的不断变小，对制造也产生巨大挑战， 随之而来的是制造良率的下降。同时在三维集成电路中，除了制造过程会产生缺 陷 TSV，甚至经过测试并投入使用的芯片也可能由于热应力和电迁移等原因而 引起 TSV 故障，这不仅将提高制造成本，甚至可能导致整个系统的失效。因此， 添加冗余 TSV 作为备用 TSV 来修复出现故障的 TSV 是提高系统良率的有效方 法。 有研究显示 Ошибка! Источник ссылки не найден.Ошибка! Источник ссылки не найден.，TSV 故障具有聚簇性，即在故障 TSV 附近的 TSV 更容易 发 生 故 障 。 依 据 集 成 电 路 制 造 中 常 用 的 复 合 泊 松 分 布 故 障 模 型 Ошибка! Источник ссылки не найден.，TSV 阵列中同时发生k个 TSV 故障的概率为： Pk = Γ(α + k) (λ/α) k k! Γ(α) (1 + λ/α)k+α （33） 其中k为故障 TSV 个数，λ为阵列中 TSV 总数与单个 TSV 故障率的乘积， α表征聚簇程度，值越小表示聚簇程度越高。 根据上述公式，我们以 4×4 的 TSV 阵列为例，计算不同数量的故障 TSV 出现的概率。这里我们将单个 TSV 故障率取 1%，聚簇系数α分别取 0.3，0.5， 1，2，3。在最坏情况，TSV 不发生故障的概率约为 86%，发生 1-2 个故障的概 率约为 13%，具有超过 3 个及以上故障 TSV 的情况小于 1% 。我们对于阵列中 故障 TSV 个数过多而发生概率不足 1% 的故障情形忽略不计，因为用大量硬件 资源来修复发生概率不足 1% 的故障情形成本过高。 冗余 TSV 的设计不仅要考虑冗余 TSV 和功能 TSV 的数量，还要考虑引入 的数据选择器的硬件开销，以及修复路径的合理设计。 4.3.2 不同布局方案对比 采用上节模型，我们针对三类方案开展了量化评估： （a）规则均匀阵列 + 静 态均匀分配：阵列按等间距布置，所有阶段使用固定的跨层通道映射。结果显 示，中心位互容累计导致中心通道眼图开度与 BER 显著劣化，阵列规模越大， 受强耦合影响的比例越高。 （b）规则阵列 + 阶段自适应分配：在不改变物理一一对应链路的前提下，将 阵列预分为若干可重构簇（cluster），按阶段把具有高数值相似度（差分相 关>阈值）的数据块倾向性地映射到相邻簇，减少跨簇串扰路径，同时对数据进 行差分/批量化预处理以降低翻转密度。该策略在注意力阶段显著抑制翻转活 动，在前馈阶段提升带宽利用率，并同步降低延迟。 （c）规则阵列 + 自适应分配 + 轻量编码：在（b）的基础上叠加面向关键位/ 高敏感数据的轻量 ECC 与差分编码，使“物理耦合削弱”与“逻辑域冗余”协 同工作，以最小的硬件—能耗代价换取更稳定的 SI 与更高的有效带宽。基于此 设计的 H3D-LLM 实现了显著更宽的眼图开度，时序裕量提升 9%，眼高改善 12%，表明符号间干扰降低且抗噪声能力增强。图 4-4(c)展示了 TSV 密度增加 时的误码率分析，表明在靶区密度达到 10k TSVs/mm²时，所提出的 H3D-LLM 方 案比 H3D-Naïve 方案保持高达 60 倍的更低误码率。 82.5% 92% 0.9UI 0.98UI H3D-Naïve eye (a) H3D-LLM eye (b) BER H3D-LLM H3D-Naïve 60× Target Density TSV Density (kTSVs/mm 2 ) (c) 图 4-4 性能结果对比 4.3.3 布局对散热温度的影响 相关研究结论表明，只有当 TSV 密度足够高时，散热才会显著改善，而 低密度可能效果甚微或产生负面影响。将金属密度提高到 30% 以上可以显著 降低热阻，因为大部分热量是通过金属区域传导的。 混合键合中铜和介电材料在两个表面之间形成直接连接，增强了信号隔离 和电路设计灵活性，从而提高了整体系统性能。Cu-Cu 键合提供低热阻和高电 导率，而介电-介电键合确保机械稳定性和隔离。 混合键合中的 Cu 垫密度对键合界面的热阻有重要影响，且垫片形状和排 列模式的额外变化可能会改变散热路径和机械应力分布。例如，我们正在探索 蜂窝状等模式作为替代方案。此外，为了有效缓解局部过热，可以考虑一种结 合大和小垫片的多尺度方案。 4.4 结合智能计算芯片不同模块的容错特性，优化 HB-TSV 布局策略 通过分析面向神经网络智能计算芯片中不同模块的容错能力和特性情况， 探索适合不同模块电路设计的 HB-TSV 布局分配方案，实现面向芯粒间数据传 输效率、芯片性能与处理精度的自适应 HB-TSV 布局匹配。 从容错角度看，神经网络对 LSB 的翻转天然更鲁棒，而对 MSB 更敏感；在阵列 耦合与阶段切换共存的场景中，若只采用静态空间隔离或简单加冗余，非但成 本高昂，也难以覆盖峰值阶段的瞬态失衡。因此，我们将“位重要度感知”的 编码与“阶段感知”的映射合并进同一条 HB-TSV 物理链路：通过对关键位/关 键类型数据施加轻量 ECC 与差分/零化等编码机制，并将高相似度的数据块优先 就近映射到同簇/邻簇通道，在不改变 HB-TSV 一一对应结构的前提下，实现对 耦合、翻转与带宽的同步调控。这一策略在联合评估中表现为：中心位翻转率 与跨簇串扰路径显著下降，关键路径的时序与 BER 余量得到恢复。我们在同一 条 HB-TSV 物理链路上完成位重要度分级与可靠性增强：关键比特加轻量 ECC （hamming 纠错编码），对高翻转概率的数据施加抗串扰编码以降低相邻耦 合。 Input data TSV-AFTC Critical data FP16 MSB Hamming Encoding Data Type Non-critical data INT4/INT8 Weight Packing LSB WADC Hamming Encoding Dynamic Zeroing Δ T Yes No data Differential Encoding TSV Transmission Decoder Hamming Decoding LSB Passthrough Differential Decoding 图 4-5 容错编码方案 4.5 自适应的 TSV 与 HB 布局结构与分配 一方面 TSV 与 HB 的布局拓扑和分配策略不仅决定了芯粒间的数据传输效 率，也会对芯片中的电路性能、能效以及偏差故障的造成影响。另一方面，面向 神经网络计算智能芯片中不同模块的具有不同的容错能力。因此，需研究 HBTSV 在关键计算单元电路中的布局结构和分配方法优化电路的关键路径延迟和 关键计算单元的检错和纠错设计，减小 HB-TSV 物理应效应对电路功能和芯片 良率的影响。 综合以上分析，我们形成以下工程化流程：首先在版图初配阶段，以 HB-TSV 一一对应为约束，完成阵列规则化布置与供电/回流路径的邻近规划；随后依据 负载阶段的局部性统计，将阵列划分为若干可重构簇，并生成“阶段—簇”的映 射表；运行时由轻量监控模块感知翻转密度与误码迹象，触发差分/批量化编码 与簇内重映射；当局部 SI/BER 逼近阈值时，优先在簇内/邻簇切换通道，必要时 以带宽小幅降级换取稳定性。该流程与后续第五章的关键单元电路协同设计相互 衔接，实现从物理阵列到逻辑通道的一体化自适应优化。 五、基于 HB-TSV 的关键计算单元电路设计 由于电路在集成 HB-TSV 后其物理效应和电学特性会发生改变，所以适用 于三维集成芯片的关键计算单元也需要在传统计算电路的基础上，结合智能计算 容错特性进行关键单元电路结构的定制优化，在确保布局密度和芯粒间数据传输 效率的同时，尽可能提升关键计算单元的计算能效并降低其因物理制造可能出现 的差错效应。 基于容错计算范式，结合 HB-TSV 的电学特性以及面向神经网络的关键计 算单元电路特征，研制基于 HB-TSV 的高能效关键计算单元电路结构。 5.1 TSV-aware 容错编码 Memory Chip TSVs Logic Chip Input data TSV-AFTC Critical data FP16 MSB Encoder/ Decoder Hamming Encoding Data Type Non-critical data INT4/INT8 Weight Packing LSB WADC Hamming Encoding Dynamic Zeroing Δ T No Yes data Differential Encoding Memory Chip Weights TSVs TSV Transmission data Logic Chip Decoder (a)3D structure with two-layer chip stacking Hamming Decoding LSB Passthrough Differential Decoding (b)TSV-Aware Adaptive Fault-Tolerant Coding scheme 图 5-1 容错编码整体架构 基于前期对 TSV 诱发误码的建模与 NN 容错特性的联合分析，我们提出了 “TSV-Aware Adaptive Fault-Tolerant Coding（TSV-AFTC）”并将其迁移到 HB-TSV 联合通道。核心思想是：按数据类型与位重要度差异化保护，并利用局部 相关性进行差分传输与动态零化以降低翻转活动。具体做法为： （1）对 FP16 激活：重点保护高 6 位（MSB 侧）的单比特翻转，通过轻量 Hamming 进行更正；对低 4 位采用阈值驱动的动态零化，在变化未过阈时发送 0 以降低相邻通道的触发概率与耦合翻转。 （2）对 INT4/INT8 权值：先按层属性进行紧凑打包，再对高位段施加 Hamming 保护，兼顾可靠性与传输粒度。 （3）对具有局部相关的数据（相邻 token、非关键权值与中间特征）：采用 差分编码，仅发送相邻样本的差值，从根本上抑制翻转密度与串扰机会。 该方 案相对“全位宽纠错”在面积与功耗上分别降低约 25.6%与 27.4%，在典型视觉 Transformer 等任务上准确率损失可控制在≈1–2 个百分点范围内。更重要的 是，它与第四章提出的阶段自适应映射是同一套工作流中的“逻辑域补强件”， 可在不更改 HB-TSV 物理链路的情况下，提升眼图与 BER 的余量。 图 5-2 不同 TSV 阵列与输入数据模式的比特错误率 5.2 HB-TSV 协同电路设计 通过设计集成 HB-TSV 电路节点搜索组合的适应性函数，基于启发式算法 自动化求解符合适应性函数的最优解，优化电路的关键路径延迟和关键计算单元 的检错和纠错设计，并减小 TSV 物理应力等效应对电路功能和芯片良率的影响， 优化 HB-TSV 布局引起的关键单元计算误差和芯片良率下降的问题。 Cluster Cluster 1 2 Reconfigurable Cluster Cluster 3 4 Dynamic Allocation Balanced clustering Stage1 Stage2 Phase-aware 图 5-3 PATM 策略 在 HB-TSV 一一对应的前提下，我们进一步在关键单元的“数据入/出链路” 上采用阶段自适应的 TSV 管理（PATM）策略，使物理阵列的非均匀耦合与负载在 时间上的阶段性得以对齐。实现路径为：将阵列预分成若干功能簇，在注意力阶 段优先对相邻 token 做差分编码并就近映射到同簇/邻簇以抑制翻转；在前馈阶 段识别规则通信模式，进行批量化聚合并映射到空间相邻簇以降低跨簇串扰与串 行化开销。该策略与编码方案一体运行，既减少翻转密度，又在带宽利用率上获 得稳定收益。其工艺侧参数（如 TSV 直径/高度/间距、HB 厚度与 pitch）可与第 三、四章的建模参数表保持一致，以便电路—工艺协同优化与版图复用。 Lightweight monitor MHA Token Differential encoder Token<i+1> Δ = Token<i+1>- Token<i> Data Packet2 TypeB schemes Data Packet3 Data Packet4 Reconfigurable TSV layout TSV arrays M packets LUT Reg Differential output PhaseA Block PhaseB Phase-Adaptive Upward (Bottom Top) Downward (Top Bottom) Inactive clusters 图 5-4 阶段自适应的 TSV 管理策略示意图 Batch Transfer Token<i> Subtractor Data Packet1 TypeA schemes Merge FSM FFN Packet density Pattern Detection Token Reg Load
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