分数式频率合成器设计论文

國立中山大學電機工程研究所碩士論文採用單迴路差異積分調制器之分數式頻率合成器設計 Design of Fractional-N Frequency Synthesizer Using Single-Loop Delta-Sigma Modulator 研究生：何文豪撰指導教授：洪子聖博士中華民國九十四年六月誌謝首先感謝家人一直給我的支持，父母與弟弟是我求學以來強大的後盾，也是我失意時溫暖的避風港，讓我能夠在無後顧之憂的情況下，在大學與研究所的階段順利完成學業。此篇論文能夠順利完成，要感謝指導教授洪子聖博士在我研究所生涯中不吝指導與教誨，老師總是能夠點出我研究中的盲點，讓我看到需要深研的重點為何，在遇到頻頸的時候指點方向，更教導了我往後所需的研究態度與解決問題的能力。感謝老師在研究的最後階段始終相信我所提理論能夠實現，這使我有信心在實驗結果上有所突破。亦要誠摯感謝口試委員張盛富博士、孟慶宗博士、莊惠如博士和吳宗霖博士，給我的論文許多寶貴的建議，使論文能夠更臻完善。特別感謝康峻和健榮學長，使我在研究與實驗方面得到許多寶貴的經驗與知識，讓我得到成功的實驗成果。在二年的研究所中，實做與理論方面，不論是經驗還是知識，從二位學長身上真的得到很多。還有要感謝實驗室博班學長府義、阿寬、吉米、基綜、建祥，亦給我許多的指導；還有已經畢業的碩班學長小吉、小兵、暉麟和學弟鬼鬼學長、樹蘭老師、邏輯斌、桑葉，在我碩一和碩二的時候一起成為實驗室的夥伴，一同歡笑也一同作研究，這段時間，感謝你們陪我度過。當然還有同屆的夥伴們，小白、香蕉和阿凱，能夠跟你們一起入學一起畢業，是我的榮幸。不管在研究或課業還是生活上，我們四人那段區域聯防的時光將成為我永久的回憶。還要感謝遠在家鄉給我無形支持的國中 314 的同學和高中 899 的同班同學與高中社團幼幼社夥伴們，還有何家歡的眾兄弟姐妹叔伯姑嬸和小姪子，你們雖然不現身但卻提供許多資訊和遠方的支持，讓我在做研究的過程中仍然感受到你們的溫暖。最後感謝陪伴我給我加油打氣的佳敏。這本碩士論文，獻給曾在某時某地拉我ㄧ把的你們。再會，西灣。何文豪謹誌 2005.7.25 于西灣學年度：93 學期：2 校院：國立中山大學系所：電機工程研究所論文名稱(中)：採用單迴路差異積分調制器之分數式頻率合成器設計論文名稱(英)：Design of Fractional-N Frequency Synthesizer Using Single-Loop Delta-Sigma Modulator 學位類別：碩士語文別：Chi 學號：M923010073 提要開放使用：是頁數：50 研究生(中)姓：何研究生(中)名：文豪研究生(英)姓：He 研究生(英)名：Wen-Hau 指導教授(中)姓名：洪子聖指導教授(英)姓名：Horng, Tzyy-Sheng 關鍵字(中)：單迴路差異積分調制器關鍵字(中)：分數式頻率合成器關鍵字(中)：鎖相迴路關鍵字(英)：Single-Loop Delta-Sigma Modulator 關鍵字(英)：Fractional-N Frequency Synthesizer 關鍵字(英)：Phase-Locked Loop 中文提要：本論文前半段推導了差異積分調制器量化雜訊模型，並轉換為相位雜訊以估計差異積分調制器對於分數式頻率合成器雜訊之影響。在差異積分調制器架構方面，則分別對於多級雜訊整形與單迴路二種架構做深入的探討，並比較二種差異積分調制器架構置入於分數式頻率合成器中的優缺點，以作為設計時之參考。論文後半段則實現了一個採用單迴路差異積分調制器之分數式頻率合成器，利用設計 Verilog HDL 程式碼並下載至 FPGA 以實現一個具有 16 bits 訊號解析度之單迴路差異積分調制器，與頻率合成器模組結合後，完成一個頻率範圍為 2400~2500 MHz 之分數式頻率合成器，具有 183 Hz 之頻率解析度。在相位雜訊表現上，在頻率位移 10 kHz 處，相位雜訊小於 -54 dBc/Hz，相較於相同階數之多級雜訊整型架構，雜訊可改善 10 至 12dB。除此之外，頻率跳躍 48 MHz 之相位鎖入時間小於 29 us。英文提要： This thesis establishes a quantization noise model of a delta-sigma modulator (DSM), which is utilized to estimate the phase noise performance of a fractional-N frequency synthesizer. In delta-sigma modulator structures, we choose multi-stage noise shaping (MASH) and single-loop structure for investigating the advantages and disadvantages. We have implemented a 3 rd order single-loop and a 3 rd order MASH DSM by using Verilog codes and a Xilinx field-programmable gate-array (FPGA). With a reference frequency of 12MHz, the fractional-N frequency synthesizer has an output frequency band of 2400~2500MHz, and a frequency resolution of 183 Hz. The measured phase noise is lower than -54 dBc/Hz at 10 kHz offset frequency. The PLL settling time is less than 29us with a 48 MHz frequency hopping. 目錄目錄.......................................................................................... I 圖表目錄 ................................................................................. III 第一章緒論 .............................................................................. 1 1.1 簡介 .............................................................................. 1 1.2 章節規劃 ....................................................................... 4 第二章鎖相迴路頻率合成器 ....................................................... 5 2.1 整數式頻率合成器 .......................................................... 5 2.2 整數式頻率合成器之雜訊分析 ......................................... 7 2.3 分數式頻率合成器 .......................................................... 9 2.4 運用差異積分調制器之分數式頻率合成器 ....................... 11 第三章差異積分調制器 ........................................................... 13 3.1 差異積分調制原理 ........................................................ 13 3.2 一階差異積分調制器 ..................................................... 14 3.3 高階差異積分調制器 ..................................................... 20 3.4 差異積分調制器對相位雜訊的影響 ................................. 23 3.5 多級雜訊整形架構 ........................................................ 24 3.6 單迴路架構 .................................................................. 28 第四章採用單迴路差異積分調制器之分數式頻率合成器製作與量測 .............................................................................................. 30 4.1 單迴路差異積分調制器之模擬與設計 ............................. 30 4.1.1 雜訊傳輸函數之設計 ............................................ 30 4.1.2 量化器之設計 ...................................................... 33 4.2 單迴路差異積分調制器之實作與驗證 ............................. 36 4.2.1 Verilog HDL 程式碼設計 ........................................ 36 I 4.2.2 數位電路實現與量測 ............................................ 37 4.3 分數式頻率合成器製作 ................................................. 39 4.3.1 迴路濾波器.......................................................... 39 4.3.2 鎖相迴路設計 ...................................................... 41 4.4 單迴路差異積分調制器結合分數式頻率合成器測試 ......... 42 第五章結論 ............................................................................ 47 參考文獻 ................................................................................. 48 II 圖表目錄圖 1-1 鎖相迴路頻率合成器 ....................................................... 2 圖 2-1 線性非時變鎖相迴路模型 ................................................ 6 圖 2-2 鎖相迴路各元件引入之相位雜訊 ...................................... 7 圖 2-3 鎖相迴路轉移函數頻率響應 ............................................. 8 圖 2-4 除頻數控制時序圖 ........................................................ 10 圖 2-5 數位累加器控制除頻數 .................................................. 10 圖 2-6 運用差異積分調制器之分數式頻率合成器 ....................... 12 圖 3-1 差異調變器 .................................................................. 13 圖 3-2 差異積分調制器 ............................................................ 14 圖 3-3 一階差異積分調制器時域模型 ........................................ 15 圖 3-4 一階差異積分調制器量化 (2 15 +514)/2 16 之模數切換 ........... 16 圖 3-5 一階差異積分調制器量化 (2 15 +514)/2 16 輸出平均上的結果 . 17 圖 3-6 數位形式一階差異積分調制器 ........................................ 18 圖 3-7 線性 Z-domain 一階差異積分調制器模型 ......................... 18 圖 3-8 一階差異積分調制器的雜訊整形能力 .............................. 20 圖 3-9 二階差異積分調制器架構圖 ........................................... 20 圖 3-10 n=1~4 階，|NTF(z)| =|(1-z-1 ) n |的比較 (對數頻率 ).............. 21 圖 3-11 n=1~4 階，|NTF(z)| =|(1-z-1 ) n |的比較 (線性頻率 ).............. 22 圖 3-12 除頻器結合差異積分調制器之等效 LTI 模型 .................. 24 圖 3-13 三階 MASH 差異積分調制器架構 ................................. 25 圖 3-14 三階 MASH 差異積分調制器時域模擬 .......................... 26 圖 3-15 一至四階 MASH 差異積分調制器理想之量化雜訊比較 ... 27 III 圖 3-16 一至四階 MASH 差異積分調制器輸入除頻器之相位雜訊比較 ........................................................................................... 28 圖 3-17 MASH 與 Single-loop 的相位雜訊比較 ............................ 29 圖 4-1 (左)延遲與(右)非延遲積分器........................................... 30 圖 4-2 單迴路差異積分調制器架構圖 ........................................ 31 圖 4-3 具有 1 個延遲積分器與 2 個非延遲積分器之單迴路差異積分調制器 .................................................................................... 31 圖 4-4 NTF(z)正規化前後之量化雜訊比較 .................................. 32 圖 4-5 NTFButter (z)與 NTF modified (z)之量化雜訊比較 ...................... 33 圖 4-6 量化器函數設計 ............................................................ 34 圖 4-7 Matlab Simulink 模擬方塊圖............................................ 34 圖 4-8 三階單迴路差異積分調制器模數切換圖 .......................... 35 圖 4-9 三階單迴路差異積分調制器隨時間變化之平均模數.......... 35 圖 4-10 三階單迴路差異積分調制器輸出之 PSD......................... 36 圖 4-11 延遲積分器之 Verilog HDL 程式碼 ................................ 37 圖 4-12 三階單迴路差異積分調制器方塊圖 ............................... 37 圖 4-13 Matlab 輸出模數模擬圖................................................. 38 圖 4-14 Verilog HDL 時序模擬圖 ............................................... 38 圖 4-15 下載至 FPGA 板使用邏輯分析儀實際量測圖 .................. 39 圖 4-16 主動式迴路濾波器 ....................................................... 40 圖 4-17 迴路頻寬為 60kHz 之鎖相迴路波德圖............................ 41 圖 4-18 運用三階差異積分調制器之分數式頻率合成器合成頻率 2479.6925MHz ......................................................................... 43 圖 4-19 利用 HP 89441 之 PM 解調來作相位雜訊量測 ................. 43 圖 4-20 整數式頻率合成器合成 2472MHz 之頻譜圖 .................... 44 圖 4-21 整數式頻率合成器之相位雜訊 ...................................... 44 圖 4-22 使用多級雜訊整形架構之相位雜訊 ............................... 45 IV 圖 4-23 2432→2480MHz 之上鎖時間量測 ................................... 46 圖 4-24 2480→2432MHz 之下鎖時間量測 ................................... 46 表 4-1 整數型、單迴路、多級雜訊整型之相位雜訊比較 ............. 45 V 1 第一章緒論 1.1 簡介二十世紀末以來，通訊方面的相關技術發展迅速，且廣泛運用於大眾之日常生活。無線通訊更是現今學術和產業所熱中，未來發展潛力十足的新星，在台灣，行動電話可謂是人手一支，無線網路產品也已融入人們的日常生活中，然而這些產品需要穩定工作的射頻元件，並且不易受到外界或是其他產品的干擾[1],[2]。穩定的振盪源，是無線通訊產品在傳送和接收過程中不可或缺的元件，因其負責提供射頻收發機升降頻所需的本地振盪訊號。頻率合成器 (Frequency Synthesizer)可提供無線通訊系統穩定且精確的本地振盪訊號，但設計一個兼具快速的鎖定速度、低相位雜訊和高頻率解析度的頻率合成器為一大挑戰[3],[4]。一般而言，頻率合成器具有三種實現方法：查表型 (Look-Up-Table) 頻率合成器、直接(Direct)頻率合成器、間接(Indirect)頻率合成器或稱鎖相迴路頻率合成器 [5]。查表型合成器是將正弦波形振幅分割成片段的資訊，列表儲存在記憶體中，建立一個備查表。硬體實現需要數位累加器，其容量決定頻率解析度；記憶體儲存振幅資料；數位類比轉換器 (DAC，Digital-to-Analog Converter)和低通濾波器來移除高頻突波。因為受限於記憶體的運算速度和數位類比轉換器的解析度，較不適用於高頻，而且其突波(Spur)會破壞頻譜純淨度。直接合成器是應用一個或多個參考頻率信號，經由諧波產生電路、濾波電路、混頻、倍頻和除頻電路的組合應用，可合成任意頻率解析度且能夠快速的跳頻(Frequency Hopping)，但元件數將會增多，且元件之間雜訊的耦合亦會影響頻譜純淨度。間接合成頻率合成器，亦是一般所稱之鎖相迴路 (PLL ， 1 Phase-Locked Loop)頻率合成器[6]-[8]，在商業上與學術研究上是大幅被利用於頻率合成的技術，其高頻合成與低功率消耗明顯優於其他二種合成技術，可提供無線通訊系統穩定且精確的本地振盪訊號。而還有一個最大的好處在於鎖相迴路技術非常適合整合於單晶片中，這也是無線通訊市場上廣泛使用鎖相迴路頻率合成器的原因。鎖相迴路頻率合成器如圖 1-1 所示是由相位頻率檢知器(Phase Frequency Detector) 、迴路濾波器 (Loop Filter) 、電壓控制振盪器 (Voltage-Controlled Oscillator)和除頻器(Frequency Divider)組成。傳統的頻率合成器是以整數式(Integer-N)頻率合成器為主，即是用整數式除頻器，相位鎖定時，電壓控制振盪器的頻率為參考頻率(Reference Frequency)的整數倍， f vco = N ⋅ f ref ，其中 N 為正整數。整數式頻率合成器最大的限制在於頻率解析度等於參考訊號頻率，若欲得到較精細的頻率解析度，必須縮小參考頻率與迴路頻寬，但窄頻寬會有較長的切換時間與較差的相位雜訊表現，也比較不能容忍外來的雜訊干擾。圖 1-1 鎖相迴路頻率合成器分數式(Fractional-N)頻率合成器[5],[9]-[11]可大幅解決整數式對於頻率解析度的取捨問題，利用外部控制切換除頻器，等效上使除頻值為小數， f vco = ( N + frac ) ⋅ f ref ，其中 frac 表示小數部分的值。在系 2 統規定的頻率解析度範圍內，參考頻率可提高至大於頻道間距，於是可進一步降低除頻數正整數 N，增加迴路頻寬以降低雜訊增益並減短鎖頻時間。設計上可利用加法器來達成雙模數除頻器，週期性的切換除頻值 N 與 N+1 以達到分數除頻的效果。但週期性的切換會產生週期性雜訊，進入電壓控制振盪器發生頻率調變，振盪訊號旁因而產生分數突波(Fractional Spurs)[12],[13]。解決分數突波的方法之一，可利用數位類比轉換器，將雙模數除頻器產生的量化誤差轉換後送入相位頻率檢知器加以抵銷，如此可將分數突波有效壓抑，得到高純淨度之輸出頻譜，但數位類比轉換器需極高之精密度，電路設計亦較複雜[12]。現今，採用差異積分調制器(DSM，Delta-Sigma Modulator)之分數式頻率合成器技術被廣泛的運用[14]-[20]，主要是利用差異積分調制器控制除頻器，將除頻數隨機化變動，但等效上仍然能夠做分數除頻。最大的好處是能將訊號頻寬內之量化雜訊加以抑制並推移到較高之頻率[10]，使其較容易被低通濾波器濾除，故採用差異積分調制器之分數式頻率合成器能夠有效解決分數突波的問題。運用於分數式頻率合成器的差異積分調制器的架構主要可分為二大類：多級雜訊整形 (MASH ， Multi-Stage Noise Shaping) 架構 [12],[17]-[18] 與單迴路 (Single-Loop) 架構[11],[14]-[15]，對於雜訊整形與模數切換的表現各有其優劣之處[19],[20]，因此差異積分調制器的設計便顯重要，因為會直接影響到頻率合成器的表現。本論文著重於單迴路差異積分調制器的探討與設計，因為多級雜訊整形架構對於雜訊整形的能力較為固定，而單迴路架構經過適當的設計後，不僅切換模數可小於多級雜訊整形架構，雜訊整形亦可依設計者需求調整，比多級雜訊整形架構較為有彈性，但容易不穩定的特性仍然存在於單迴路差異積分調制器，這是設計時須特別注意的 [21]-[28]。 3 1.2 章節規劃第二章將介紹鎖相迴路頻率合成器的各種架構與其先天限制，並將深入探討鎖相迴路的工作情況，對於雜訊、頻率解析度、頻率切換速度、分數突波等做詳盡的分析與討論。第三章的重點則在於差異積分調制器的探討，我們將分析一階至高階的差異積分調制器，其中包括時域與頻域的運作機制與特性，並針對現今運用於分數式頻率合成器的雜訊整形技術詳加研究評比，以找出最合適之差異積分調制器架構。第四章將設計一個運用單迴路差異積分調制器之分數式頻率合成器，我們先運用 MATLAB 來設計一個三階多位元之單迴路差異積分調制器，再將設計結果轉換成 Verilog HDL 語言，合成後先與 MATLAB 結果作比對，待完全符合後，下載至現場可邏輯陣列(FPGA) 以控制頻率合成器。最後對分數式頻率合成器之輸出頻率、切換時間、相位雜訊與分數突波予以量測。第五章則對本論文做一總結。 4 2 第二章鎖相迴路頻率合成器無線通訊系統當中，頻率合成器提供穩定的本地震盪源，其原理架構於鎖相迴路與回授系統的理論上，具有多種不同的型態以應用於不同需求的系統當中，本章將針對各種型態的頻率合成器進行理論分析，並探討其先天限制之處。 2.1 整數式頻率合成器鎖相迴路結構如圖 1-1 所示，晶體振盪器提供穩定的參考訊號源，以進入相位頻率檢知器作為比較之用，其頻率稱為參考頻率。參考訊號與電壓控制振盪器除頻後的訊號進入相位頻率檢知器比較頻率和相位，輸出誤差訊號，其平均值與二個輸入訊號的相位誤差成比例關係。此誤差訊號經由迴路濾波器，取出誤差信號的直流部分，成為電壓控制振盪器的控制電壓來調整輸出頻率，並減少參考訊號與電壓控制振盪器除頻後的訊號相互間的相位誤差。當相位誤差趨近於零，將同時達到相位鎖定及頻率鎖定，此刻，若除頻器是除 N，則輸出頻率 f vco 與參考頻率 f ref 的關係為 f vco = Nf ref (2.1) 縱使鎖相迴路因為非線性的相位頻率檢知器使整個系統成為非線性的回授系統，但當處於鎖定狀態時，可假設相位頻率檢知器的傳輸特性為線性的，以進一步推得整個系統的傳輸函數。圖 2-1 是各個元件在頻域上傳輸函數的表示，參考訊號的相位 θref ，電壓控制振盪器的相位為 θ vco ，經除頻後的相位為 θ div ，在鎖定狀態時，相位頻率檢知器輸出與 θref 與 θ div 的相位差成正比 v pd = K pfd (θ ref - θ div ) (2.2) 5 其中 Kpf d 的單位為 V/rad。此誤差電壓將會被迴路濾波器濾去交流項，除此之外，濾波器的低通特性亦能將雜訊與高頻訊號濾掉，是整個鎖相迴路決定迴路特性的重要元件。圖 2-1 線性非時變鎖相迴路模型電壓控制振盪器受控於濾波器輸出的直流訊號，其輸出頻率差值 ∆ω 正比於頻率增益 Kvco ， ∆ω = Kvco × vc ，做 Laplace 轉換成為頻域表示之相位訊號 θ vco ( s ) = K vco × vc ( s ) s (2.3) 將順向路徑的方塊結合成順向轉換函數 G(s) G ( s) = K pfd ⋅ Glpf ( s ) ⋅ Kvco (2.4) s 和回授轉換函數 H(s)=1/N 結合可得開迴路傳輸函數 G ( s) H ( s) = K pfd ⋅ G lpf ( s ) ⋅ Kvco (2.5) N ⋅s 由圖 2-1、(2.3)-(2.5)可進一步推得到輸出與輸入的關係 θ vco ( s ) G ( s) = θ ref ( s ) 1 + GH ( s ) (2.6) 6 開迴路傳輸函數亦決定了鎖相迴路的型式和級次。型式是說明在開迴路傳輸函數 GH(s)中，位於原點位置的極點數量；級次的判定則是依據特性方程式 1+ GH(s)=0，s 的最高次方而定。 2.2 整數式頻率合成器之雜訊分析在鎖相迴路中，其構成的元件都會引入強度不一的相位雜訊，而影響本地振盪訊號的頻譜純淨度[29]。由圖 2-2 可推導出鎖相迴路各元件所引入之相位雜訊與系統輸出相位雜訊 φ total 之關係圖 2-2 鎖相迴路各元件引入之相位雜訊 φ total = Fe ( s ) φvco + F ( s) V pfd + F ( s ) ( φref + φ divider ) Kd (2.7) 其中 F (s ) = G(s) = 1 + GH ( s ) K pd Glpf ( s ) Kvco K pd Glpf ( s ) K vco s+ N Fe ( s ) = 1 = 1 + GH ( s ) s K pd Glpf ( s ) Kvco s+ N 7 (2.8) (2.9) 圖 2-3 鎖相迴路轉移函數頻率響應由式 (2.8)和式 (2.9)可得圖 2-3 之頻率響應圖， F(s)對晶體振盪器、相位頻率檢知器以及除頻器的雜訊而言，相當於一通帶增益為 20logN，截止頻率為 ω n 的低通濾波器， ω n 為鎖相迴路的迴路頻寬，有以下的近似關係[7] ωn ∝ K pd K vco (2.10) N 且相位鎖定時間 Tlock ∝ 1 ωn (2.11) 而 Fe (s)對電壓控制振盪器而言，相當於一個截止頻率為 ω n 的高通濾波器。當除頻數 N 越小時，相對的參考頻率就必須增加，以致於頻率解析度變差，但迴路頻寬會增加，因而能抑制更多的電壓控制振盪器相位雜訊；而其他雜訊源頻寬內的相位雜訊增益也將呈現線性減少。此外，鎖定時間也將呈反比減少。因此整數式頻率合成器將會有設計上的取捨問題，較小的除頻數能使本地振盪訊號在頻寬內具有好的頻譜純淨度，頻率切換的速度較快，但要付出頻率解析度較差的代價。 8 2.3 分數式頻率合成器分數式頻率合成器是利用快速切換除頻器的動作，達成等效上除小數的功用，因此與整數式頻率合成器架構並無太大的差異，設計適當的數位控制器，切換除頻數即可達成分數除頻的效果。傳統上可用一個累加器的溢位輸出來控制雙模數除頻器，使除頻數在 N 與 N+1 之間切換，等效上成為整數 N 和小數 frac 的和。累加器輸入會持續累加，尚未達到溢位時，除頻器為除 N；當累加器累加至溢位時，除頻器切換到除 N+1。由於累加器是持續不斷的動作，累加固定次數後，會切換到 N+1，因此除頻器的切換是週期性變化，平均起來的除頻值便出現小數。除頻數控制如圖 2-4 所示，在 t N 時間內，除頻數為除 N；在 t N+1 時間，除頻數為除 N+1，因此在一個週期 t N + t N+1 內: t × N × f ref + t N +1 × ( N + 1) × f ref f vco = N t N + t N +1   t f vco =  N + N +1  × f ref = ( N + frac ) × f ref t N + t N +1   (2.12) 其中 N 為除頻值整數部份，frac 為小數部份，frac 可隨累加器調整 t N+1 所佔整個比例，也就是工作週期所決定。累加器可用數位實現，如圖 2-5，位元數為 n bits ，設累加器輸入為 K = frac × 2n ，在每一個週期，累加器累加 K 值，直到超過 2 n 時溢位，同時累加器累加值減去 2 n 後重新累加，因此除頻值 Nf rac 可得 ( 2 - K ) × N + K × ( N + 1) = n N frac N frac = N + 2n K = N + frac 2n (2.13) 9 圖 2-4 除頻數控制時序圖圖 2-5 數位累加器控制除頻數藉由控制輸入 K 可調整 frac 值。因此頻率解析度為 f ref 2n ，累加器寬度的位元數越大，頻率解析度越精密。舉例來說， DCS-1800 系統的頻道間距是 200kHz，頻率合成可用 26MHz 的參考訊號以及大於 7 bits 的累加器來達成。當除頻器除 N 時，除頻器輸出領先參考訊號，使相位頻率檢知器的二個輸入相位誤差增加。累加器溢位時，除頻數從 N 切換到 N+1，此時一個電壓控制振盪器的輸出週期被除頻器所吞沒，導致檢知器輸入產生相位偏移以消除先前所累積的相位誤差。 10 事實上分數式鎖相迴路並無實際鎖定相位，因為在一個參考週期之內，相位誤差從未等於 0，也非提供一個分數的除頻數，而是在操作時間內，切換除頻數以使平均上而言為小數的效果。累加器的溢位動作具有週期性，而相位誤差又是積分的動作，於是相位誤差是一具有週期性的鋸齒波，這導致頻率相位檢知器輸出即使經過低通濾波器，仍在一直流訊號上面疊加交流訊號，此交流訊號將對電壓控制振盪器作頻率調變，使輸出頻譜在中心頻率旁的 frac × f ref 倍數頻率旁生出突波，將會嚴重影響頻率合成器的輸出頻譜純淨度，而 frac 越小，此問題將會更嚴重。 2.4 運用差異積分調制器之分數式頻率合成器先前所提以數位累加器控制除頻數之作法，等效上可等同於以一階差異積分調制器來控制除頻數。但此法卻是造成分數突波的主要原因，於是一階差異積分調制器實際上對分數式頻率合成器來說，週期性的切換除頻數反倒使頻譜純淨度表現更差。不過一旦差異積分調制器階數超過一階，即可得到較好之隨機切換模數的動作，更可降低頻寬內的雜訊[12]。圖 2-6 為差異積分分數式頻率合成器，差異積分調制器負責將 n-bit 的輸入訊號，量化成 r-bit 後，利用此 r-bit 的訊號控制具有 2 r 模數之多模數除頻器，形成分數除頻的原理等同於一階差異積分調制器量化為 1-bit 的過程，仍是以等效上平均的概念來達成分數除頻的效果。可用於分數式頻率合成器的差異積分調制器架構非常多種，架構的選用端看設計者需要如何的特性表現。主要的二大架構為多級雜訊整形差異積分調制器與單迴路差異積分調制器，前者具多位元輸出，但後者可單位元或多位元輸出端看設計者需求；前者可無條件穩定，後者則需較為複雜的設計過程達到部份穩定；前者架構固定，後者則有多種型態可選擇，具備前者所沒有之靈活調整雜訊整形的能力，下一章將對此做詳盡的探討。 11 圖 2-6 運用差異積分調制器之分數式頻率合成器 12 3 第三章差異積分調制器差異積分調制器廣泛運用於超取樣的資料轉換器，如數位類比轉換器或類比數位轉換器當中，來對量化雜訊頻譜做整形的動作，將雜訊推到高頻，大幅提升資料轉換器的訊雜比。此雜訊整形的能力亦可應用於分數式頻率合成器中，以壓抑傳統頻率合成器架構中出現的分數突波問題，相較於其他解決分數突波的辦法，此差異積分調制器是以數位的方式來設計，可大幅避免 IC 設計時的類比問題發生。此章將介紹差異積分調制器的原理以及如何應用於頻率合成器設計中。 3.1 差異積分調制原理差異調制器(Delta Modulator)是如圖 3-1 所示的回授系統，可轉換低頻類比訊號為數位位元串流訊號。輸出訊號 y(n)代表，輸入訊號與回授訊號之間的差值經過量化器之後取出的正負號，而積分器扮演解調的角色，是使回授訊號 f(t)可近似於輸入訊號 x(t)。其輸出的正脈衝或負脈衝是根據輸入訊號的斜率而定，因而稱作差異調制器，而其最大的限制在於輸入訊號的斜率過大時解調器無法回應訊號的快速變化。圖 3-1 差異調變器 13 為了解決斜率過大的問題，將積分器置於差異積分器的前級以限制高頻訊號的振幅，並對積分後的訊號作編碼的動作，這成為了差異積分調制器，此時輸出訊號是與輸入訊號的振幅相關。我們可進一步將二個積分器簡化為一個，並將積分器移到迴路中，如圖 3-2 所示。圖 3-2 差異積分調制器對類比數位轉換器而言，類比輸入訊號進入差異積分調制器後轉換為數位訊號輸出，在一段長的時間間隔中，輸出的平均值將會與輸入相等。而對分數式頻率合成器而言，輸入的訊號可看成是直流訊號經超取樣處理，控制除頻器模數，來達成間隔時間內分數除頻的效果。差異積分調制器可將量化雜訊推往高頻處，並用低通濾波器加以濾除，在類比數位轉換器中，此量化雜訊直接與輸出的 SNR 相關，而在分數式頻率合成器中，因為本身的低通特性，不須另外用低通濾波器來濾掉高頻的量化雜訊，但量化雜訊則會經相位頻率檢知器轉換成相位誤差，對整體的相位雜訊表現有一定的影響。 3.2 一階差異積分調制器如圖 3-3 為一階差異積分調制器時域模型， Σ方塊表示數位形式積分器， ∆ 方塊表示數位形式微分器，其中 z-1 為延遲元件，將 y(n) 延遲一個運算週期後與 x(n)相減，而 n 為離散樣本值，代表運算時脈。此處使用單位元量化器量化 v(n)，以 0 為臨界值，取 v(n)的正負號來 14 當作輸出 y(n)。 y ( n ) = sign v ( n ) (3.1) 圖 3-3 一階差異積分調制器時域模型我們從時域模型中可找出 x ( n ) - y ( n -1) + v ( n -1) = v ( n ) (3.2) 將 n=1，2，3，… N 帶入式(3.2) x (1) - y ( 0 ) + v( 0 ) = v(1) x ( 2 ) - y (1) + v (1) = v ( 2 ) x ( 3) - y( 2 ) + v ( 2) = v ( 3) M x ( N ) - y ( N -1) + v ( N -1) = v ( N ) 全部相加合併可得 N N -1 n =1 n= 0 v ( N ) - v( 0) = ∑ x ( n) - ∑ y ( n) (3.3) 假設輸入 x(n)為一常數 x，不隨 n 值改變，則式(3.3)可改寫為 N -1 v ( N ) - v ( 0) = N ⋅ x - ∑ y ( n) (3.4) n= 0 15 在一段極長的時間 N 內，且 v(n)不發散的情況下 v ( N ) - v ( 0) 1 N -1 lim = lim x - lim ∑ y ( n ) N →∞ N →∞ N →∞ N N n =0 (3.5) 式(3.5)左為 0，故輸入常數值 x 與輸出 y(n)的平均值 y ( n ) 是十分近似的。圖 3-4 為一階差異積分調制器量化(2 15 +514)/2 16 =0.508 的結果，其輸入 x(n)為 2 15 +514 不隨 n 值而變，輸出則為單位元量化後的結果，隨 n 在 1 與-1 之間切換。圖 3-5 則是將樣本隨 n 作平均的動作，縱軸為 Average(n ) = 1 n-1 ⋅∑ y(k ) n k =0 (3.6) deviation of modulus y(n) 隨著樣本值 n 的增加，平均值會趨於穩定，且等於輸入值 0.508。 1 -1 0 10 20 30 40 comparison clock 圖 3-4 一階差異積分調制器量化(2 15+514)/2 16 之模數切換 16 50 Average(n) 0.7 0.6 0.5 0.4 0.3 0 2000 4000 6000 8000 10000 comparison clock 圖 3-5 一階差異積分調制器量化(2 15+514)/2 16 輸出平均上的結果若是以數位處理的角度來看，我們可以用位元運算的方式來達成差異積分調制的目的，積分器的部份採用累加器實現，差異運算則是利用位元的截去 (Truncate)來產生下一個運算週期所累加的量化誤差。所謂截去是指將若干個最高有效位元(MSB，Most Significant Bit) 或最低有效位元 (LSB，Least Significant Bit)移除。如圖 3-6，輸入 m-bit 的訊號 x，經累加所得之 v，作截去的動作，分為 m1 -bit MSBs 的輸出 y 與 m2 -bit LSBs 的 v LSB，且 m=m1 +m2 。因此 y = v - vLSB (3.7) v ( n ) = x ( n ) + vLSB ( n -1) (3.8) 由式(3.7)得 y ( n -1) = v ( n -1) - vLSB ( n -1) 代入式(3.8)可得 x ( n ) - y ( n -1) + v ( n -1) = v ( n ) (3.9) 由上可知，式 (3.9)與式(3.2)相同。因為輸出訊號 y 允許以多位元方式輸出，所以這個數位系統亦達成了多位元量化的功用，這將是設計多位元量化的一個重要觀念。 17 圖 3-6 數位形式一階差異積分調制器將調制器化為線性的 Z-domain 模型是分析差異積分調制器重要的技術，利用 z 轉換將時域模型換成 Z-domain，量化器用線性模型取代，可得圖 3-7。此模型假設量化雜訊為白雜訊 (White Noise)，與輸入訊號無相關，因此可使用一量化雜訊源代替。圖 3-7 線性 Z-domain 一階差異積分調制器模型從圖 3-7 模型可推導得 V ( z ) = z -1V ( z ) + X ( z ) - z-1Y ( z ) 可得輸出 Y(z) Y ( z ) = V ( z ) + E ( z) Y ( z ) = z -1V ( z ) + X ( z ) - z -1Y ( z ) + E ( z ) 18 (3.10) Y ( z ) = X ( z ) + E ( z ) - z -1 V ( z ) - Y ( z )  Y ( z ) = X ( z ) + E ( z ) - z -1 E ( z ) Y ( z ) = X ( z ) + (1- z -1 ) E ( z ) (3.11) 式(3.11)可進一步化作 Y ( z ) = STF ( z ) X ( z ) + NTF ( z ) E ( z ) (3.12) STF(z)是訊號轉換函數 (Signal Transfer Function)，其絕對值等於 1 且無相位延遲，將不影響輸出的訊號。 NTF(z)是雜訊轉換函數 (Noise Transfer Function)，等效上可看成無直流增益之高通濾波器，因此可在低頻段內壓抑量化雜訊。此雜訊轉換函數對分析與設計差異積分調制器而言是相當重要的函數，描述了調制器對量化雜訊的整型能力，我們可將 NTF(z)的大小取平方，得 2 NTF ( z ) z=e j 2π f = 1- e - j 2π f j 2 = f ref e πf f ref -j -e j f ref e πf f ref 2 πf f ref 2 π f  2 2 j ⋅ sin  2  f     ref  = 2sin π f NTF ( z ) j 2π f =   πf j f ref z=e f ref  f ref  e 當 f = f ref ，可化簡 NTF ( f ) 2 2π f ≈ f ref (3.13) 2 圖 3-8 說明了其頻率響應的高通特性，可壓抑低頻的量化雜訊且將其放大至高頻，此雜訊整形的能力便是差異積分調制最為關鍵的特性，使低頻訊號能保持完整度而高頻雜訊可容易的被濾除。 19 Square of |NTF(z)| 4 3 2 1 0 0 0.1 0.2 0.3 0.4 0.5 Offset frequency normalized by reference frequency 圖 3-8 一階差異積分調制器的雜訊整形能力 3.3 高階差異積分調制器在一階差異積分調制器前級串接一積分器，即成為二階差異積分調制器，如圖 3-9 所示。圖 3-9 二階差異積分調制器架構圖其輸出 Y(z)可表示為 20 Y ( z ) = E ( z) + 1  -1 1  z Y z + - z -1Y ( z ) + X ( z ) )  ( ) -1  -1 ( 1- z  1- z  (1- z ) E ( z ) - (1- z ) z + z  Y ( z ) + X ( z ) Y (z) = (1- z ) -1 2 -1 -1 -1 -1 2 Y ( z ) = X ( z ) + (1- z -1 ) E ( z ) 2 (3.14) STF(z)和一階調制器相同，而 NTF(z)=(1-z -1 ) 2，是一階調制器的平方，這代表雜訊整形能力的提升，在低頻時，壓抑雜訊可達 40dB/decade，比一階時的 20dB/decade 要好上一倍。但所付出的代價是，高頻時二階 NTF(z)的通帶增益會比一階來的大的多，總體的量化雜訊功率亦會比一階大。圖 3-10 和圖 3-11 畫出階數不同的雜訊轉移函數，頻率分別以對數和線性表示。因此適當的設計 NTF(z)可調整雜訊整形的結果，經由 NTF(z)的極點和零點的分布，可控制雜訊整形趨勢的斜率上升或下降。 50 |NTF(z)| 2 (dB) 0 -50 -100 order n=1 n=2 n=3 n=4 -150 -200 -250 -300 -4 10 -3 10 10 -2 -1 10 0 10 Offset frequency normalized by reference frequency 圖 3-10 n=1~4 階， |NTF(z)| =|(1- z -1)n |的比較 (對數頻率) 21 16 order n=1 n=2 n=3 n=4 14 12 |NTF(z)| 10 8 6 4 2 0 0 0.1 0.2 0.3 0.4 0.5 Offset frequency normalized by reference frequency 圖 3-11 n=1~4 階， |NTF(z )| =|(1-z -1)n |的比較 (線性頻率) 假設輸入到 N 階差異積分調制器的量化雜訊 E(z)為固定的隨機程序，且量化器的級量 ∆ =1，其量化雜訊的平均功率為 2 rms e ∆2 1 1 ∆2 2 = ∫ e de = = ∆ −∆ 2 12 12 (3.15) 而量化誤差的頻寬為 f ref ，故量化誤差的功率頻譜密度為 S eq = 2 erms 1 1 = ⋅ BW 12 f ref (3.16) 於是經差異積分調制器整形雜訊後的量化雜訊頻譜密度為 S f ( f ) = S eq ⋅ NTF ( z ) 2  j 2π f f  1 Sf ( f ) = ⋅ NTF  e ref    12 ⋅ f ref   2 (3.17) 差異積分調制器將階數推高時，會有較好的雜訊整型能力，但設計上並非簡單的串接多個一階調制器來達成，因為運算時會發生不穩定的情況。因此有許多差異積分調制器架構被提出，既需提供雜訊整型能力，亦要保持穩定的狀態，其中以多級雜訊整形架構與單迴路架 22 構的差異積分調制器較適用於分數式頻率合成器的控制，將在本文後面介紹。 3.4 差異積分調制器對相位雜訊的影響對相位鎖定的分數式頻率合成器而言，輸出頻率可表示為 f vco = N frac ⋅ f ref = ( N + frac ) ⋅ f ref (3.18) 由上式可得 Fvco ( z ) = ( N + FRAC ( z ) ) f ref + NTF ( z ) E ( z) fref (3.19) 式(3.19)等號右邊第一項為欲合成的頻率。第二項則代表了由於分數除頻產生的雜訊頻率，可將其轉換成單旁波帶 (Single Sideband) 的相位雜訊頻譜密度為 Sv ( z ) = 2 1 NTF ( z) fref 12 f ref (3.20) 為了求得相位變動(Phase Fluctuation)，可利用簡易的矩形積分： φ ( t ) = 2π ∫ v (t )dt (3.21) 經轉換至 Z-domain 可得 Φ ( z ) = 2π v ( z) 1 ⋅ 1- z -1 f ref (3.22) 由式(3.20)和式(3.22)可得 S Φ,∆ Σ ( z ) = ( 2π ) ⋅ 2 NTF ( z ) fref 12 f ref 2 ⋅ 1 1- z 23 -1 2 ⋅ 1 f ref2 2 2π ) NTF ( z ) ( S Φ,∆ Σ ( z ) = ⋅ -1 2 12 f ref 2 (3.23) 1- z 若 S Φ, ∆Σ ( f ) 為雙旁波帶的 PSD ，則 LΦ, ∆Σ ( z ) = SΦ ,∆Σ ( z ) 且 LΦ, ∆Σ ( f ) = SΦ, ∆Σ ( f ) ，可得： π 2 NTF ( z ) LΦ,∆ Σ ( z ) = ⋅ 2 3f ref 1- z-1 2 (3.24) 至此我們將差異積分調制器的雜訊轉換為相位雜訊，在 LTI 模型的假設下，除頻器模型可表示為圖 3-12。圖 3-12 除頻器結合差異積分調制器之等效 LTI 模型 3.5 多級雜訊整形架構圖 3-13 是串接了三個一階調制器之 MASH 1-1-1，其前級的量化誤差送至下一級再做調制，藉著將三個調制器的輸出作總和的動作後，可有效抵銷第一級和第二級所產生的量化誤差，因此訊號經由 MASH 差異積分調制器的量化可抑制訊號頻寬內的量化雜訊。由圖 3-13 可推得各級之量化結果，可表示為 24 圖 3-13 三階 MASH 差異積分調制器架構 Y1 ( z ) = (1- z -1 ) E1 ( z ) + frac (3.25) Y2′ ( z ) = − (1 - z-1 ) E1 ( z ) + (1- z -1 ) E2 ( z ) (3.26) Y3′ ( z ) = − (1- z -1 ) E 2 ( z ) + (1- z-1 ) E3 ( z ) (3.27) 2 2 3 由上三式知，第一級的量化結果 Y1 ( z ) 與 Y2′ ( z ) 相加會抵消第一級產生的量化雜訊 (1- z -1 ) E1 ( z ) ，然後再與第三級的量化結果 Y3′ ( z ) 相加以抵銷第二級所產生之量化雜訊 (1- z -1 ) E2 ( z ) ，最後只剩下經三階微分雜 2 訊整形的第三級量化雜訊 (1- z -1 ) E3 ( z ) ，故輸出 Y ( z ) 可表示為 3 Y ( z ) = Y1 ( z ) +Y 2′ ( z ) +Y 3′ (z ) 25 Y ( z ) = frac + (1- z-1 ) E3 ( z ) 3 (3.28) 由(3.19)和(3.28)可得到 NTFMASH 1-1-1 ( z ) = (1- z -1 ) 3 (3.29) 從式中可看出其無條件穩定的特性，而且無論 MASH 的階數大小亦都能保持穩定。除此之外，另一個好處是，由於數位實現上只需要加法器和暫存器，在 CMOS 積體化並不困難。圖 3-14 是三階 MASH 量化(2 15 +9232)/2 16 的時域模擬結果，其輸出位元為 3-bits，範圍從 -4 至+3，圓點代表每一個樣本值 n 對應的輸出模數，不難發現輸出將會 deviation of modulus 使用所有可能的範圍來達成量化(2 15 +9232)/2 16 的目的。 4 3 2 1 0 -1 -2 -3 0 2000 4000 6000 8000 10000 comparison clock 圖 3-14 三階 MASH 差異積分調制器時域模擬引用式 (3.17)，可推得三階 MASH 差異積分調制器理想的量化雜訊頻譜密度 S f , MASH ( f ) = S eq NTFMASH 1-1-1 ( z ) S f , MASH ( f ) = 2 3 1 1 − z −1 ) 2 π f f ( ref 12 f ref z =e 26 2 S f , MASH ( f ) = f ref 16 1 πf ⋅ sin 6 ,f ≤ 3 f ref 2 f ref (3.30) 我們可進一步從式(3.24)推算三階 MASH 的相位雜訊並表示為 LΦ, MASH ( z ) = 1- z ) π2 ( ⋅ 3 f ref 1- z-1 2 LΦ, MASH ( f ) = π f  16π 2 sin 4   f  3 f ref  ref  2 -1 3 = 4 π2 1- z -1 3 f ref (3.31) (3.32) 如圖 3-15 和圖 3-16 分別代表一至四階 MASH 差異積分調制器理想之量化雜訊和輸入除頻器之相位雜訊。由圖可知高階的 MASH 差異積分調制器能有效的抑制載波附近之量化雜訊，並將其推到較高的頻率，其中一階的 MASH 不具有雜訊整形的能力，是因為推導相位雜訊公式過程中，將頻率變動經過積分程序變為相位變動，也就是積分的動作導致一階的雜訊整型能力被抵銷。同理二、三、四階的 MASH 也會較理想的量化雜訊少 20dB/decade 的斜率，如三階的 MSAH 調制 PSD of quantization noise(dB) 器之相位雜訊每十倍頻上升 40dB。 -50 -100 -150 -200 order n=1 n=2 n=3 n=4 -250 -300 -350 -4 10 10 -3 10 -2 10 -1 10 0 Offset frequency normalized by reference frequency 圖 3-15 一至四階 MASH 差異積分調制器理想之量化雜訊比較 27 Phase noise (dBc/Hz) -50 -100 -150 -200 order n=1 n=2 n=3 n=4 -250 -300 -350 -4 10 10 -3 10 -2 10 -1 10 0 Offset frequency normalized by reference frequency 圖 3-16 一至四階 MASH 差異積分調制器輸入除頻器之相位雜訊比較 3.6 單迴路架構單迴路差異積分調制器在差異積分分數式頻率合成上，是另一種主流應用的架構，相對於 MASH 架構為多級一階，單迴路是利用單級高階的數位濾波器結合適當的前饋、回饋路徑和單一個量化器，藉此調整 NTF(z)來達成設計者想要的雜訊表現。因此可輕易將 NTF(z) 設計成具有高通的特性，藉此將量化雜訊推到高頻，可使用如 Butterworth、Inverse Chebyshev、Elliptic 等高通濾波器架構來建構 NTF(z)。跟 MASH 的 NTF ( z ) = (1- z-1 ) 相較起來，單迴路的 NTF 形式 n 縱使亦可以使用 (1- z -1 ) ，但在 n>2 時卻常發生不穩定的情況。在 n NTF(z)加入適當的極點，使 NTF ( z ) = (1- z-1 ) D ( z ) ，為一 n 階高通函 n 數，而係數的決定則可由類比濾波器中的 Butterworth、 Inverse Chebyshev、Elliptic 高通濾波器來轉換成數位濾波器的係數。其中以 Butterworth 架構較為常用，其具有低 Q 值的極點，可壓抑整形後的高頻雜訊能量。如圖 3-17 是三階 MASH 與單迴路之相位雜訊的理論值比較，其中單迴路設計利用三階 Butterworth 架構，截止頻率為 0.2×f ref ，其 NTF 可表示為 28 Phase noise (dBc/Hz) -50 -100 -150 3rd order SL MASH 1-1-1 -200 -4 10 10 -3 10 -2 10 -1 10 0 Offset frequency normalized by reference frequency 圖 3-17 MASH 與 Single-loop 的相位雜訊比較 0.25692 (1- z -1 ) 3 NTFS - L ( z ) = 1-0.57724 z -1 + 0.42179 z -2 -0.056297 z -3 (3.33) 由圖 3-17 可知，單迴路在通帶具有較好的壓抑效果，低頻時仍具 40dB/decade 的斜率，雖然需要較為複雜的設計方法來實現，但藉由適當的極點設計，可將其通帶增益壓抑，達到設計者想要的雜訊表現。 29 4 第四章採用單迴路差異積分調制器之分數式頻率合成器製作與量測本章將實際製作一利用單迴路差異積分調制器之分數式頻率合成器，將會從理論模擬考量雜訊的分布，並推導實驗所用之單迴路差異積分調制器模型，用 Verilog HDL 程式碼合成後作邏輯驗證，並檢驗 FPGA 輸出訊號是否與設計一致。最後將模組整合，觀察相鎖之狀態，並量測相位雜訊、鎖入時間等特性。 4.1 單迴路差異積分調制器之模擬與設計 4.1.1 雜訊傳輸函數之設計單迴路差異積分調制器可用多種的組態來實現，主要是以延遲積分器 (Delaying Integrator)和非延遲積分器 (Non-delaying Integrator)(圖 4-1)，以及各種的前饋和回饋路徑互相組合而成，各個組態有其不同的特性以及應用。圖 4-2 為單迴路差異積分調制器簡化模型，H(z)代表多個積分器的組合結果。圖 4-1 (左)延遲與(右)非延遲積分器 30 圖 4-2 單迴路差異積分調制器架構圖由圖 4-2 可得 Y ( z ) = STF ( z ) X ( z ) + NTF ( z ) E ( z ) (4.1) 其中 STF ( z ) = NTF ( z ) = H (z) (4.2) 1 + H ( z) 1 1+ H ( z) (4.3) 我們可藉由設計數位濾波器所得之 NTF(z)轉換成 H(z)，再搭配特定的延遲和非延遲積分器，即可算出前饋與回饋路徑之係數。本文所採用的組態如圖 4-3，採用一個延遲積分器和二個非延遲積分器，搭配前饋路徑加總後，再送入量化器中量化，成為一個三階單迴路差異積分調制器。圖 4-3 具有 1 個延遲積分器與 2 個非延遲積分器之單迴路差異積分調制器 31 由圖 4-3 及(4.3)分別可得  z-1  1  2   z -1   z -1 1  H (z) = a⋅ +b⋅ ⋅ + c⋅ ⋅ -1  -1 -1  -1  -1    1 + z  1 + z   1 + z  1 + z 1 + z  (4.4) NTFden ( z ) - NTFnum ( z ) 1 -1 = NTF ( z ) NTF = NTFnum NTFnum ( z ) (4.5) H (z) = NTFden 其中式 (4.4) 之 a 、 b 、 c 為前饋參數，化簡後可得分子部分為 ( a + b + c ) z-1 + ( -2 a - b ) z -2 + az -3 ，常數項的係數為 0。而式 (4.5)中則將 NTF(z) 分為分子部分 NTF den (z) 與分母部分 NTFnum (z) 代入，由於 NTF den (z)=1+…z-1 +…z -2 +…，因此在數位濾波器設計之 NTF(z)的分子 NTF num (z)當中，如式 (3.33)的 0.25692×(1-z -1 ) 3 ，需將 0.25692 正規化為 1，才能使 a、b、c 有解，因零點不變，曲線趨勢不會變動。需將分子正規化的另一個原因是，STF(z)=1-NTF(z)，分子項若存在常數項，訊號經 STF 輸出是根據現在輸入之資料，而非過去輸入之資料，易使單迴路調制器不穩定。圖 4-4 為式(3.33)之 NTF(z)正規化前後之理論量化雜訊比較，可發現正規化後比正規化前的 NTF(z) 上升了 PSD of quantization noise (dB) 10log ( 0.256922 ) = 11.804 dB，但高頻仍具有平坦化之特性。 -50 -100 -150 -200 MASH Butterworth Normalized Butterworth -250 -300 -4 10 10 -3 10 -2 10 -1 10 0 Offset frequency normalized by reference frequency 圖 4-4 NTF(z)正規化前後之量化雜訊比較 32 因數位設計的考量，將 a、b、c 設計為 2 的次冪在數位實現上只需將位元作位移處理即可達成，可減低數位電路的複雜度。在此考量之下，求得在截止頻率為 0.168×f ref 的三階 Butterworth 濾波器時，其換算係數 a、b、c 最接近 2 的次冪，其 NTFButter (z)為 NTFButter ( z ) = (1- z ) -1 3 (4.6) 1-0.9501z -1 + 0.5746 z-2 - 0.1037 z -3 換算得 a=1，b=0.5，c=0.5，轉換成 NTFmodified (z)為 NTFmodified ( z ) = (1- z ) -1 3 (4.7) 1 - z-1 + 0.5 z-2 此二 NTF(z)之量化雜訊比較如圖 4-5，可以發現正規化後的 NTFButter (z) PSD of quantization noise (dB) 與 NTFmodified (z)十分近似。 -50 -100 -150 -200 MASH Normalize Butterworth Modified Butterworth -250 -300 -4 10 10 -3 10 -2 10 -1 10 0 Offset frequency normalized by reference frequency 圖 4-5 NTFButter (z)與 NTFmodified( z)之量化雜訊比較 4.1.2 量化器之設計在圖 4-2 的架構中，除 H(z)外，仍須製作一量化器以達成單迴路 33 差異積分調制器。量化器設計直接關係到輸出分數的結果，輸入 K 之範圍為 0~2 16 ，經積分器累加至 v(n) 時經過量化器選擇輸出模數 y(n)=-4~+3，因此設計量化器函數如圖 4-6 所示。 3 Output y(n) 2 1 0 -1 -2 -3 -4 0 131072 262144 393216 524288 65536 196608 327680 458752 Input v(n) 圖 4-6 量化器函數設計除量化器設計之外，將在圖 4-2 回授路徑上加入一個參數 M = 216 ，使達成等效上的分數除頻模數為 frac = K M = K 216 。至此一個三階單迴路差異積分調制器設計完成，具 3-bits 的輸出與 16-bits 的解析度，圖 4-7 為 Matlab Simulink 模擬方塊圖。圖 4-7 Matlab Simulink 模擬方塊圖 34 時域模擬結果如圖 4-8 為三階單迴路差異積分積分調制器量化 ( 2 + 9232 ) 2 之模數切換圖，與圖 3-14 的 MASH 時域模擬圖比較， 15 16 可發現單迴路使用模數的範圍比 MASH 要少，但亦可達相同的量化結果。圖 4-9 則為 Average(n)對樣本之模擬圖，隨 n 之加大，輸出結果越近似於 ( 215 + 9232 ) 216 ≈ 0.641 。圖 4-10 為輸出訊號之量化雜訊，具 deviation of modulus 60dB/decade 的斜率，且在轉折頻率處有壓低量化雜訊的效果。 3 2 1 0 -1 -2 -3 -4 0 2000 4000 6000 8000 10000 comparison clock 圖 4-8 三階單迴路差異積分調制器模數切換圖 Average(n) 0.643 0.642 0.641 0.640 0.639 0 2000 4000 6000 8000 comparison clock 圖 4-9 三階單迴路差異積分調制器隨時間變化之平均模數 35 10000 PSD of quantization noise (dB) -40 -60 -80 -100 -120 -140 Simulation Theory -160 -180 -200 10 -2 10 -1 10 0 Offset frequency normalized by reference frequency 圖 4-10 三階單迴路差異積分調制器輸出之 PSD 4.2 單迴路差異積分調制器之實作與驗證 4.2.1 Verilog HDL 程式碼設計本文使用 Verilog HDL 程式碼來實現單迴路差異積分調制器，使用命令 reg 宣告暫存器，藉由時脈的運行，達成延遲積分器與非延遲積分器延遲相加的動作，圖 4-11 為實現延遲積分器的程式碼，assign 指令是使等號二邊永遠處於活動的狀態，當等號右邊的值發生變化時，其左邊指定的值也會相對改變。而 always 指令將會在時脈正緣觸發時，將 sum 的值存入暫存器 delay_sum 中，如此而言，所有的積分器將會在每一次時脈中完成一次累加的動作。同理，非延遲積分器亦是由相同的程式碼達成。圖 4-12 為完成之三階單迴路差異積分調制器之方塊圖，左邊三埠為輸入，右邊三埠為輸出，其中 OUT 為輸入 K 之三階單迴路差異積分調制器之原始輸出，而輸出 M_OUT 和 A_OUT 經由 OUT 調整後用於控制鎖相迴路。 36 圖 4-11 延遲積分器之 Verilog HDL 程式碼圖 4-12 三階單迴路差異積分調制器方塊圖 4.2.2 數位電路實現與量測本論文所採用的是 XILINX Virtex-E 600EIC 的 FPGA，將製作之 Verilog 程式下載至此 FPGA 板，進行數位訊號的量測，驗證所設計之差異積分調制器是否正確輸出，以達分數除頻之效果。為驗證每一個輸出位元之正確性，特於程式中加入 RESET 埠，當 RESET =Low 時差異積分調制器才會運作，一旦為 High 時則暫存器歸零直到下一次 Low，電路才重新運算。因此利用二台 Agilent 33250A 37 任意波型產生器分別輸入 RESET 埠和 CLOCK 埠不同頻率之時脈訊號，如此便可準確的擷取出數位訊號之變化。以下圖 4-13 為 Matlab 模擬量化 ( 215 + 9232 ) 216 之時序模擬圖，樣本值 n=0~51 。圖 4-14 為程式碼經合成後之時序模擬圖，時脈為 20MHz，量測時間從 0~2650ns，自 RESET =Low 開始，樣本值 n 設定為 1，則量測樣本從 0~51，以方便與圖 4-13 做比對，其中 data_out_old 為 2 的補數等同於圖 4-13 之輸出模數。圖 4-15 為使用 Agilent 54622D 邏輯分析儀實際量測自 FPGA 輸出之訊號，時脈為 20MHz，量測時間自 RESET =Low 開始設定為 0，共量測 4500ns，與圖 4-14 相對的訊號關係為 CLK=clock ， RST=reset ， DATA2=data_out_old [ 2] ， deviation of modulus DATA1=data_out_old [1] ， DATA0=data_out_old [ 0] 。 3 2 1 0 -1 -2 -3 -4 0 10 20 30 comparison clock 圖 4-13 Matlab 輸出模數模擬圖圖 4-14 Verilog HDL 時序模擬圖 38 40 50 圖 4-15 下載至 FPGA 板使用邏輯分析儀實際量測圖從上三圖比較可知，從 Matlab 模擬，到 Verilog HDL 程式碼撰寫合成，最後自 FPGA 輸出，三個結果都相當一致。 4.3 分數式頻率合成器製作 4.3.1 迴路濾波器本文採用主動濾波器如圖 4-16，使用 Analog Devices 出產之運算放大器 AD8055 搭配電阻與電容元件而成。由圖中可導出迴路濾波器的傳輸函數為 F (s) = SR2 ( C2 + C3 ) + 1 SC2 ( R11 + R12 ) ( SR2 C3 + 1)  SC1 ( R11 P R12 ) + 1 (4.8) 因此鎖相迴路開迴路增益 G open (s)和閉迴路傳輸函數 H closed-loop (s)為 Gopen ( s ) = Kvco K pfd SR2 ( C2 + C3 ) + 1 S 2 NC2 ( R11 + R12 ) ( SR2 C3 + 1) SC1 ( R11 P R12 ) + 1 39 (4.9) H closed - loop ( s ) = NKvco K pfd  SR2 ( C2 + C3 ) + 1 S NC2 ( R11 + R12 ) ( SR2C3 + 1) SC1 ( R11 P R12 ) + 1 + K vco K pfd  SR2 ( C2 + C3 ) + 1 2 (4.10) 圖 4-16 主動式迴路濾波器因為從(4.9)和(4.10)決定了系統之相位邊際 f pm 和迴路頻寬 f n，因此可導出濾波器所需之電容和電阻值如下[9] C1 = C2 = 1-sin φ pm 1 2π f n ( R11 P R12 ) 1 + sin φ pm Kvco K pfd (4.11) 1 + sin φ pm 4π f n ( R11 P R12 ) 1-sin φ pm 2 2 (4.12) C3 = C2 40 (4.13) R2 = 1 + sin φ pm 1 2π f nC 2 1-sin φ pm (4.14) 40 其中 R11 =120Ω，R12 =390Ω。利用以上公式，設計迴路頻寬 60kHZ，相位邊際約 70°，可得主動濾波器所需元件值： C1 = 5.1× 10−9 F ， C 2 = 2.29 ×10−7 F ， C1 = 5.73 × 10 −9 F ， R2 = 72Ω 。其模擬之波德圖如圖 4-17。 30 70 Open loop gain (dB) 60 10 55 50 0 45 -10 40 35 -20 -30 Open loop gain Phase margin 10 4 10 5 Phase margin (degree) 65 20 30 25 Frequency (Hz) 圖 4-17 迴路頻寬為 60kHz 之鎖相迴路波德圖 4.3.2 鎖相迴路設計本文採用 Peregrine PE3336 晶片當作鎖相迴路，其晶片原是應用於整數式之頻率合成器，但特別之處在於可用並列匯流排輸入的方式控制除頻器達到高速切換除頻值，適合應用於分數式頻率合成器當中。該晶片對除頻值設定規範為 A=0~15 以及 M+1 ≥ A ，使除頻數 N=10(M+1)+A ，但在計數器 A 的計數值由 0 切換至其他值或其他值切換至 0 時，計數器變化將會有週期性的延遲，若應用於高速切換除頻值之分數式頻率合成器上，此延遲會造成錯誤輸出且迴路會失鎖。因此在程式碼上，需在數值計算上作變動，如欲合成 M=10，A=0 之頻率，應該用 M=9，A=10 達成相同目的且同時避免快速切換時造成的問題。概念上而言，設計一判斷程式，發現 A 一旦為 0，馬上切換到 A=10， 41 且 M 值同時減 1。目前為止模擬所使用的模數，代表的意義為自整數除頻值 N 位移的距離，使瞬間除頻值為 N+modulus ，因此實際上除頻值為 (N-4)~(N+3)，而 N=10(M+1)+A。為減低 FPGA 在運算時的複雜度，將模數的範圍位移至(N+0)~(N+7)，而 N=10(M+1)+A -4。 4.4 單迴路差異積分調制器結合分數式頻率合成器測試實驗結果合成分數除頻值 206+42000/2 16 =206.640869，參考頻率 12MHz，獲得穩定的輸出頻率為 2479.6925MHz，圖 4-18 為 Span 10MHz 之結果，與理論值 12×206.640869≒2479.69043MHz 近乎一致。圖 4-19 為相位雜訊量測，利用 HP 89441 作 PM 解調，得到相位雜訊在頻率位移 3MHz 達-112dBc/Hz，10kHz 達-54dBc/Hz。另外量測整數式之頻率合成特性，與分數式作一比較，並試圖找出影響相位雜訊的原因，參考頻率相同，整數除頻值為 206，圖 4-20 為頻譜量測，圖 4-21 為相位雜訊量測。此外，我們亦實現三階多級雜訊整形架構，以便與單迴路架構作一比較，圖 4-22 為使用多級雜訊整形架構所量測到之相位雜訊，可清楚看出單迴路在迴路頻寬內的相位雜訊壓抑能力要比多級雜訊整形要來的好，達 10 至 12dB。在鎖入時間方面，Verilog-HDL 的撰寫可加入跳頻的控制訊號，設計原理如先前所提過之 RESET ，再加上另一時脈訊號，可準確測出鎖入時間，圖 4-23 和圖 4-24 分別為跳向上及向下跳頻 48MHz 之量測結果，鎖入時間小於 29us。表 4-1 為整數型、單迴路、多級雜訊整型之進一步相位雜訊比較。 42 10 Output power (dBm) 0 -10 -20 -30 -40 -50 -60 -70 2474 2478 2476 2482 2480 2486 2484 Frequency (MHz) 圖 4-18 運用三階差異積分調制器之分數式頻率合成器合成頻率 2479.6925MHz 圖 4-19 利用 HP 89441 之 PM 解調來作相位雜訊量測 43 10 Output power (dBm) 0 -10 -20 -30 -40 -50 -60 -70 2466 2470 2468 2474 2472 2478 2476 Frequency (MHz) 圖 4-20 整數式頻率合成器合成 2472MHz 之頻譜圖圖 4-21 整數式頻率合成器之相位雜訊 44 圖 4-22 使用多級雜訊整形架構之相位雜訊整數型單迴路供應電壓 5V 消耗電流 25mA 多級雜訊整型相位雜訊 (dBc/Hz) @17.5KHz -54.5 -54.6 -42 @100KHz -55 -55 -48 @200KHz -86 -87 -66 @500KHz -100 -100 -90 @1MHz -107 -104 -104 @3MHz -114 -112 -111 表 4-1 整數型、單迴路、多級雜訊整型之相位雜訊比較 45 圖 4-23 2432→2480MHz 之上鎖時間量測圖 4-24 2480→2432MHz 之下鎖時間量測 46 5 第五章結論本論文前半部說明了各種頻率合成器，傳統整數式頻率合成器迴路頻寬受到限制的問題，以分數式頻率合成器可充分解決，但分數突波之干擾卻影響頻譜純淨度甚鉅，差異積分調制器則可克服分數突波之干擾。本論文於多種差異積分調制器架構中，選擇單迴路差異積分調制器為研究重心。本文研究並比較傳統多級雜訊整形與單迴路差異積分調制器對於分數式頻率合成器之影響，在時域上，單迴路差異積分調制器具有較少的模數切換，且頻域上能將高頻雜訊平坦化，雜訊整形設計上較具彈性，然設計之複雜度略比多級雜訊整形複雜，但經本文所推導之流程，數位電路硬體實現複雜度已大為降低。最後本論文依設計理論成功實現一利用三階單迴路差異積分調制器來控制分數式頻率合成器之除頻數切換，達成穩定的輸出頻率。其操作頻段在 2400~2500 MHz，具有約 183 Hz 的頻率解析度，大於 60 kHz 的迴路頻寬，相位雜訊在頻率位移為 10 kHz 時低於 -54dBc/Hz；於 3MHz 時低於-112 dBc/Hz。與多級雜訊整型的結果比較，頻寬內雜訊可多壓抑達 10~12dB。 47 參考文獻 [1] B. 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