2025 年 4 月
科 技 写作
April, 2025
低功耗高性能模数转换器的研究进展：基于 SAR
及其混合架构的综述
杨怡宁（学号：202452310431 ）
(电子科技大学 集成电路科学与工程学院, 四川 成都 611731)
摘
要：
模数转换器（ADC）成为芯片系统中不可或缺的关键模块。逐次逼近寄存器型 ADC
（Successive Approximation Register ADC, SAR ADC）因其结构简单、功耗低、适合 CMOS 工艺
等特点，广泛应用于便携设备、无线传感节点、边缘智能等领域。近年来，混合架构的 SAR ADC
也成为研究热点，通过引入时间交错、管线结构、多位决策和数字辅助校准等技术，有效突破了
传统 SAR 在速度、精度上的瓶颈。本文基于两篇权威综述文献及大量中英文研究成果，对 SAR
ADC 的基本原理、CMOS 技术推动下的发展、混合架构形式、代表性设计实例及未来发展趋势进
行全面梳理与分析，旨在为初学者提供一份系统而易懂的学习资料。
关键词： 模数转换器；逐次逼近寄存器型；模拟集成电路
Research Progress on Low-Power, High-Performance Analog-to-Digital
Converters: A Review Based on SAR and Its Hybrid Architectures
杨怡宁 （Student ID: 202452310431）
(University of Electronic Science and Technology of China, School of Integrated Circuit Science and Engineering, Chengdu, Sichuan, 611731)
Abstract： Analog-to-digital converters (ADCs) have become an indispensable key module in the system-on-chip.
Successive Approximation Register ADCs (SAR ADCs) are widely used in portable devices, wireless sensing nodes, edge
intelligence, and other fields due to their simple structure, low power consumption, and suitability for CMOS processes.
In recent years, hybrid architecture SAR ADC has also become a research hotspot, which effectively breaks through the
bottleneck of traditional SAR in terms of speed and accuracy by introducing the techniques of time interleaving, pipeline
structure, multi-bit decision making, and digitally assisted calibration. Based on two authoritative review papers and a
large number of research results in Chinese and English, this paper comprehensively comprehends and analyzes the
fundamentals of SAR ADC, the development driven by CMOS technology, the form of hybrid architectures, the
representative design examples and the future development trend, aiming to provide a systematic and easy-to-understand
learning material for beginners.
Keywords:
Analog-to-digital converter; Successive approximation register type; Analog integrated circuits
提交日期：2025-04-19
作者简介：杨怡宁，女，电子科技大学集成电路科学与工程学院 2024 级硕士生，主要从事模拟电路的研究工作。
2021 年 6 月
科 技 写作
0 引 言
模数转换器（ADC）作为连接模拟世界与数字
系统的桥梁，其性能直接影响整个电子系统的效率
与可靠性。根据架构不同，ADC 可分为闪存型
（Flash）
、
流水线型
（Pipeline）
、
积分型
（Delta-Sigma）
、
逐次逼近型（SAR）等。其中，SAR ADC 因其无需
运放、面积小、功耗低的特点，尤其适用于便携式
设备和低功耗系统。
在传统 ADC 架构中，SAR 以其结构简单、工
作原理易于理解成为教学与低速应用的首选。
然而，
随着先进 CMOS 工艺的推进，以及高性能低功耗需
求的激增，SAR ADC 的应用边界不断拓展。在此
过程中，各类改进型 SAR 架构逐渐出现，如混合管
线式 SAR、
多位决策 SAR、
时间交错 SAR
（TI-SAR）
以及引入冗余与校准机制的结构，极大提升了 SAR
在速度、精度方面的性能。
本文旨在为初学者提供一份循序渐进、逻辑清
晰的 SAR ADC 综述性研究，既涵盖原理基础，又
展望技术前沿，帮助理解 ADC 设计的关键要点和
发展趋势。
1 SAR ADC 的设计背景和基本原理
1.1 SAR ADC 的设计背景
随着物联网（IoT）
、便携式医疗设备及 5G 通
信技术的快速发展，对低功耗、高能效模数转换器
（ADC）的需求呈现指数级增长。传统 ADC 架构
（如流水线型、Flash 型）因受限于功耗、面积或速
度的权衡（trade-off）
，难以满足新兴应用场景下对
能效比（FOM, Figure of Merit）的严苛要求。在此
背景下，逐次逼近型模数转换器（SAR ADC）因其
固有的低功耗特性、结构简洁性及与 CMOS 工艺的
高度兼容性，成为中高精度（8-14 位）
、中等速度
（MS/s 级）应用的核心解决方案。SAR ADC 的核
心优势源于其逐次逼近算法的数字化本质——通过
二分搜索逐步逼近输入信号，仅需单比较器即可实
现转换，显著降低了模拟电路的复杂度。然而，其
性能提升面临多重瓶颈：
（1）噪声与精度限制：采
样网络的 kT/C 噪声、比较器噪声及电容失配问题
制约了高精度设计；
（2）速度-功耗矛盾：转换速度
受限于 DAC 建立时间与比较器延迟，而动态功耗
收稿日期: 2004-0-；定稿日期：2004-0基金项目：
Jun. 2021
随分辨率提升呈指数增长；
（3）工艺缩放效应：先
进工艺节点下，电源电压降低导致信号摆幅缩减，
进一步加剧了噪声与线性度的设计挑战。
LVDS接收
数字部分
电路
CPU/FPGA
电流舵D/A转换器
500MHz
LVDS驱动
500MHz
500MHz
1GHz
电路
÷2
1GHz
图1
1GHz14位DAC
LVDS 驱动电路的应用
1.2 SAR ADC 的基本原理
SAR ADC 的基本工作机制是通过逐步逼近的
方式，将模拟信号转换为数字信号。其核心组成包
括 采 样 保 持 电 路 （ Sample & Hold ）、 比 较 器
（Comparator）、数字-模拟转换器（DAC）以及 SAR
逻辑控制单元。每一次转换从最高位（MSB）开始，
比较输入电压与 DAC 输出电压，决定该位为"1"或
"0"，再继续比较下一位，直到最低位（LSB），最
终得到完整的数字输出。
SAR ADC 常用的 DAC 类型为电容阵列式 DAC，
因其结构紧凑、静态功耗低。二进制加权电容阵列
设计中，每个电容值呈 2 的负次幂关系，可实现精
确的分压。其工作过程通常分为采样阶段和逼近阶
段：首先采样输入电压并存储于电容阵列中，然后
通过逐位切换电容极板连接的参考电压（Vref）或
地电位，实现逼近过程。
由于不使用运算放大器（Op-Amp）
，SAR ADC
天然适配于先进 CMOS 工艺中 MOS 管增益低、供
电电压下降等趋势。此外，SAR 逻辑部分大多为组
合逻辑或有限状态机，所需的功耗极低，整体系统
适合低功耗场景。
然而，传统 SAR ADC 也存在一定局限。例如
其转换速度受到逐位比较机制限制，难以满足高速
应用场景；在高分辨率设计中，电容数组规模迅速
增大，影响面积与匹配精度；比较器在低电压差情
况下容易受到热噪声干扰，导致误判。因此，为提
升性能，研究者开始尝试在 SAR 架构中引入混合机
制，形成多种创新架构。
杨怡宁：低功耗高性能模数转换器的研究进展
化，推动了其向更高分辨率、更快速度和更低功耗
方向发展。
3 混合型 SAR ADC 架构的研究进展
图 1 SAR ADC 电路基本结构
2 CMOS 技术发展对 SAR ADC 的推
动作用
CMOS 工艺的持续进步为 SAR ADC 的发展提
供了强大驱动力。由于 SAR 结构主要由 MOS 管组
成，先进的 CMOS 制程能够显著提升其能效比和集
成度。随着工艺节点不断缩小，MOS 器件的驱动能
力增强、电源电压降低，使得传统需要高增益运放
的架构受到制约，而 SAR ADC 则因其不依赖于放
大器而展现出更强适应性。
首先，比较器设计因工艺进步而受益。动态比
较器成为主流，不再需要持续偏置电流，仅在比较
瞬间导通，极大降低功耗。同时，动态比较器也具
备高速度和较小面积的优点，在低分辨率（如 8~10
位）应用中尤为常见。
其次，电容阵列的实现得益于新型 MOM（金
属-氧化物-金属）或 MIM（金属-绝缘体-金属）电
容结构，使最小单位电容值降至 0.5 fF 甚至更低。
这一突破使得高分辨率 SAR ADC 不再受限于电容
面积，整体功耗与失配误差亦得到控制。
此外，数字逻辑门面积和功耗也随工艺缩小而
下降，从而使得数字辅助技术，如数字校准、非对
称采样、背景匹配误差消除等方法可被有效集成于
芯片中，而不会造成芯片面积的显著增长。
根据 Murmann 教授的统计数据，近年来 ADC
能效（即 FoM，Figure of Merit）指标已由 2000 年
代初期的数百 fJ/step 下降至当前的个位数 fJ/step。
在众多架构中，SAR ADC 在中低分辨率范围（6~12
位）内，表现出优异的能耗比，是低功耗应用场景
中的不二选择。
综上所述，CMOS 工艺的发展不仅增强了 SAR
ADC 的工艺兼容性，更通过元件特性改善和布局优
为了突破传统 SAR ADC 在速度和精度方面的
瓶颈，研究者不断探索多种混合架构。主要包括时
间交错结构（Time-Interleaved SAR ADC）
、多位决
策（Multi-bit per Cycle SAR）
、管线式结构（Pipelined
SAR）
、以及冗余比较与数字校准机制等，这些方法
有效扩展了 SAR ADC 的性能边界。
3.1 时间交错 SAR ADC（TI-SAR）
时间交错技术通过将多个 SAR ADC 通道并行
工作，每个通道错时采样，从而显著提升整体采样
速率。假设有 M 个通道，每个子 ADC 的采样率为
fs，则总体采样率为 M×fs。IBM 在 2014 年提出的
90 GS/s、8 位 SAR ADC 架构采用 64 通道交错，实
现了前所未有的转换速度，充分展现了 TI-SAR 在
高速应用中的优势。
然而，TI-SAR 设计也存在挑战，如通道间的偏
移失配、增益失配、时钟偏移等，会在输出中引入
杂散失真。因此，数字校准与前端采样保持电路设
计成为提高 TI-SAR 性能的关键。
3.2 多位决策 SAR ADC
传统 SAR 每个时钟周期决定 1 位输出，而多位
决策 SAR 在每个周期内利用多个比较器和复杂的
DAC 设计，同时比较多个参考电压，实现 2 位或 3
位的逼近决策，进而减少所需时钟周期，加快转换
速度。此类架构适用于中高速场景，兼顾速度与能
效。
3.3 管线式 SAR 架构（Pipelined SAR）
管线式 SAR 结构通过将整个 ADC 分为若干阶
段，每个阶段独立完成部分位的决策，并传递残差
至下一阶段。此方法保留了 SAR 的低功耗特性，又
利用流水线的并行性提高了转换速度，适用于中高
速、中分辨率的应用场景。
杨怡宁：低功耗高性能模数转换器的研究进展
的设计方案进行了全面梳理。这两种方法分别从单
通道判决效率和多通道并行处理的角度突破了传统
SAR ADC 的速度限制。
4.2 管线型设计实例：14-bit Pipelined SAR ADC by
图 1 Pipelined SAR ADC 电路基本结构
3.4 冗余比较与数字校准机制
在传统二进制加权 SAR 中，若某一位决策出现
错误，无法被纠正，会直接影响转换精度。引入非
二进制加权或冗余比较机制，可通过数字后处理容
忍比较误差，提高可靠性。此外，结合数字校准技
术，可在芯片运行过程中动态调整通道失配与参考
电压误差，有效提升系统整体 SNDR。
这些混合技术的应用，使 SAR ADC 从过去的
低速、低分辨率定位，逐步扩展至中高速、甚至部
分高速场景，在通信、雷达、成像等领域发挥越来
越重要的作用。
Lee (ISSCC 2012)
当采用单一电容阵列实现 n 位 SAR ADC 时，
电容规模会随分辨率呈指数增长，导致建立时间延
长和面积开销增加。为解决这一问题，可采用分段
电容阵列与流水线技术，将 n 位转换拆分为高 n/2
位和低 n/2 位两阶段处理，并通过级间流水线操作
使转换时间减半。由于高位转换已确定主要有效位
（MSB），级间放大器仅需对残差电压进行低精度
放大，其增益要求显著降低，即使在先进 CMOS 工
艺下因开环增益下降也能实现。该架构在保持 SAR
ADC 低功耗优势的同时，有效提升了转换速度，适
用于中等精度与较高采样率的应用场景。
Lee 等人在 2012 年提出一种 14 位、30MS/s 的
Pipelined SAR ADC，
采用 6 位前级+9 位后级架构，
使用静态放大器进行残差放大，并通过数字校正模
块提高整体线性度。该设计以低功耗（2.5mW）实
现高分辨率，FoM 仅 31.3fJ/conv-step，适用于高精
度仪器与传感系统。
4.3 多位决策设计实例：Hong 2.6bit/cycle SAR ADC
4 高性能 SAR ADC 设计实例分析
（ISSCC 2015）
在实际芯片设计与工业应用中，SAR ADC 展现
出多样化的实现策略。下面通过若干权威会议和期
刊中的典型设计实例，分析其架构特点、性能指标
及设计取舍，帮助初学者理解不同架构背后的工程
动因。
Hong 等人在 2015 年展示了一个采用 4 通道时
间交错、2.6bit/step 混合逼近机制的 10 位 SAR ADC，
在 1.7GS/s 采样率下功耗仅 15.4mW。其 FoM 为
30.4fJ，展示了多位决策与 TI 技术相结合在中高速
应用中的高能效优势。
4.1 时间交错型设计实例：IBM 90GS/s 8-bit SAR
4.4 极 低 功 耗 实 例 ： 84nW SAR ADC for IoT
ADC
时间交织（Time-interleaved）技术通过并行运
行多个相同 ADC 通道并以固定时间间隔交错采样，
可有效提升整体转换速率， IBM 在 2014 年 ISSCC
发表了一款采用 64 通道交错的 SAR ADC（Kull et
al.），其采样率高达 90GS/s，分辨率 8 位，功耗
667mW。每个子通道为 1.4GS/s 的 SAR ADC，通过
多级时钟分频器与输入分配器实现高精度同步。该
设计通过数字前端进行通道失配校准，使其适用于
高速通信和数据采集系统，对时间交织 SAR ADC
(Murmann Database)
在超低功耗场景中，如物联网传感节点，CMOS
180nm 工艺下的 10-bit、200kS/s SAR ADC 实现了
仅 84nW 功耗。采用动态比较器和超小单元电容
（0.5fF），以面积换能效，是低速高能效 ADC 设计
的典型案例。
5 技术挑战与未来发展趋势
SAR ADC 尽管在多个方面表现优异，但在实际
杨怡宁：低功耗高性能模数转换器的研究进展
应用中仍面临若干技术挑战。未来的发展趋势需围
绕这些问题展开，以适应更广泛的应用需求。
5.1 高分辨率与高速之间的矛盾
SAR ADC 的基本机制决定了其速度受限于逐
位比较过程，而分辨率的提升通常伴随电容数量指
数级增长。因此，在实现高分辨率（≥14 位）与高
速采样（>100MS/s）同时兼顾时，设计难度显著增
加。未来有望通过自适应分辨率架构、多通道异构
协同、混合管线结构等方式平衡速度与精度。
5.2 比较器性能瓶颈
随着 LSB 电压逐渐减小，比较器需对极小的电
压差做出准确判断。此时，比较器的热噪声、偏移
误差、时钟抖动将显著影响系统信噪比。新型动态
比较器设计及校准技术仍是后续研究重点。
点，在现代 CMOS 芯片中发挥着越来越重要的作用。
本文系统地回顾了其基本原理、工艺适配性、混合
结构演化路径及代表性应用实例。通过不断引入时
间交错、多位逼近、管线结构和数字校准机制，SAR
ADC 正逐步突破传统性能限制，拓展其在高速、高
分辨率、低功耗等多目标场景下的应用边界。
面向未来，SAR ADC 将持续朝向更高性能、更
高集成度、更强智能化方向演进。其在边缘智能、
医疗健康、无线通信、类脑计算等领域的广泛适应
性，使其在模拟前端设计中仍具长远生命力。
参 考 文 献：
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在深亚微米工艺下，电容失配、参考电压漂移
和通道非理想性问题更加突出。基于数字校准的自
适应权重调整、冗余编码、背景标定等技术，已逐
步成为工业界提升转换精度的重要手段。如何进一
步压缩数字逻辑面积与功耗，是提升实用性的重要
方向。
5.4 面向边缘智能系统的融合架构
随着物联网（IoT）
、可穿戴设备和边缘人工智
能（Edge AI）的兴起，ADC 需在极低功耗下完成
复杂信号采样。新型应用正推动 SAR ADC 与智能
采样控制、信号压缩编码、轻量级前端 AI 协处理
模块深度融合，形成感知-计算一体化架构。
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5.5 类脑计算与非传统架构探索
SAR ADC with Background Timing-Skew Calibration
[C]//ISSCC, 2016.
在类脑计算、神经形态芯片等新兴领域中，SAR
ADC 作为模拟信号接口，承担数据采样与预处理的
任务。未来可能演化为事件驱动式 ADC、稀疏采样
ADC 等新形态，与异步神经元模型协同工作。此外，
基于存内计算（In-memory computing）概念的非冯
架构也将对 ADC 的集成提出新要求。
6 结论
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杨怡宁：低功耗高性能模数转换器的研究进展
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