Sequential switching circuit
➢ Combinational logic circuit
➢ Latches and Flip-flops
➢ Feedback
➢
Input
Gates
Gate
(순차회로)
(조합회로)
(래치, 플리플롭)
(피드백)
Output
Latch
Flip-Flop
fig11-1 (a)에서 임의의 시간에 inverter 입력이 0 이면….
✓ fig11-1 (a)의 inverter 출력은 fig11-1 (b)와 같은 진동(Oscillation)하
게 된다.
✓ 이 회로가 진동하는 rate은 inverter의 전파 지연에 의해 결정된다.
✓ fig11-1 (b)와 같은 상황을 출력이 0 또는 1로 정의되지 않았기 때문에
Unstable State 라 한다.
✓
Fig 11-1. Unstable State (output undefined)
✓ 아래 (a) 회로는 두 번째 inverter의 출력은 0 으로 유지 되고, (b)회로의
경우 두 번째 inverter의 출력은 1로 유지된다. → Stable State
Fig 11-2. Stable State (output defined when input is given)
✓ S=0 그리고 R=0인 경우(출력 Q가 0이었을 경우) → Q = 0
✓ S=1 그리고 R=0인 경우 → Q = 1
✓ S=0 그리고 R=0인 경우(이전의 출력 Q=1 이었을 경우) → Q = 1
✓ S=0 그리고 R=1인 경우 → Q = 0
✓ S=0 그리고 R=0인 경우(이전의 출력 Q=0 이었다.) → Q = 0
✓ 회로분석을 시작한 처음 상태로 돌아온다.(S=0, R=0, 이전 Q=0)
✓ 이 회로는 출력이 현재의 입력 뿐만 아니라 과거 일련의 입력에도 의존
하므로, 메모리 특성이 있다고 할 수 있다.
✓ S=1 그리고 R=1인 경우는 고려하지 않는다.
두 개 입력이 (S=R=1) 상태에 있으면 두 개의 출력은 모두 다 동시에 ‘0’ 이 된
다. 이러한 경우 두 개의 출력은 서로 보수관계가 되어야 하는 Latch 기본 동작
에 위배된다. 또한 S=R=0으로 변하게 되면 출력이 1,0,1… 반복되는 불안한 상
태가 된다.
Fig 11-6. Improper S-R Latch Operation (S=R=1; prohibited)
✓ S=1 그리고 R=1인 경우를 고려하지 않는다고 가정하면
S=0, R=0인 경우: 이전 출력 값을 출력한다.(Q = 이전 출력)
S=1, R=0인 경우: Q = 1  Set
S=0, R=1인 경우: Q = 0  Reset
Standard S-R Latch Symbol
Q 가 S 앞에 있음에 주의!
Fig 11-5. S-R Latch(cross-coupled structure)
위 그림을 대칭적으로 다시 그리면 Fig. 11-5(a) 와 같게 됨.
Standard
S-R Latch Symbol
Q 가 S 앞에 있음에 주의!
Fig 11-5. S-R Latch(cross-coupled structure)
Fig 11-7. Timing Diagram for S-R Latch
입력이 변화되면 짧은 시간(ε) 후에 출력 값이 변화한다.
➔ latch의 속도 결정
Fig 11-11. Gated D Latch
Fig 11-12. Symbol and Truth Table for Gated Latch
G
D
Q
Q+
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
0
1
1
✓ D Latch와 달리 D Flip-Flop은 데이터 입력(D)과 클럭(Ck)으로 구성된다.
✓ 즉 D 플립플롭은 D 입력의 변화에 따라서가 아니라 클럭에 반응하여 변
화한다.
✓ 만일 출력이 클럭 입력의 0에서 1로의 전환 시에 변화한다면 플립플롭
은 클럭의 상승 에지(rising-edge)에서 트리거 (trigger) 된다고 말한다.
✓ 만일 출력이 클럭 입력의 1에서 0으로의 전환 시에 변화한다면 플립플
롭은 클럭의 하강 에지(falling-edge)에서 트리거 (trigger) 된다고 말한다.
✓ 클럭 입력에 있는 반전 표시 방울이 있는 FF은 하강 에지 트리거 FF이다.
✓ 방울이 없는 경우는 FF는상승 에지 트리거 FF 이다.
✓ 활성 에지(active edge)라는 용어는 플립플롭의 상태 변화를 촉발하는 클
럭 에지(상승 또는 하강)를 지칭한다.
Figure 11-13. D Flip-Flops
✓ 활성 클럭 에지 후의 D 플립플롭의 상태 (Q+)는 활성에지에서의 입력(D)와
같다.
D
Q
Q+
0
0
1
1
0
1
0
1
0
0
1
1
Q+ = D
Figure 11-14. Timing for D Flip-Flop (Falling-Edge Trigger)
Fig 11-18. S-R Flip-Flop
Operation summary :
S=R=0
S=1, R=0
S=0, R=1
S=R=1
No state change
Set Q to 1 (after active Ck edge)
Reset Q to 0 (after active Ck edge)
Not allowed
Fig 11-19. S-R Flip-Flop Implementation and Timing
Figure 11-20. J-K Flip-Flop (Q Changes on the Rising Edge)
J
0
0
0
0
1
1
1
1
Q
K
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
Q+
0
1
0
0
1
1
1
0
Q + = JQ + K Q
(b ) Truth table and characteristic equation
Fig 11-21. Master-Slave J-K Flip-Flop (Q Changes on Rising Edge)
Figure 11-22. T Flip-Flop
T
Q
Q+
0
0
1
1
0
1
0
1
0
1
1
0
Q + = T Q + TQ = T  Q
(b )
Figure 11-23. Timing Diagram for T Flip-Flop (Falling-Edge
Trigger)
Fig 11-23. Timing Diagram for T Flip-Flop (Falling-Edge Trigger)
✓ T FF은 다음과 같이 J-K FF과 D FF을 이용해 구현할 수 있다.
Q + = JQ + K Q = TQ + T Q
Figure 11-24. Implementation of T Flip-Flop
✓ FF은 클럭과는 독립적으로 FF을 어던 초기 상태(initial state)로 만
들기 위해 부가적인 입력을 가질 수 있다.
✓ 여기서 어떤 초기 상태란 0의 상태 또는 1의 상태를 나타낸다.
✓ 초기상태를 0으로 만드는 입력신호: Clear (Clr)
✓ 초기상태를 1으로 만드는 입력신호: Preset (Pre)
Ck
x
x
x
D PreN ClrN
x
x
x

0
1

0,1, x
0
0
1
1
1
1
0
1
0
1
1
1
Figure 11-25. D Flip-Flop with Clear and Preset
Q+
(not allowed)
1
0
0
1
Q(no change)
✓ fig 11-25에서의 D FF의 부가 입력신호 Clr과 Pre은 작은 방울(반전
표시)을 가지고 있기 때문에 FF을 1로 set하거나 0으로 clear 시키기
위해서 1이 아닌 0이 입력되어야 한다는 것을 나타낸다.
✓이를 저레벨 활성(active low)라고 부른다.
✓ Clear + active low = ClrN
✓ Preset + active low = PreN
✓ 따라서 ClrN에 0이 입력되면 출력 Q는 0이 되고, PreN에 0이 입력
되면 출력은 1이 된다.
✓ 이 입력들은 D 입력이나, 클럭 입력에 상관없이 비동기적으로 동작
한다.
Figure 11-26. Timing Diagram for D Flip-Flop with Asynchronous Clear and Preset
✓ FF 의 enable(En) , clock(Ck) 이 변하더라도 이전 데이터 값 유지 필요 시
(a) 클럭 자체의 동작을 gating 하는 방식: 클럭 지연 발생의 문제점. fig 11-27 (a)
(b) Clock Enable (CE) 을 사용하는 방식: CE=1 에서만 FF 회로 동작. fig 11-27 (b)
The characteristic equation :
The MUX output :
Q + = Q  CE  + D  CE
Q + = D = Q  CE  + Din  CE
Figure 11-27. D Flip-Flop with Clock Enable
Q + = S + RQ (SR = 0)
(S-R latch or flip-flop)
Q + = GD + GQ
(gated D latch)
Q+ = D
(D flip-flop)
Q + = D  CE + Q  CE
(D-CE flip-flop)
Q + = JQ + K Q
(J-K flip-flop)
Q + = T  Q = T Q + TQ
(T flip-flop)