ГОУ ВПО САРАТОВСКИЙ ГОСУДАРСТВЕННЫЙ ТЕХНИЧЕСКИЙ УНИВЕРСИТЕТ
БАЛАКОВСКИЙ ИНСТИТУТ ТЕХНИКИ, ТЕХНОЛОГИИ И УПРАВЛЕНИЯ
ФАКУЛЬТЕТ ВЕЧЕРНЕ-ЗАОЧНЫЙ
КАФЕДРА: « УПРАВЛЕНИЕ И ИНФОРМАТИКА В ТЕХНИЧЕСКИХ СИСТЕМАХ»
КУРСОВОЙ ПРОЕКТ
по дисциплине
Микропроцессорные устройства систем управления
Проектирование управляющей микроЭВМ
на базе процессора К580ВМ80
Выполнил: ст. гр. УИТ-63в
Калинина К.С.
Допущен к защите
Защитил с оценкой
Руководитель проекта
_____________________
Евтушевская Т.Д.________
Евтушевская Т.Д.________
“___” ___________2010 г
“___”___________2010 г
2010
СОДЕРЖАНИЕ
Введение
3
1 Анализ технического задания
5
2 Разработка процессорного модуля
6
2.1 Описание микропроцессора К580ВМ80
6
2.2 Вспомогательные интерфейсные микросхемы
12
2.3 Уточненная структурная схема
16
3 Разработка подсистемы памяти
18
3.1 ОЗУ К565РУ6
18
3.2 ПЗУ К541РЕ1
4 Разработка подсистем ввода-вывода, прерываний, прямого
21
доступа к памяти. Выбор таймера.
25
4.1 Подсистема ввода/вывода
25
4.2 Контроллер прерываний
28
4.3 Контроллер прямого доступа к памяти
30
4.4 Программируемый таймер
32
4.5 Аналогово-цифровой преобразователь
36
5 Уточненная схема МПС на основе МП К580ВМ80
40
6 Реализация микропроцессора К580Вм80 в системе
43
7 Разработка блок-схемы управляющей программы
44
Заключение
46
Список используемой литературы
47
Приложение А
48
Из Лис № докум.
Разраб.
м.
т Калинина
Провер. Евтушевская
Н.
Утверд.
Контр.
Подпись
Да
та
УИТС.161ХХХ.305.ПЗ
Лит.
Проектирование управляющей
микро-ЭВМ
Лист
2
Листов
50
БИТТУ УИТ- 63в
ВВЕДЕНИЕ
Развитие микропроцессорной техники началось сравнительно недавно.
Первое сообщение о разработке микропроцессора I-4004 опубликовала фирма Intel в 1971 г.
Способность к программированию последовательности выполняемых
функций, т.е. способность работать по заданной программе, является основным
отличием МП от элементов «жесткой» логики (интегральных схем малой и средней степени интеграции). Кроме физической структуры микропроцессора, называемой аппаратными средствами, на выполняемый им алгоритм влияют программные средства, т.е. последовательность команд и данных, записанных в запоминающем устройстве. В общем виде аппаратные средства микропроцессора
повторяют структуру процессора ЭВМ и включают: арифметическо-логическое
устройство, устройство управления и несколько рабочих регистров. Микропроцессор может состоять из одной или нескольких интегральных схем, распределенных по принципу выполняемых функций.
Таким образом, микропроцессор - это программно-управляемое устройство, осуществляющее процесс обработки информации, управления им, построенное на одной или нескольких больших интегральных схемах (БИС).
Совершенствование технологии производства интегральных схем привело
к тому, что за сравнительно небольшое время появилось четыре поколения микропроцессоров, отличающихся своими техническими характеристиками:
Создание микропроцессора (МП) явилось следствием развития и совершенствования технологии производства интегральных схем. Повышение степени
интеграции микросхем привело к закономерному этапу в развитии вычислительной техники - реализации архитектуры ЭВМ на одной интегральной схеме.
- медленно действующие (время выполнения команды 10..20 мкс) четырехразрядные МП, имеющие относительно ограниченный набор команд, объем
памяти и видов адресации;
Изм Лис
.
т
№ докум.
Подпись
Да
та
УИТС.161ХХХ.305.ПЗ
Лис
т
3
- четырех- и восьмиразрядные МП с временем выполнения команд 2...5
мкс, расширенным набором команд, объемом памяти и различными видами адресации. Эти МП проще в использовании, так как выпускаются комплектами совместимых и взаимно дополняющих друг друга БИС;
- быстродействующие (время выполнения команды 100…300 нс) секционированные МП, выполняемые с использованием биполярной технологии и микропрограммным принципом управления, а также 16-разрядные процессоры и
спецпроцессоры;
- однокристальные микроЭВМ с встроенными портами ввода-вывода и запоминающими устройствами, 32-разрядные микропроцессоры.
В настоящее время микропроцессоры и изготовленные на их базе микроЭВМ присутствуют практически во всех областях деятельности человека.
Использование микропроцессоров и микроЭВМ в составе промышленного
оборудования обеспечивает снижение на порядок их стоимости по сравнению с
системами на элементах малой и средней степени интеграции, реализующих аналогичные функции. Одновременно достигается резкое уменьшение массы и габаритных размеров, а также энергопотребления систем. Переход на новую элементную базу повышает технологичность и воспроизводимость систем промышленной
автоматики, резко расширяет экономически доступную сферу их применения.
Целью курсового проекта является проектирование управляющей микроЭВМ на базе процессора К580ВМ80, реализующей заданные взаимодействия с
объектом управления.
Изм Лис
.
т
№ докум.
Подпись
Да
та
УИТС.161ХХХ.305.ПЗ
Лист
4
1 АНАЛИЗ ТЕХНИЧЕСКОГО ЗАДАНИЯ
Целью курсового проекта является разработка микропроцессорной управляющей ЭВМ на базе микропроцессора К580ВМ80, реализующей заданные взаимодействия с объектом управления, оперативным запоминающим устройством
К565РУ6, постоянным запоминающим устройством К541РЕ1.
Алгоритм управления определяется функциями:________________ ______
_____ у1 = х1vх2vх3vх4, t1 = 90 мкс,___________________________ __________
где х1, х2, х3, х4 – значения двоичных датчиков;____________________________
____ у2 = min(NU1;NU2), t2 = 120 мкс, t3 = 90 мкс, _________________________
где NU1, NU2 – 16-разрядные двоичные коды;____________ _________________
_____t1, t2, t3 – длительность управляющих сигналов;.______________________
Спроектированная микро-ЭВМ
включает в себя следующие основные устрой-
ства: процессорный модуль; память, состоящую из ОЗУ и ПЗУ; устройства параллельного ввода/вывода для связи с ОУ; блок последовательного канала для
связи с ЭВМ верхнего уровня; программируемый системный таймер; контроллер
прерываний; контроллер прямого доступа в память.
Все устройства системы объединяются общей магистралью, требования к
которому определяются заданным типом микропроцессора (микро-ЭВМ). Обмен
данными по интерфейсу осуществляться как в едином адресном пространстве,
так и в разделенном с помощью управляющих сигналов обращения к ЗУ и ВУ.
Процессорный модуль включает в себя микропроцессор (микроЭВМ) и
дополнительные БИС (СИС), обеспечивающие реализацию вспомогательных
функций (тактовый генератор, шинные формирователи и др.).
Устройства ввода для связи с ОУ обеспечивают ввод в ПМ значений x1,
x2, x3 двоичных датчиков, а так же 8-разрядных двоичных кодов NU1, NU2,
принимаемых с выходов АЦП. Сигнал датчика аварийной ситуации xa воспринимается только подсистемой прерываний.
Изм Лис
.
т
№ докум.
Подпись
Да
та
УИТС.161ХХХ.305.ПЗ
Лис
т
5
2 РАЗРАБОТКА ПРОЦЕССОРНОГО МОДУЛЯ
2.1 Описание микропроцессора К580ВМ80
Восьмиразрядный однокристальный МП К580ВМ80 (аналог I-8080), выполняющий около 0,5 млн Intel I-8086. Изготовленный в апреле 1974 года по технологии 6 мкм, процессор синхронизируется тактовой частотой 2 МГЦ, 4,5 тыс.
транзисторов составляют кристалл. К580ВМ80 применялся в компьютерах Altair
computer (первые ПК), устройствах управления уличным освещением, калькуляторах общего назначения.
Центральный процессорный элемент КР580ВМ80 является функционально
законченным однокристальным параллельным 8-разрядным микропроцессором с
фиксированной системой команд. В микропроцессоре отсутствуют возможности
аппаратного наращивания разрядности обрабатываемых данных.
МП рассчитан на эксплуатацию в закрытом помещении при температуре
от +5 до +400С, относительной влажности воздуха от 40 до 80% при 25 0С и атмосферном давлении от 83,5 до 106 кПа (от 630 до 800 мм ртутного столба).
Основные параметры:
Разрядность обрабатываемых данных
8
Число выполняемых команд
78
Максимальный объем адресной памяти
64кбайт
Число адресных устройств ввода-вывода
256/256
Число уровней прерывания
8
Виды адресации:
прямая, косвенная, непосредственная, регистровая, по указателю стека
Быстродействие и выполнение операций типа регистр-регистр 625 тыс.
оп./с
Изм Лис
.
т
Тактовая частота
 2.5МГц
Потребляемая мощность
 1250мВт
№ докум.
Подпись
Да
та
УИТС.161ХХХ.305.ПЗ
Лис
т
6
Для работы микросхемы требуется три источника напряжения питания:
+12В  5%, +5В  5%, -5В  5%.
2.1.1 Структура микропроцессора. Структурная схема микропроцессора приведена на рисунке 1. В состав БИС входят: 8-разрядное арифметикологическое устройство; регистр признаков, фиксирующий признаки, вырабатываемые ALU в процессе выполнения команд; аккумулятор; регистр аккумулятора; регистр временного хранения операндов; десятичный корректор, выполняющий перевод информации из двоичной в двоично-десятичную
форму;
регистр команд , предназначенный для хранения первого байта команды, содержащего код операции; дешифратор команд; блок регистров для приема, выдачи и
хранения информации в процессе выполнения программ, содержащий программный счетчик, указатель стека, регистр адреса, шесть регистров общего назначения
и вспомогательные регистры; схема управления и синхронизации, формирующая
последовательности управляющих сигналов для работы ALU и блока регистров;
16-разрядный буферный регистр адреса; 8-разрядный буферный регистр данных, двунаправленный мультиплексор для обмена операндами и результатами
операций между ALU и блоком регистров по внутренней шине данных.
Программный счетчик предназначен для хранения текущего адреса команды, который автоматически увеличивается в процессе выполнения команды
на 1, 2 или 3 в зависимости от формата выполняемой команды.
Указатель стека содержит адрес вершины стека, а сам стек может использовать любую зону ОЗУ объемом до 64К байт или специальное ОЗУ, адресуемое
сигналом STACK. Содержимое указателя стека уменьшается на 2, когда данные
загружаются в стек, и увеличивается на 2, когда данные извлекаются из стека.
Изм Лис
.
т
№ докум.
Подпись
Да
та
УИТС.161ХХХ.305.ПЗ
Лист
7
Рисунок 1 - Структурная схема микропроцессора К580ВМ80
Рисунок 2 - Назначение выводов процессора К580
Изм Лис
.
т
№ докум.
Подпись
Да
та
УИТС.161ХХХ.305.ПЗ
Лис
т
8
Микропроцессор имеет 16-разрядный трехстабильный канал адреса А (150), 8- разрядный двунаправленный трехстабильный канал данных D (7-0), четыре
входных и шесть выходных выводов управления. МП обеспечивает адресацию
внешней памяти объемом до 64 Кбайт, а также адресацию 256 устройств ввода и
256 устройств вывода.
Таблица 1 - Входные управляющие сигналы МП К580ВМ80
Номера
Обозначение
контактов
англ.
рус.
0-2, 3-16
A0-A15
А0-А15
3-10
D0-D7
Д0-Д7
Тип
Состоя-
сигнала
ние
Выход
1
Информационная шина Вх/вых.
1
Назначение
Адресная шина
Напряжение питания +
5В
15,22
CKL1,CKL2
ф1,ф2
Тактовые сигналы
Вход
0
SYNG
СИНХ
Синхронизация
READ
ГТ
Сигнал «готовность»
ЧТ
Линия считывания
Выход
0
ЗП
Линия записи
Выход
0
ЗПР
Запрос прерываний
Вход
0
16
РПР
Выход
0
24
ОЖ
Линия регенерации динамической памяти
Линия ожидания
Вход
0
Сброса
Вход
0
23
14
WR
12
RESET
СБР
13
DBIN
ЗПДП
Вход
21
HLDA
ППДП
Выход
Общ
Общий
Установка флагов производится при выполнении следующих условий:
флаг знака S, если знаковый бит результата операции равен 1, иначе сбрасывается;
Изм Лис
.
т
№ докум.
Подпись
Да
та
УИТС.161ХХХ.305.ПЗ
Лис
т
9
флаг нуля Z, если результат операции равен 0, в противном случае сбрасывается;
флаг дополнительного переноса АС при наличии переноса из третьего разряда, иначе сбрасывается;
флаг четности Р, если результат содержит четное число единиц, иначе
сбрасывается;
флаг переноса СY при наличии переноса (при сложении) или заема (при
вычитании) из старшего разряда результата, иначе сбрасывается.
2.1.2 Система команд микропроцессора К580ВМ80 . Данные в микропроцессоре представлены
в
виде
8-разрядных (однобайтовых) кодов. Для
идентификации отдельных разрядов в байте они нумеруются от DO до D7 и считаются расположенными справа налево. При этом пулевой бит DO соответствует
младшему разряду, a D7 - старшему разряду. Однобайтовый код может рассматриваться либо как положительное целое число с диапазоном значений от 0 до 255,
либо как целое число со знаком в дополнительном коде с диапазоном значений от
-128 до +127. Для целых чисел можно использовать двухбайтное и многобайтное
представления.
Форматы команд могут быть одно-, двух- или трехбайтными. Многобайтная команда должна размещаться в последовательно расположенных ячейках памяти, а в первом байте команды В1 всегда указывается код операции (КОП).
Для управления процессом выполнения программы используется словосостояние программы. Старший байт слова-состояния представляет содержимое
аккумулятора, а младший - содержит флаги условий регистра признаков, определяемые результатом вычисления арифметических и логических операций.
В микропроцессоре используются пять способов адресации данных:
прямая — адрес М ячейки памяти, где расположен операнд, указывается во
втором (младшая часть адреса) и в третьем (старшая часть адреса) байтах команды;
Изм Лис
.
т
№ докум.
Подпись
Да
та
УИТС.161ХХХ.305.ПЗ
Лис
т
10
регистровая - в команде задается адрес оперативного регистра или пары
регистров, где находится, соответственно, 8- или 16-битовый операнд;
регистровая косвенная – адрес М ячейки памяти, где расположен операнд
определяется содержимым парного регистра, явно или неявно указанного в команде; при этом старший байт адреса находится в первом регистре пары, а младший - во втором;
непосредственная – операнд содержится в команде: для двухбайтовых команд — во втором байте, для трехбайтовых — во втором (младшая часть операнда) и в третьем (старшая часть операнда) байтах команды;
стековая — адрес ячейки памяти, содержащей операнд, находится в указателе стека.
Специфический способ адресации памяти используется в однобайтовой
команде RST, применяемой при обработке прерывания для вызова одной из восьми подпрограмм обслуживания прерываний. Команды RST различаются по номеру N, задаваемому в трехбайтовом поле кода команды. В результате выполнения
команды RSTN управление передается по адресу, определяемому
восьмикрат-
ным увеличением N.
Система команд МП содержит 78 команд, включающих 111 операций. По
функциональному признаку команды микропроцессора делятся на пять групп:
- команды передачи данных из регистра в регистр или память и из памяти в
регистр:
- арифметические команды: сложения, вычитания, инкремента и декремента:
- логические команды: И, ИЛИ, исключающее ИЛИ, сравнение, сдвиг, инвертирование:
- команды передачи управления и обработки подпрограмм:
- команды ввода/ вывода и управления состоянием процессора.
Изм Лис
.
т
№ докум.
Подпись
Да
та
УИТС.161ХХХ.305.ПЗ
Лис
т
11
2.1.3
Арифметическо-логическое
устройство.
Восьмиразрядная
комбинированная схема АЛУ выполняет арифметические и логические операции
над 8-разрядными числами в процессе межрегистровых пересылок. К одному из
входов схемы АЛУ всегда подключен аккумулятор, к другому через регистр Т
может быть подключен любой из общих регистров.
Арифметическо-логическое устройство имеет собственный регистр временного хранения Т. Он позволяет избежать возникновения «гонок», когда какойлибо из общих регистров используется в одной операции и в качестве регистраоперанда, и в качестве регистра-результата.
Арифметическо-логическое устройство непосредственно связано с регистром признаков, в соответствующих разрядах которого фиксируются особенности выполнения каждой операции: нулевой результат в аккумуляторе — Z, перенос из старшего разряда — CY, знак результата — S, паритет — Р и вспомогательный перенос из младшего полубайта— АС. Наличие в МП регистра признаков упрощает осуществление программных переходов в зависимости от состояния
одного или более триггеров признаков. Арифметическо-логическое устройство
позволяет в процессе межрегистровых «пересылок с перекосом» выполнять операции сдвига на один разряд вправо или влево. Многократный сдвиг реализуется
последовательностью одноразрядных сдвигов, т. е. последовательно расположенными в программе командами сдвига.
В состав АЛУ входит комбинационная схема десятичного корректора ДК,
назначение которого состоит в том, чтобы под воздействием специальной команды интерпретировать результат выполнения двоичной операции как результат
операции десятичной арифметики. Для этого к старшей тетраде в схеме ДК прибавляется число 6, кроме тех случаев, когда либо не возникал перенос ни из одной
тетрады и содержимое старшей и младшей тетрад находится в пределах 0—9 и
0—9 (или 0—8 и А—F) соответственно, либо не было переноса из старшей тетрады, содержащей число 0—9 и был перенос из младшей.
Изм Лис
.
т
№ докум.
Подпись
Да
та
УИТС.161ХХХ.305.ПЗ
Лис
т
13
К младшей тетраде одновременно также прибавляется число 6, кроме случая отсутствия переноса из младшей тетрады, содержащей число 0—9. Межтетрадные связи при этом не разрываются.
Арифметическо-логическое устройство реализует простейшие арифметические и логические операции (сложение, вычитание, сдвиги, сравнение, логическое умножение и т.п.). Все более сложные операции (умножение, деление,
вычисление элементарных функций и др.) выполняются по подпрограммам.
Изм Лис
.
т
№ докум.
Подпись
Да
та
УИТС.161ХХХ.305.ПЗ
Лис
т
13
2.2 Вспомогательные интерфейсные микросхемы
Разработка генератора тактовых импульсов
Генератор тактовых импульсов КР580ГФ24 предназначен для синхронизации микропроцессорных систем на основе комплекта К580. Генератор тактовых импульсов (ГТИ) формирует тактовые импульсы частотой до 2.5 мГн, амплитудой 12 В, тактовые импульсы амплитудой до 5 В для ТТЛ-схем, а также некоторые управляющие сигналы для микропроцессорной системы.
Структурная схема ГТИ и подключение к МП представлены на рисунке 3.
X1
OSC
G
X2
TAN
K
+
логические
схемы
SYN
C
RESIN
Ф1
Счетчик
Ф2
Ф2ТТЛ
&
ГЭ
1
STB
T
RESET
T
READ
Y
D
C
RDYI
N
D
C
Рисунок 3 - Структурная схема и подключение ГТИ
ГТИ состоит из задающего генератора (SGN), генератора тактовых импульсов (GLG), порогового элемента формирователей и логических схем. Для работы ГТИ необходимо подключение внешнего кварцевого резонатора с частотой
колебаний в 9 раз большей, чем частота выходных тактовых импульсов ГТИ.
Изм Лис
.
т
№ докум.
Подпись
Да
та
УИТС.161ХХХ.305.ПЗ
Лис
т
14
Таблица 2 - Назначение выводов КР580ГФ24
Вывод
1
Обозначение
англ.
рус.
RESET
СБ
Выход
Состояние
0,1,z
РСБ
вход
0,1,z
RDYIN
RDY
SYN
C
ГТ
ГТ
СИНХ
С
вход
выход
вход
выход
0,1
0,1
0,1
0,1
7
STB
СТБ
выход
0,1
Функциональное
назначение
Установка в исходное
состояние мп
Вход для генерации
сигнала «Сброс»
Сигнал «готовность»
Сигнал «готовность»
Сигнал синхронизации
Тактовый сигнал, синхронный с фазой С2
Стробирующий сигнал
2
RESIN
3
4
5
6
8
GND
общ
-
-
Общий
9
UCC2
-
-
-
Напряжение +12 В
10
C2
С2
выход
11
C1
С1
выход
12
OSC
ТТЛ
выход
13
TANK
ПКК
-
14
X1
ПРЗ
-
15
X2
ПРЗ
-
16
UCC1
5В
-
Тип сигнала
Тактовые сигналы фаза
С2(+12В)
Тактовые сигналы фаза
С1(+12В)
Тактовые сигналы
опорной частоты (ТТЛ)
Вывод для подключения колебательного
контура
Вывод для подключения резонатора
Вывод для подключения резонатора
Напряжение +5V
2.2.1 Разработка системного контроллера и шинного формирователя. Системный контроллер и шинный формирователь КР580ВК28 предназначен для фиксации слова-состояния МП, выработки системных управляющих сигналов, буферизации шины данных МП и управления направлением передачи.
Структурная схема системного контроллера и шинного формирователя
Изм Лис
.
т
№ докум.
Подпись
Да
та
УИТС.161ХХХ.305.ПЗ
Лис
т
15
(СКФ) приведена на рисунке 4. В состав СКФ входят: шинный формировательусилитель (BF), обеспечивающий увеличение нагрузочной способности системной информационной шины; регистр (RG) для записи и хранения слова-состояния
МП; комбинационная схема (PLA) для формирования выходных управляющих
сигналов.
Рисунок 4 - Структурная схема и подключение системного контроллера и
шинного формирователя
К580BA86
А BD B 19
1
0
0 18
2
1
1 17
3
2
2 16
4
3
3 15
5
4
4 14
6
5
5 13
7
6
6 12
8
7
7 20
9
OE
Ucc 10
11
T
GND
Рисунок 5 – Условно-графическое обозначение К580ВА86
Таблица 3 — Описание выводов шинного формирователя КР580ВА86
Номер
Обозначение
Назначение
Тип сигна-
Состояние
вывода
англ.
рус.
1–8
А0 – А7
А0 – А7
Шина А
вход/выход
0,1
9
ОЕ
РВ
Вход
0,1
10
GND
Разрешение
выхода
Общий
11
T
НП
вход/выход
0,1
19 – 12
B0 – B7
Б0-Б7
Направление
передачи
Шина В
вход/выход
0,1
20
Ucc
Осн.+5В
+5 В
Изм Лис
.
т
№ докум.
Подпись
Да
та
ла
УИТС.161ХХХ.305.ПЗ
Лис
т
16
2. 3 Упрощенная структурная схема
В
рассматриваемой
цифровой
системе,
как
правило,
информация
передается от одного узла вычислительной системы к другому в виде двоичных
сигналов. Если информация передается из одного блока в другой по одной линии
путем представления логических уравнений в виде последовательных рядов, то
под таким видом подразумевается последовательную передачу информации.
Достоинством такого способа является минимизация числа видов связи, но для
передачи слова из n бит требуется n тактов синхронизации. При параллельном
способе передачи информации каждый из n бит посылается по отдельной линии, а
сами линии упорядочиваются. Под шиной, в этом случае подразумевается
совокупность
линий,
по
которым
передается
информация.
Информация
передается по шине параллельно битами, а последовательно словами. Каждый
элемент данных считывается с шины синхронно с системой синхронизации.
Остановим свой выбор на трехшинной организации конструкции микроЭВМ, представленной на рисунке 6.
ШУ
Шинный
формирователь
Ш
МП
У
М
П
ОЗУ
ПЗУ О Таймер У УВВ
ЗУ
ВВ
ШД
Ш
Д
ША
Ш
А
Генератор
импульсов
Рисунок 6 - Трехшинная организация конструкции микропроцессорного
устройства
Изм Лис
.
т
№ докум.
Подпись
Да
та
УИТС.161ХХХ.305.ПЗ
Лис
т
17
В такой схеме (организации системы) различают 3 шины: управления, адресную и данных.
По ШУ передаются служебные управляющие слова (сигналы синхронизации, чтения, запись, запросы на прерывание, подтверждение адреса и др.)
По шине адреса происходит передача микропроцессором адреса из ОЗУ в
ПЗУ или устройств ввода/вывода, по шине данных - соответственно передача
данных.
Раздельная ШД и ША характерны для большинства микроЭВМ. Выделение отдельно шин для всех управляющих сигналов, адресной информации и данных, упрощает организацию обмена информации между отельными компонентами и уменьшает время выполнения команд в микроЭВМ.
Изм Лис
.
т
№ докум.
Подпись
Да
та
УИТС.161ХХХ.305.ПЗ
Лис
т
18
3 РАЗРАБОТКА ПОДСИСТЕМЫ ПАМЯТИ
3.1 Оперативное запоминающее устройство КР565РУ6
Микросхемы серии К565 представляют собой оперативные запоминающие устройства с произвольной выборкой динамического типа, изготавливаются
по n – канальной МОП – технологии с кремниевыми затворами и двумя типами
транзисторов (с индивидуальным и встроенным каналом) и предназначены для
построения накопителей ОЗУ большой емкости.
В ПЗУ запоминающие элементы объединяются в двухкоординатную матрицу, образованную при пересечении совокупности входных (чисел) и выходных
(разрядов) информационных шин. В местах пересечения шин могут быть включены диоды, биполярные транзисторы и МОП – транзисторы. Запоминающим
элементом накопителя ПЗУ является один МОП – транзистор, выполняемый с
тонким либо с толстым слоем под затвором в зависимости от того, какая информация должна храниться в данной ячейке.
Рисунок 7 – Организация масочного ПЗУ (а) и обобщенная логическая
__структура (б) КР565РУ6
Изм Лис
№ докум.
Под-
Да
УИТС.161ХХХ.305.ПЗ
Лист
19
Рисунок 8 – Цоколевка корпуса К565РУ6
Таблица 4 – Назначение выводов К565РУ6
Номера
Обозначение
контактов
англ.
1-8, 19, 22,
23
А0 – А6
рус.
А0-А6
Назначение
Адресная шина
Считывание информа-
Тип сиг-
Состоя-
нала
ние
Вход
1,0
Вх/вых.
0,1,z
9-11, 13-17
D0
12
DI
24
Ucc
18
RAS
Выбор адреса строк
Вх/вых.
0,1,z
20
CAS
Выбор адреса столбцов
Вх/вых.
0,1,z
WE
Сигнал запись/чтение
Д0
ции
Запись информации
Напряжение питания
+5В
Регенерация информации в динамических ячейках памяти осуществляется за 128 циклов путем обращения к каждой из 128 строк не ранее, чем через
каждые 2 мс перебором адресов А(0-6). Регенерация может быть осуществлена в
любом из режимов ОЗУ, однако наиболее просто ее выполнить в режиме регенерации по сигналу RAS, когда сигнал CAS находиться в неактивном высоком ло-
Изм Лис
.
т
№ докум.
Подпись
Да
та
УИТС.161ХХХ.305.ПЗ
Лис
т
20
гическом состоянии.
Основные параметры ОЗУ:
Напряжение питания, Uсс В
4,5-5,5;
Ток потребления, мА:
Динамический ICCAV
<45(27);
хранения ICCS
<3,2;
Входное напряжение, В:
высокого уровня UIN
2,4-6,0;
низкого уровня UIL
-1,0…+0,8;
Выходное напряжение, В:
высокого уровня UOH при IOH = -2 мА
>2,4;
низкого уровня UOL при IOL = 4 мА
<0,4;
Время выборки относительно сигнала выбора адреса столбцов tCAS, нс
70.
Подробная схема подключения ОЗУ к шинам адреса и данных посредством буферного регистра и шинного формирователя будет представлена в
пункте разработки уточненной схемы МП БИС, сигналы и входы с помощью которых производиться подключение микросхемы будут указаны в пункте подбора
буферного регистра и шинного формирователя.
БР
ША
ОЗУ
ФШ
ШД
Рисунок 9 – Подключение ОЗУ к шинам адреса и данных
Изм Лис
№ докум.
Под-
Да
УИТС.161ХХХ.305.ПЗ
Лис
т
21
3.2 Постоянное запоминающее устройство К541РЕ1
Небольшая часть микросхем ПЗУ выполнена по другим технологиям:
ИИЛ (К541), Микросхемы серии К1623 отличаются самым низким уровнем энергопотребления, но по быстродействию они существенно уступают микросхемам
К556 серии. Для микросхем ППЗУ всех серий, кроме К500, К1500, К565, характерны такие свойства, как единое напряжение питания 5 В, наличие входных и
выходных ТТЛ-уровней напряжения логического 0 (0,4 В) и логической 1 (2,4 В)
и, следовательно, полная совместимость микросхем, однотипные выходы: либо с
тремя состояниями, либо с открытым коллектором. Микросхемы с выходами
ТТЛ-ОК требуют подключения к ним внешних резисторов и источника напряжения питания.
Названные микросхемы ПЛМ имеют 16 входов At5—Ао для переменных,
над которыми ПЛМ выполняет запрограммированные операции, вход CS с нулевым разрешающим уровнем, вход PR разрешения записи, т. е. программирования, и восемь выходов.
Структура микросхемы (рисунок 5) включает операционную часть из
матрицы И, матрицы ИЛИ, входных и выходных усилителей и программирующую часть из адресных формирователей FA1, FA2 и дешифратора DCPR.
Рисунок 10 - Структура микросхемы ПЛМ
Изм Лис
.
т
№ докум.
Подпись
Да
та
УИТС.161ХХХ.305.ПЗ
Лис
т
22
Рисунок 11 -Функциональная схема ПЛМ
Основу ПЛМ (рисунок 6) составляют матрицы И и ИЛИ. Матрица И выполняет операции конъюнкции над 16 входными переменными и их инверсными
значениями, которые поступают на строчные шины матрицы.
Требуемые логические произведения ПЛМ формируют на шинах столбцов путем выжигания ненужных перемычек между строками и столбцами (на
рисунок 6 оставленные перемычки указаны точками). На выходах матрицы ИЛИ
размещены программируемые усилители, которые в зависимости от состояния
перемычки могут передавать значение выходной функции в прямой или инверсной форме представления.
Широко применяют ПЛМ, программируемые по способу заказного фотошаблона на заводе-изготовителе. Такие ПЛМ являются разновидностью масочных ПЗУ. Они включены, в частности, в состав многих микропроцессорных комплектов в качестве ПЗУ микрокоманд. На основе ПЛМ можно строить самые
различные
цифровые
устройства
как
комбинационного,
так
и
после-
довательностного типов.
Изм Лис
.
т
№ докум.
Подпись
Да
та
УИТС.161ХХХ.305.ПЗ
Лис
т
23
Рисунок 12 - Цоколевка микросхемы К541РЕ1
Электрические характеристики микросхемы:
-напряжение питания 5 Вольт
-потребляемая мощьность 0,04 Ватт
-технология изготовления ПЛМ
- Тип выхода ТТЛ
- емкость 256 х 4
Наименование и назначение выводов ПЗУ К541РЕ1 приведены в таблице 6.
Таблица 5 – Назначение выводов ПЗУ К541РЕ1
Номера
Обозначение
Тип
Состо-
контактов
англ.
рус.
сигнала
яние
1
2
3
5
6
1-8, 21- 23
А0 – А10
А0-А10 Адресная шина
Вход
1,0
9-11, 13-17
D0-D7
Д0-Д7
Информационная шина
Вх/вых. 0,1,z
12
0V
0В
Напряжение питания 0В
24
5V
12-15
18,19,20
Назначение
4
Напряжение питания
5В
+5 В
D0-D2
Д0-Д2
Информационная шина
CS1, CS2,
ВМ
CS3
Выбор микросхемы
Вх/вых.
1
Вх/вых.
0
4.3 Буферный регистр КР580ИР82
Изм Лис
.
т
№ докум.
Подпись
Да
та
УИТС.161ХХХ.305.ПЗ
Лис
т
24
Микросхема КР580ИР82 — 8-разрядный адресный регистр, предназначенный для связи микропроцессора с системной шиной; обладает повышенной
нагрузочной способностью, что удовлетворяет требованиям проектируемой микропроцессорной системы. Микросхема КР580ИР82 8-разрядный 0-регистр«защелка» без инверсии и с тремя состояниями на выходе.
Условное графическое обозначение микросхемы приведено на рис. 11.
Назначение выводов — в табл. 9, функциональная схема показана на рис. 12.
Рисунок 13 – Условное графическое обозначение микросхемы КР580ИР82
Рисунок 14 – Функциональная схема микросхемы КР580ИР82
Таблица 6 – Назначение выводов КР580ИР82
Изм
Изм Лис
Лис №
№ докум.
докум.
..
т
т
ПодПод- Да
Да
пись
пись та
та
УИТС.161ХХХ.305.ПЗ
Лис
Лис
т
т
26
25
Вывод
Обозначение
Тип вывода
рус.
Состояние
Функциональное назначение выводов
D7—D0 Д7-Д0
0,1,Z
Вход
Информационная шина
0,1,Z
Вход
Разрешение передачи
англ.
1-8
9
ОЕ
РП
10
GND
Общ.
11
STB
СТБ
12-19
Q7-Q0
20
Ucc
Общий
0,1
Вход
Стробирующий сигнал
0,1
Выход
Информационная шина
—
Напряжение питания
Микросхема состоит из восьми одинаковых функциональных блоков и
схемы управления. Блок содержит D-триггер «защелку» и мощный выходной вентиль без инверсии нли с инверсией. При помощи схемы управления производится
стробирование записываемой информации и управление третьим состоянием
мощных выходных вентилей. В зависимости от состояния стробирующего сигнала STB микросхемы могут работать в двух режимах: в режиме шинного формирователя и в режиме хранения. Работу микросхем поясняет временная диаграмма.
При высоком уровне сиг 3-е состояние независимо от входных сигналов STB и D.
При возвращении сигнала ОЕ в состояние низкого уровня выходы Q, Q переходят
в состояние, соответствующее внутренним триггерам. При обращении к внешнему устройству микропроцессор в начальный период цикла выполнения микрокоманды выдает на местную шину адрес этого устройства, который передается на
системную шину необходимым числом регистров КР580ИР82.
4 РАЗРАБОТКА ПОДСИСТЕМ ВВОДА - ВЫВОДА, ПРЕРЫВАНИЙ,
ПРЯМОГО ДОСТУПА К ПАМЯТИ. ВЫБОР ТАЙМЕРА.
4.1 Подбор подсистемы ввода/вывода
Самым дешевым устройством вывода информации из МП-системы является линейный дисплей на семисегментных светодиодных индикаторах (ССИ),
которые выполнены в виде отдельных корпусов ИС и могут монтироваться в линию с числом знакомест в соответствии с требованиями, предъявляемыми к МПсистеме. Каждый из ССИ имеет семь светоизлучающих сегментов, комбинация
которых при засвечивании образует число или букву. Несмотря на ограниченное
число светоизлучающих сегментов, ССИ способен отобразить значительное число специальных символов, которые требуются в данном конкретном применении
МП-системы.
БИС К580ВВ79 представляет собой программируемое интерфейсное
устройство, предназначенное для ввода и вывода информации в системах на основе микропроцессоров К580ВМ80 и K1810BM86. Микросхема программируемого контроллера клавиатуры и индикации (ПККИ) состоит из двух основных функционально разделимых частей: клавиатурной и дисплейной. Клавиатурная часть
предназначена для сопряжения с клавиатурой печатающих устройств и с произвольными наборами переключателей. Дисплейная часть ПККИ позволяет отображать информацию с помощью индикаторов различных типов (дисплеев).
Рисунок 15 - Структурная схема ПККИ
В состав БИС входят: буферы клавиатуры и датчиков (BF), включающие
Изм Лис
.
т
№ докум.
Подпись
Да
та
УИТС.161ХХХ.305.ПЗ
Лис
т
27
также схему управления и устранения дребезжания клавиатуры, предназначенные
для хранения входной информации в режимах сканирования клавиатуры, наборов
датчиков и ввода по стробу; схема управления вводом/выводом (RWCU), вырабатывающая сигналы управления обменом с МП и внутренними пересылками данных и команд; буферы канала данных (ВD), предназначенные для обмена информацией между ПККИ и МП; ОЗУ клавиатуры датчиков (STACK), работающее по
принципу FIFO и предназначенное для хранения кодов позиций клавиш и состоянии ключей датчиков; ОЗУ отображения (RAM), сохраняющее информацию,
отображаемую на дисплее; регистр адреса ОЗУ отображения (RGА), предназначенный для хранения адреса данных, записываемых или считываемых микропроцессором; схема управления и синхронизации (СU), состоящая из регистров хранения команд и счетчика синхронизации; схема анализа состояния ОЗУ-датчиков
(STCU) контролирующая число символов в ОЗУ и формирующая сигнал прерывания INT; регистры ОЗУ отображения (RG), предназначенные для хранения данных отображаемых на выходах каналов А и В; счетчик сканирования (СТ), вырабатывающий сигналы сканирования клавиатуры, датчиков и дисплея.
Рисунок 16 - Схема подключения ПККИ
Таблица 7 – Назначение выводов КР580ВВ55
Изм Лис
.
т
№ докум.
Подпись
Да
та
УИТС.161ХХХ.305.ПЗ
Лис
т
28
Вывод
Обозначение
англ.
рус.
Состояние
Тип вывода
Функциональное
назначение выводов
1—4,
ВАЗ-ВАО,
БА3-БА0
0,1
Входы/выходы
Информац. канал
А
37—40
ВА7—ВА4
БА7-БА4
0,1
Вход
Информац. канал
А
5
RD
ЧТ
0,1
Вход
Чтение информации
6
CS
ВМ
1
Вход
Выбор микросхемы
7
GND
Общ.
—
Общий
8, 9
А1, АО
А1, АО
0,1
Вход
Младшие разряды адреса
10—17
ВС7—ВС4,
ВСО—ВСЗ
БС7-БС4,БС0БС3
0,1
Входы/выходы
Информац. канал
С
18—25
ВВ0—ВВ7
0,1
Входы/выходы
Информац. канал
В
26
Ucc
Общ.
27—34
D7—D0
Д7-Д0
Напряжение питания +5 В ±5%
0,1
Входы/выходы
Канал данных
35
SR
РУС
0
Вход
Установка в
исходное состояние
36
WR
ЗП
1
Вход
Запись информации
Изм Лис
.
т
№ докум.
Подпись
Да
та
УИТС.161ХХХ.305.ПЗ
Лис
т
29
4.2 Контролер прерываний
БИС программируемого контроллера прерываний (ПКП) представляет собой устройство, реализующее до восьми уровней запросов на прерывание с возможностями программного маскирования и изменения дисциплины обслуживания прерываний. За счет каскадного включения БИС КР580ВН59 число уровней
прерывания может быть расширено до 64.
Микросхема КР580ВН59 программируемый контроллер прерываний (ПКП),
обслуживает до восьми запросов на прерывание микропроцессора, поступающих
от внешних устройств. Микросхема позволяет сократить средства программного
обеспечения и реальные затраты времени при выполнении прерываний в системах
с приоритетами многих уровней . Алгоритм задания приоритета устанавливается
программным путем Приоритеты, закрепленные за внешними устройствами, могут быть изменены в процессе выполнения программ.
Рисунок 17 – Условно-графическое обозначение КР580ВН59
Регистр запросов прерывания (РЗПР) предназначен для записи и хранения
запросов прерываний (IRQ). Запись в соответствующий разряд РЗПР происходит
при изменении на соответствующем входе микросхемы напряжения от низкого
уровня до высокого IRQ7—IRQ0 — индивидуальные асинхронные входы
Изм Лис
.
т
№ докум.
Подпись
Да
та
УИТС.161ХХХ.305.ПЗ
Лис
т
30
Напряжение высоко го уровня должно удерживаться до получения первого импульса INTA. Разряд РЗПР, соответствующий обслуживаемому запросу, при поступлении второго импульса 1NTA возвращается в исходное состояние. Содержимое РЗПР может быть считано на шину данных. Регистр обслуженных запросов
(РОЗПР) предназначен для хранения сигналов, поступающих с выходов схемы
маскирования запросов прерывания соответствующего сигнала запроса, обслуживаемого в данный момент.
Таблица 8 – Назначение выводов КР580ВН59
Вывод
англ.
рус.
Состояние
1
cs
ВК
0,1
Вход
Выбор микросхемы
2
WR
ЗП
0,1
Вход
Запись информации
3
RD
ЧТ
0,1
Вход
Чтение информации
4—11
D7—D0
Д7-Д0
Входы/выходы
Канал данных
12,
13,15
CAS2—
СASO
КАС2
-0
Входы/выходы
Шина каскадирования
14
GND
—
Общий
16
MS/SV
ВДМ
1,0
Вход
Выбор ведомой микросхемы
17
INT
ПР
0,1
Выход
Прерывание
18—25
1RQ7—
1RQ0
РЗПР
1
Вход
Запрос прерывания
26
INTA
ППР
0,1
Вход
Подтверждение прерывания
27
АО
А0
0
Вход
Адрес 0 го разряда
28
Ucc
—
Напряжение питания
Изм Лис
.
т
Обозначение
№ докум.
Подпись
Да
та
0,1
Тип вывода
Функциональное
назначение выводов
УИТС.161ХХХ.305.ПЗ
Лис
т
31
4.3 Контроллер прямого доступа к памяти
БИС
программируемого
контроллера
прямого
доступа
к
памяти
КР580ВТ57 предназначена для организации высоко-коростного обмена данными
между памятью и внешними устройствами, выполняемого по инициативе внешнего устройства.
Контроллер
прямого
доступа к памяти (КПДП) генерирует
управляющие сигналы, необходимые для организации обмена. КПДП содержит
четыре канала прямого доступа, каждый из которых
обеспечивает
передачу
блок данных размером до 16К байт с произвольным начальным адресом в диапазоне от 0 до 64К байт.
Упрощенная структурная схема КПДП приведена па рисунке 17. В состав
БИС входят: двунаправленный двустабильный буфер данных (ВD), предначенный для обмена информацией между МП
и КПДП; схема управления чте-
нием/записью (RWCU), адресующая внутренние регистры КПДП и управляющая
обменом по шине D(7-0); блок управления (CU), содержащий регистры режима и
Рисунок 18 - Структурная схема контроллера прямого доступа к памяти
Изм Лис
.
т
№ докум.
Подпись
Да
та
УИТС.161ХХХ.305.ПЗ
Лис
т
32
состояния КПДП и обеспечивающий последовательность операций, необходимую
для организации режима прямого доступа к памяти; блок управления приоритетами (PCU), обеспечивающий определенный порядок обслуживания запросов внешних устройств; четыре канала прямого доступа (СН0 – СН3), каждый из
которых содержит регистр адреса ячейки памяти, с которой производится обмен,
и счетчик циклов обмена, два старших разряда которого отведены для задания
операции обмена.
При подключении КПДП к шинам микроЭВМ младший байт адреса памяти выдается по линиям А (3-0) и А (7-4), старший байт - через шину D(7-0), по
этому КПДП обычно подключается вместе с буферным регистром. Схема подключения КПДП к системной шине с использованием буферного регистра
К589ИР12 показана на рисунке 18.
Рисунок 19 - Схема подключения контроллера прямого доступа к памяти к
системной шине
Рисунок 20 - цоколевка КР580ВТ57
Изм Лис
.
т
№ докум.
Подпись
Да
та
УИТС.161ХХХ.305.ПЗ
Лис
т
33
Таблица 9 – Назначение выводов КР580ВТ57
Вывод
Обозначение
Тип вывода
Функциональное назначение выводов
Состояние
англ.
рус.
1
RDIO
ЧТВ
Вход/выход
Чтение ввода/вывода
0,1
2
WR IO
ЗПВ
Вход/выход
Запись ввода/вывода
0,1
3
RD
ЧТП
Выход
Чтение памяти
0,1
4
WR
ЗПП
Выход
Запись памяти
0,1
5
М128
М128
Выход
Модуль 128
0,1
6
RDY
ГТ
Вход
Сигнал «Готовность»
0,1
7
HLDA
ПЗХ
Вход
Сигнал «Подтверждение
захвата»
0,1
8
STBA
СТБА
Выход
Стробирующий сигнал
адреса
0,1
9
АЕ
РА
Выход
Разрешение адреса
0,1
10
HRQ
ЗЗХВ
Выход
Запрос захвата
0,1
11
CS
ВМ
Вход
Выбор микросхемы
0,1
12
С
Т
Вход
Тактовый сигнал
0,1
13
SR
УСТ
Вход
Сигнал «Установка»
0,1
25,24, 14,
15
DACK0—
DACK3
ППДП
Выходы
Подтверждение прямого
доступа к памяти каналов
о-з
0,1
19,18, 17, 16
DRQ0—
DRQ3
ЗПДП
Входы
Запрос прямого доступа
к памяти каналов 0—3
0,1
20
GND
Общ
30,29, 28
27,26,23, 22,
21
D0—D7
Д0-Д7
31
Ucc
32—35
АО—АЗ
36
37-40
Изм Лис
.
т
Общий
Входы/выходы
Канал данных
—
Напряжение питания
АО—
АЗ
Входы/выходы
Канал адреса
0,1,z
ТС
КСЧ
Выход
Конец счета
0,1
А4-А7
А4-А7
Выходы
Канал адреса
0,1
№ докум.
Подпись
Да
та
УИТС.161ХХХ.305.ПЗ
0,1
Лис
т
34
4.4 Программируемый таймер
Микросхема КР580ВИ53 — трехканальное программируемое устройство
(таймер), предназначено для организации работы микропроцессорных систем в
режиме реального времени, она удовлетворяет требованиям разарбатываемой
микропроцессорной системы. Микросхема формирует сигналы с различными
временными параметрами. Программируемый таймер (ПТ) реализован в виде
трех независимых 16-разрядных каналов с общей схемой управления. Каждый
канал может работать в шести режимах. Программирование режимов работы каналов осуществляется индивидуально и в произвольном порядке путем ввода
управляющих слов в регистры режимов каналов, а в счетчики - запрограммированного числа байтов. Управляющее слово определяет режим работы канала, 1ип
счета (двоичный или двоично-десятичный), формат чисел (одно или двухбайтовый). Обмен информацией с микропроцессором осуществляется по 8-разрядному
двунаправленному каналу данных. Максимальное значение счета, в двоичном коде 216; в двоично-десятичном коде 104. Условное графическое обозначение микросхемы приведено на рис.15, назначение выводов - в таблице 11, структурная
схема показана на рис.16.
Рисунок 21 – Условное графическое обозначение микросхемы КР580ВИ53
Изм Лис
.
т
№ докум.
Подпись
Да
та
УИТС.161ХХХ.305.ПЗ
Лис
т
35
Рисунок 22 – Структурная схема микросхемы КР580ВИ53
Таблица 10 – Назначение выводов КР580ВИ53
Вывод
Обозначенне
Состояние Тип вывода
Функциональное
назначение выводов
англ.
рус.
1—8
D7—D0
Д7-Д0
0,1
Входы/выходы
Канал данных
9, 15,
18
СО, С1, С 2
С0-С2
0,1
Входы
Синхронизация каналов 0—2
10, 13,
17
OUT0,
OUT1,
OUT2
0,1
Выходы
Сигналы каналов 0, 1, 2
соответственно
11, 14,
16
CEO,
CE1,СЕ2
0,1
Входы
Сигналы каналов 0, 1, 2
соответственно
12
GND
—
Общий
19, 20
АО, А1
А0-1
0,1
Входы
Сигналы выбора каналов 0, 1, 2
21
cs
ВМ
0,1
Вход
Выбор микросхемы
22
RD
ЧТ
0,1
Вход
Чтение
23
WR
ЗП
0,1
Вход
Запись
24
Ucc
—
Напряжение питания 5
В±5%
Изм Лис
.
т
№ докум.
Подпись
К0-2
Да
та
УИТС.161ХХХ.305.ПЗ
Лис
т
36
4.5 Аналогово-цифровой преобразователь К572ВП1
В схему разрабатываемой системы входит 8-разрядный аналоговоцифровой преобразователь (АЦП) КР572ПВ3. Функциональная схема АЦП и
схема подключения АЦП к МК и приведены на рисунке 18.
Время преобразования этого АЦП равно 7,5 мкс, ток потребления от одного источника питания 5 В составляет всего лишь 5 мА. АЦП имеет два одинаковых входа AI1 и AI2, соединенных внутренними резисторами с одним и тем же
входом компаратора. На этот же вход компаратора подается выходной ток цифроаналогового преобразователя, управляемого регистром последовательного приближения. Таким образом, АЦП обеспечивает преобразование в код суммы
напряжений, подаваемых на входы AI1 и AI2. При практическом использовании
этого АЦП на вход AI1 подают входное напряжение Uвх, а на вход AI2 – напряже-
Выходная логика
Сдвигающий регистр
Регистр последовательного
изменения
Uвх
11
7
Регистр ЦАП
6
Сх
ема
уп
равления
ЦАП
UR
CS
КР572ПВ3
Входная логика
13
12 AI1
14 AI2
GA
RD
15
D0 16
D1 17
D2 18
D3 1
D4 2
D5 3
D6 4
D7
цифровые входы
ние, с помощью которого производят регулировку нуля АЦП.
5
BU 10
Ucc 9
GDN
б)
а – функциональная схема; б – схема включения.
Рисунок 23 – Микросхема АЦП БИС КР572ПВ3
Изм Лис
№ докум.
Под-
Да
УИТС.161ХХХ.305.ПЗ
Лис
т
37
Таблица 11 - Назначение выводов КР572ПВ3
Вывод
Обозначение
Состоя-
Функциональное
англ.
рус.
Тип сигнала
ние
назначение
1-4,15-18
D0-D7
Д0-Д7
Входы/выходы
0,1,z
Канал данных
5
BU
выход
0,1,z
АЦП занят
6
RD
ЧТ
вход
0,1
Чтение
7
CS
ВК
вход
0,1
Выбор кристалла
9
GDN
0,1
Общий
10
UCC
0,1
Напряжение +5V
12,13
A1-A2
0,1
Входы, на которые
A1-A2
входы
подается напряжение
Управление работой АЦП К572ПВЗ осуществляется с помощью сигналов,
подаваемых на входы CS (выбор кристалла) и RD (чтение). Переход 0/1 на входе
RD запускает схему сброса АЦП, потенциал 0 на входе CS осуществляет запуск
преобразователя при условии, что предварительно был осуществлен его сброс.
Таким образом, если CS = 0, то переход 0/1 на входе RD обусловит сброс и запуск
преобразователя. Если же CS = 1, то этот переход вызовет только сброс, а запуск
произойдет по спаду 1/0 па входе CS. Выход BU (АЦП занят) принимает потенциал «нуль» тогда, когда осуществляется процесс преобразования. Данные на кодовом выходе N существуют при сочетании сигналов CS = 0, RD = 0, BU = l. Если
же этого сочетания нет, то выход находится в высокоимпедансном состоянии.
Изм Лис
№ докум.
Под-
Да
УИТС.161ХХХ.305.ПЗ
Лис
т
38
5 УТОЧНЕННАЯ СХЕМА МПС НА ОСНОВЕ МП К580ВМ80
На основе вышеизложенного материала выполним построение общей
структуры управляющей МПС, состоящей из блока центрального процессора, в
который входят: МП Z-80 и шинный формирователь К580ИР82, формирующих
шину адреса и данных. Блок памяти содержит программируемое ПЗУ К541РЕ1 и
ОЗУ статического типа К565РУ6.
Также система содержит АЦП, с выходов которого получают значения
двоичных кодов NU1, NU2. Пульт оператора разрабатывается посредством подключения к системе прерывания внешних устройств: клавиатуры и дисплея на
светодиодных индикаторах.
Уточненная схема МПС на основе МП К580ВМ представлена на рисунке
датчики
25.
Рисунок 24 – Уточненная схема управляющей МПС на основе МП
К580ВМ
Изм Лис
№ докум.
Под-
Да
УИТС.161ХХХ.305.ПЗ
Лис
т
39
6. РЕАЛИЗАЦИЯ МИКРОПРОЦЕССОРА К580ВМ80 В СИСТЕМЕ
Универсальный программируемый контроллер "ЭЛЕКТРОНИКА 2702"
построен на основе микропроцессора К580ВМ80, содержит в своем составе два
контроллера ввода-вывода, два программируемых таймера, контроллер прямого
доступа к памяти, контроллер прерываний, микросхемы постоянной и оперативной памяти, схемы логики управления. Управление контроллера осуществляется с
клавиатуры, результаты отображаются на дисплее. Контроллер оперирует восьмибитным параллельным кодом, имеет сорок восемь двунаправленных программируемых каналов ввода-вывода. Контроллер может осуществлять следующие
операции:
1. Опрос портов ввода-вывода и запись информации из них в ОЗУ.
2. Запись в порты ввода-вывода информации из ОЗУ.
3. Все операции с памятью характерные для процессора К580ВМ80 и
определяемые набором его команд.
Подсистема памяти разрабатываемой МПС включает в себя модуль ОЗУ
и модуль ПЗУ, доступ к которым осуществляется по системной магистрали.
Разработаны принципиальные схемы ОЗУ и ПЗУ с учетом особенностей
функционирования заданных микросхем и схема селектора адресов, вырабатывающая сигналы выборки кристалла для модулей памяти с учетом распределения
адресного пространства.
К средствам ввода/вывода можно отнести управляющие регистры и регистры состояния контроллеров прерываний, ПДП, последовательного обмена.
Каждое из перечисленных выше устройств должно получить свой адрес в едином адресном пространстве или в пространстве ввода/вывода. В качестве средств
ввода/вывода можно использовать многорежимные буферные регистры или специальные интерфейсные БИС, входящие в базовую серию или другие серии,
совместимые с базовой (в нашем примере БИС КР580ВВ79).
Подсистема прерываний должна обеспечивать реакцию на системные запросы INT0 - INT3 и, кроме того, если инициатором обмена может выступать
Изм Лис
.
т
№ докум.
Подпись
Да
та
УИТС.161ХХХ.305.ПЗ
Лис
т
40
ВУ, то для этого организованы линии запросов на прерывания от УВВ ОУ.
При векторной подсистеме прерываний предусмотрен контроллер прерываний, который, анализируя все запросы, выбирает наиболее приоритетный и,
получив подтверждение от ПМ, выставляет на линии данных вектор прерывания.
В качестве контроллера прерываний использована БИС КР580ВН59.
В МПС предусмотрен канал ПДП, так как МПС реализована на однокристальном микропроцессоре. КПДП должен обеспечить передачу массива данных
только в одном направлении - из памяти к ВУ. Для реализации канала можно
воспользоваться серийным контроллером ПДП (например, КР580ВТ57), что в
данном случае существенно избыточно, или разработать собственный упрощенный контроллер на один канал.
Рисунок 25 – Принципиальная схема микро-ЭВМ
Изм Лис
.
т
№ докум.
Подпись
Да
та
УИТС.161ХХХ.305.ПЗ
Лис
т
41
6 РАЗРАБОТКА БЛОК-СХЕМЫ УПРАВЛЯЮЩЕЙ ПРОГРАММЫ
Обработка информации от цифровых датчиков и выдача управляющего
воздействия у1 производится путем ввода значений х1, х2, х3, х4 и вычисления
буферной функции f1(х1, х2, х3,х4), у1 = х1vх2vх3vх4.
При единичном значении f1 вырабатывается управляющий сигнал у1 = 1
длительностью t1 = 90 мкс.
При обработке информации с аналоговых датчиков МП принимает коды
NU1, NU2 с выходов АЦП и код константы К с регистра пульта управления.
Далее вычисляется значение функции NU = min(NU1, NU2) и сравнивается с
константой Q, хранящейся в ПЗУ. В зависимости от результатов сравнения вырабатывается (аналогично у1) один из двух двоичных управляющих сигналов
у2 или у3 заданной длительности по следующему правилу: если NU<Q, то выдать у2 длительностью t2 = 120 мкс, иначе выдать у3 длительностью t3 = 90
мкс.
Далее формируется управляющее воздействие Y4 для чего вводится значение NU3 и производится вычисление по формуле:
Y4 = A0+A1 х NU3
Значение Y4 в виде 8-разрядного кода выдается на вход ЦАП.
Все двоичные переменные и константы, учитываемые в вычислениях:
NU1, NU2, NU3, К, Q, А0, А1, Y4 рассматриваются как целые без знака.
После выдачи всех управляющих воздействий проверяется состояние
тумблера «СТОП» на пульте управления. Если «СТОП» = 0, цикл управления
начинается сначала, иначе выполняется процедура останова системы, включающая следующие действия: формируется сигнал установки системы в исходное
состояние путем подачи на линию начальной установки интерфейса двух прямоугольных импульсов, выполняется команда процессора «СТОП».
Блок-схема заданного цикла управления разбита на две части (рисунок
32 и 33), общая блок-схема представлена на рисунке 34.
Изм Лис
№ докум.
Под-
Да
УИТС.161ХХХ.305.ПЗ
Лис
т
42
Начало
х1, х2, х3, x4
у1 = х1
у1 = 1 нет
у1 =
Х1
да
у1 длительностью t = 90
да
у1 =
Х1
Конец
мкс
Рисунок 26 – Цикл 1 управляющей программы
Начало
NU1,
NU2, Q, k
NU = min(NU1, NU2)
да
у1 =
у2 длительностью t =Х1
120
NU<
нет
у1 =
Х1 у3 длительностью t = 90 мкс
мкс
Y4 = A0+A1 х NU3
Конец цикла
Рисунок 27 - Цикл 2 управляющей программы
Изм Лис
.
т
№ докум.
Подпись
Да
та
УИТС.161ХХХ.305.ПЗ
Лис
т
43
Начало программы
Цикл 1
Цикл 2
Выдача управляющих воздействий на индикацию
сигнал
СТОП=1
нет
у1 =
Х1
да
Останов
Рисунок 28 – Общая блок-схема программы
Таблица истинности:
Х1
0
0
0
1
1
1
1
0
0
0
1
0
0
1
0
0
Изм Лис
.
т
№ докум.
Подпись
Х2
0
0
1
0
1
1
1
1
0
0
0
1
0
0
1
1
Да
та
Х3
0
1
0
0
0
1
1
1
1
0
1
0
0
0
1
0
Х4
1
0
0
0
0
0
1
1
1
1
0
1
0
1
0
1
Y
1
1
1
1
0
1
0
1
0
1
0
0
0
0
0
0
УИТС.161ХХХ.305.ПЗ
Лист
44
ЗАКЛЮЧЕНИЕ
В результате курсового проектирования в соответствии с заданным вариантом разработана микропроцессорная система на базе микроконтроллера
КР580ВМ80. На основании анализа функционирования данного микроконтроллера разработан процессорный модуль и интерфейс МПС.
В соответствии с техническим заданием разработана система памяти на
базе БИС ОЗУ К565РУ6 и БИС ПЗУ К541РЕ1.
Для обеспечения полноценного и бесперебойного функционирования
микропроцессорной системы разработана подсистема ввода-вывода и прерываний.
На основании анализа структурных схем устройств, входящих в разрабатываемую микропроцессорную систему, а также на основании выбранного
способа подключения данных устройств к магистралям составлена структурная
схема микропроцессорной системы.
Создана блок-схема цикла управления, по которой можно написать программу на языке Assembler для данного типа микропроцессора.
Изм Лис
.
т
№ докум.
Подпись
Да
та
УИТС.161ХХХ.305.ПЗ
Лист
45
СПИСОК ИСПОЛЬЗУЕМЫХ ИСТОЧНИКОВ
1 Пеструхин Л.Н. Архитектура и проектирование микроЭВМ. Организация
вычислительных процессов. – М.: Высшая школа, 1988.
2 Гуртовцев А.Л., Гудыменко С.В., Программы для микропроцессоров :
справ. пособие. - Минск. Высшая школа, 1989.
3 Корнеев В., Киселев А. Современные микропроцессоры, 3-е издание. Санкт-Петербург, 2003.
4 Новиков Ю.В., Скоробогатов П.К. Основы микропроцессорной техники.
- М.: ИНТУИТ.РУ, 2003.
5 Федорков Б.Г., Телец В.А. Микросхемы ЦАП и АЦП: функционирование, параметры, применение – М.:Энергоатомиздат, 1990.
6 Хвощ С.Т., Варленческий Н.Н., Попов В.А. Микропроцессоры и микроЭВМ в системах автоматического управления: справочник – Л.: Машиностроение, 1987.
7 Новаченко И.В., Петухов В.М., Блудов И.П., Юровский А.В. Справочник
полупроводниковые приборы. – Кубк-а, 1996.
8 http://jeans.invaders.com.ua/users/69557/blogs/150602
9 http://tochnie.uchilka.ru/view/2968-350.htm
10 http://pokrovsk.info/referat/ref36268.html
11 http://beda.stup.ac.ru/psf/ziss/wmaster/books/frolov/bsp/V02/ch8.htm
12 http://kazus.ru/lenta/view/0_6595_0.htmlъ
13 http://jtdigest.narod.ru/kollection/ut88/mikrosx.htm#KR580VK38
14 http://olddos.narod.ru/doc/comp/bsp/v33/ch5.htm
Изм Лис
.
т
№ докум.
Подпись
Да
та
УИТС.161ХХХ.305.ПЗ
Лис
т
46
ПРИЛОЖЕНИЕ А:
(обязательное)
Графическая часть
1 Структурная схема микропроцессора К580ВМ80
2 Блок-схема управляющей программы
3 Принципиальная схема универсального программируемого контроллера
"ЭЛЕКТРОНИКА 2702"
4 Функциональная схема микропроцессорной системы
Изм Лис
.
т
№ докум.
Подпись
Да
та
УИТС.161ХХХ.305.ПЗ
Лист
47
СТРУКТУРНАЯ СХЕМА МИКРОПРОЦЕССОРА К580ВМ80
ПРИНЦИПИАЛЬНАЯ СХЕМА УНИВЕРСАЛЬНОГО ПРОГРАММИРУЕМОГО КОНТРОЛЛЕРА "ЭЛЕКТРОНИКА 2702"
Начало
х1, х2, х3, x4
у1 = х1
i
у1 = 1 нет
у1 =
Х1
мкс
да
у1 длительностью t = 90
да
у1 =
Х1
Конец
Цикл 1 управляющей программы
Начало
NU1,
NU2, Q, k
NU = min(NU1, NU2)
да
у1 =
у2 длительностью t =Х1
120
NU<
нет
у1 =
Х1 у3 длительностью t = 90 мкс
мкс
Y4 = A0+A1 х NU3
Конец цикла
Цикл 2 управляющей программы
БЛОК-СХЕМА УПРАВЛЯЮЩЕЙ ПРОГРАММЫ
Из Лис № докум.
Разраб.
м.
т Калинина
Провер. Евтушевская
Н.
Утверд.
Контр.
Подпись
Да
та
УИТС.161ХХХ.305.ПЗ
Проектирование управляющей
микро-ЭВМ
Лит.
Лист
Листов
49
50
БИТТУ УИТ 63в