学校代码： 10286
分类号：
TN492
密
级：
公开
U D C：
621.3
学
181398
号：
7bit 高速 SAR ADC 的设计
研究生姓名：
陶志根
导 师 姓 名： 吴建辉 教授
申请学位类别
工学硕士
学位授予单位
东南大学
一级学科名称
电子科学与技术
论文答辩日期
2021 年 05 月 24 日
二级学科名称 微电子学与固体电子学
学位授予日期
2021 年
答辩委员会主席
评
吉新村
阅
人
月
吉新村
李泳佳
2021 年 05 月 28 日
日
硕士学位论文
7bit 高速 SAR ADC 的设计
专 业 名 称：微电子学与固体电子学
研究生姓名：
导 师 姓 名：
陶志根
吴建辉
教授
DESIGN OF A 7-BIT HIGH
SPEED SAR ADC
A Thesis Submitted to
Southeast University
For the Academic Degree of Master of Engineering
BY
TAO Zhi-gen
Supervised by
Prof. WU Jian-hui
School of Electronic Science and Engineering
Southeast University
May of 2021
摘要
摘要
通信系统一直保持着对中低精度高速模数转换器（ADC）的需求，以此传输电信号或者光信号。在常
用的模数转换器中，逐次逼近型（SAR）ADC 因为结构简单并且高度数字化，不包含复杂的模拟电路，成
为了研究的热点。并且，随着工艺尺寸的缩减，SAR ADC 的功耗逐渐降低，速度越来越快，表现得越来越
具有竞争力。
本文面向通信系统的需求，采用先每步 1 位（1bit/cycle）后每步 2 位（2bit/cycle）的 ADC 架构，设计
一款 7bit 高速 SAR ADC。为了实现高速的设计要求，本文设计了基于同步时钟的电路，改进设计了基于
延时的简单逻辑电路以增大比较时钟占空比。在五分频电路对输入高频时钟进行分频之后，由非交叠时钟
产生电路产生采样时钟与转换时钟，然后由宽占空比比较时钟产生电路产生比较时钟；在转换过程中，SAR
ADC 首先进行 1 次 1bit/cycle 的转换，然后进行 3 次 2bit/cycle 的转换，完成 7bit 的量化；为了降低比较器
失调的影响，提出一种电荷共享式的失调校准方案，该方案通过前台校准模块降低比较器的绝对失调，再
通过后台校准模块降低比较器的相对失调，保证了 SAR ADC 的动态范围与线性度；设计了 SAR 逻辑电路
及基于负脉冲触发式半动态触发器的锁存窗口电路，保证 SAR 逻辑的高速运行。
论文基于 TSMC 40nm CMOS 工艺，设计电路与版图。后仿真结果表明，1.1V 电源电压，500MS/s 采
样率，奈奎斯特频率输入时有效位数（ENOB）可以达到 6.69bit，无杂散动态范围（SFDR）为 51.29dBc，
功耗为 4.12mW，品质因素（FoM）为 79.81fJ/conv-step。后仿真结果满足设计指标。
关键词：逐次逼近型模数转换器，高速，同步时钟，失调校准
I
Abstract
Abstract
The communication system has been keeping the demand for the medium to low precision high speed analog
to digital converters (ADCs) to transmit electrical signals or optical signals. Among the commonly used ADCs,
successive approximation Register (SAR) ADC has become a research hotspot because of its simple structure, high
digitization and no complex analog circuit. Moreover, with the process scaling, the power consumption of SAR
ADC is gradually reduced, the speed is faster, and the performance is more competitive.
In this thesis, a 7bit high speed SAR ADC is designed based on the ADC architecture of 1-Then-2bit/cycle. In
order to achieve high speed design requirements, a circuit based on synchronous clock is designed, and a simple
logic circuit based on delay is improved to increase the duty cycle of comparison clock. After the five frequency
division circuit divides the input high frequency clock, the sampling clock and conversion clock are generated by
the non-overlapping clock generation circuit, and then the comparison clock is generated by the wide duty cycle
comparison clock generation circuit. In the conversion process, SAR ADC first performs 1bit/cycle conversion, and
then performs 3 times of 2bit/cycle conversion to complete 7bit quantization. In order to reduce the influence of the
offset of the comparator, this thesis proposes a charge sharing offset calibration scheme, which reduces the absolute
offset of the comparator through the foreground calibration module, and then reduces the relative offset of the
comparator through the background calibration module, so as to ensure the dynamic range and linearity of the SAR
ADC. SAR logic circuit and latch window circuit based on negative pulse triggered semi dynamic flip-flop are
designed to ensure the high speed operation of SAR logic.
Based on TSMC 40nm CMOS process, the circuit and layout are designed. The post simulation results show
that under 1.1V supply voltage, when the sampling rate is 500MS/s, the ENOB at Nyquist frequency input can reach
6.69bit, the SFDR is 51.29dBc, the power consumption is 4.12mW, and the FoM is 79.81fJ/conv-step. The
simulation results meet the design requirements.
Keyword: SAR ADC, high speed, synchronous clock, offset calibration
III
目录
目录
摘要 ............................................................................................................................................................................ I
Abstract.................................................................................................................................................................... III
目录 .......................................................................................................................................................................... V
第一章 绪论 ............................................................................................................................................................. 1
1.1 研究背景与意义 ........................................................................................................................................ 1
1.2 国内外研究现状 ........................................................................................................................................ 2
1.3 论文主要研究内容 .................................................................................................................................... 3
1.4 论文组织结构 ............................................................................................................................................ 4
第二章 高速 SAR ADC 概述 ................................................................................................................................. 5
2.1 SAR ADC 主要性能参数 ........................................................................................................................... 5
2.1.1 基本性能参数 ................................................................................................................................. 5
2.1.2 静态性能参数 ................................................................................................................................. 6
2.1.3 动态性能参数 ................................................................................................................................. 7
2.1.4 数字和开关性能参数 ..................................................................................................................... 7
2.2 SAR ADC 的基本工作原理 ....................................................................................................................... 8
2.3 SAR ADC 的提速思路与相关技术 ........................................................................................................... 9
2.4 本章小结 .................................................................................................................................................. 10
第三章 系统级设计 ................................................................................................................................................11
3.1 SAR ADC 的系统结构 ..............................................................................................................................11
3.2 关键模块的设计权衡 .............................................................................................................................. 13
3.2.1 比较器电路 ................................................................................................................................... 13
3.2.2 采样保持电路 ............................................................................................................................... 18
3.2.3 电容阵列和开关算法 ................................................................................................................... 21
3.3 本章小结 .................................................................................................................................................. 25
第四章 电路设计及仿真 ....................................................................................................................................... 27
4.1 比较器电路设计 ...................................................................................................................................... 27
4.2 采样保持电路设计 .................................................................................................................................. 28
4.2.1 采样电容大小的选取 ................................................................................................................... 28
V
东南大学硕士学位论文
4.2.2 栅压自举开关电路设计 ............................................................................................................... 29
4.2.3 采样保持电路仿真结果 ............................................................................................................... 30
4.3 电容阵列设计 .......................................................................................................................................... 31
4.4 时钟电路设计 .......................................................................................................................................... 31
4.4.1 五分频电路设计 ........................................................................................................................... 32
4.4.2 非交叠时钟产生电路设计 ........................................................................................................... 33
4.4.3 基于延时的宽占空比比较时钟产生电路.................................................................................... 33
4.4.4 时钟电路仿真结果 ....................................................................................................................... 34
4.5 SAR 逻辑电路设计................................................................................................................................... 35
4.5.1 基于负脉冲触发式半动态触发器的锁存窗口电路 .................................................................... 35
4.5.2 锁存单元电路设计 ....................................................................................................................... 36
4.5.3 SAR 逻辑电路仿真结果................................................................................................................ 37
4.6 基于电荷共享的失调校准电路 .............................................................................................................. 37
4.6.1 前台校准模块设计 ....................................................................................................................... 38
4.6.2 后台校准模块设计 ....................................................................................................................... 39
4.6.3 校准结果分析与算法对比 ........................................................................................................... 40
4.7 整体性能和仿真 ...................................................................................................................................... 41
4.8 本章小结 .................................................................................................................................................. 42
第五章 版图设计及后仿真验证 ........................................................................................................................... 43
5.1 非理想因素 .............................................................................................................................................. 43
5.1.1 噪声 ............................................................................................................................................... 43
5.1.2 闩锁效应 ....................................................................................................................................... 43
5.1.3 寄生和失配 ................................................................................................................................... 43
5.2 关键模块的版图设计 .............................................................................................................................. 44
5.2.1 比较器电路的版图设计 ............................................................................................................... 44
5.2.2 栅压自举开关电路的版图设计 ................................................................................................... 45
5.2.3 电容阵列的版图设计 ................................................................................................................... 45
5.2.4 SAR 逻辑电路的版图设计 ............................................................................................................ 46
5.3 系统版图布局 .......................................................................................................................................... 46
5.4 系统版图后仿真 ...................................................................................................................................... 47
VI
目录
5.5 本章小结 .................................................................................................................................................. 50
第六章 总结与展望 ............................................................................................................................................... 51
6.1 总结 .......................................................................................................................................................... 51
6.2 展望 .......................................................................................................................................................... 51
致谢 ......................................................................................................................................................................... 53
参考文献 ................................................................................................................................................................. 55
作者简介 ................................................................................................................................................................. 61
VII
第一章 绪论
第一章 绪论
1.1 研究背景与意义
世界的本质是模拟的，模数转换器（Analog to Digital Converter，ADC）作为模拟信号和数字信号的接
口，发挥着不可替代的作用。ADC 通过采样与量化，将物理世界连续的模拟量转换成离散的数字量。一般
来说，只要 ADC 的采样率和输入信号的频率满足奈奎斯特采样定理，输出的数字量就可以表征输入的模
拟量。
通信系统一直保持着对中低精度高速 ADC 的需求[1-5]。在这些应用中，高速 ADC 一般充当数字均衡
的角色。例如，IEEE 2.3bj 定义的以太网标准中使用四通道背板来传输 100Gb/s 的数据，其中，ADC 的有
效位数要超过 5bit，并且在每一个通道中 ADC 要传输 25Gb/s 的数据[6]。每个通道中的数据传输可以用时
间交织 ADC 来实现，例如，对于 6-8bit 的 ADC 来说，在采样率为 500MS/s 情况下，每个通道仅需要 6-8
路时间交织就可以满足 IEEE 2.3bj 定义的以太网通信标准。时间交织 ADC 并不能提升采样信号的带宽，
而且时间交织 ADC 的功耗也随着通道数的增加大致呈线性增长[7-10]。因此，降低单通道 ADC 的功耗是很
有必要的，而 SAR ADC 具有低功耗的潜力。
逐次逼近型（Successive Approximation Register, SAR）ADC 具有高度数字化的结构。随着工艺尺寸的
缩减，SAR ADC 的功耗越来越小，并且 SAR ADC 中的数字电路部分在先进工艺下表现出卓越的性能。随
着 ADC 精度的提高，并行模数转换器（Flash ADC）中的比较器数量呈现指数式的增长，这会增大 ADC
的功耗，并且比较器之间的失调也成为制约 Flash ADC 性能的重要因素。另外，Flash ADC 往往浪费较多
的面积，而 SAR ADC 仅需要较少的比较器就可以完成量化，节省了功耗与面积。流水线模数转换器
（Pipelined ADC）可以实现高速高精度的性能指标，但其一般需要运放，从而导致 Pipelined ADC 具有较
高的功耗。同时，工艺尺寸的缩减导致器件的本征增益不断减小，不利于模拟电路的设计[11]。因此，为了
减小功耗，本文用 SAR ADC 来完成量化。
如果 ADC 要得到 N 位结果，SAR ADC 通常需要 N 步来完成量化操作，而 Flash ADC 仅仅需要 1 步
就可以完成量化操作。Pipelined ADC 的速度相对于 SAR ADC 要快一点，但比 Flash ADC 慢些，因此，
Pipelined ADC 可以实现高速与高精度的折衷。对于中低精度的 ADC，SAR ADC 具有低功耗优势，并且
SAR ADC 具有较低的设计复杂度，其在速度上的劣势可以通过一些电路创新技术来解决[12-15]。
本文的主要任务是设计一款符合上述通信系统需求的单通道高速 ADC。SAR ADC 在先进工艺下具有
较低的功耗和较好的性能，因而本文采用 SAR ADC 架构来完成量化。本文基于 TSMC 40nm CMOS 工艺
设计一款 7bit 高速单通道的 SAR ADC，实现高速的性能。
1
东南大学硕士学位论文
1.2 国内外研究现状
图 1.1 为近 15 年 6-8bit 高速 ADC 的 FoM 值与采样率的关系，图中只罗列出了主流的 ADC 架构，囊
括了主流期刊与会议中涉及的高速 ADC。从图 1.1 中不难看出，Flash ADC 的 FoM 值相对较高，对于中低
精度 ADC 来说，Flash ADC 架构可以实现远超其他类型 ADC 的采样率，但这往往以牺牲功耗为代价，而
SAR ADC 则可以实现较低的功耗，具有较低的 FoM 值。并且随着工艺尺寸缩减，SAR ADC 的采样率已
经有了很大的提升。
图 1.1
FoM 值与采样率的关系
在充分调研的基础上，本文研究了国内外中低精度高速 SAR ADC 的主要架构和关键技术。目前，国内外研
究者主要研究以下架构的中低精度高速 SAR ADC：异步 SAR ADC[6, 12, 16-19]、循环展开（Loop Unrolled）SAR
ADC[20-26]、每步多位（Multi bit/cycle）SAR ADC[27-40]、时间数字转换器（Time to Digital Converter, TDC）辅
助的（TDC-Assisted）SAR ADC[41-43]。
国外的研究机构起步较早，并且已经在中低精度高速 SAR ADC 领域有了很深的积累。加州大学伯克
利分校的 Shuo-Wei Michael Chen 团队在 2006 年首次提出了异步 SAR ADC 架构[12]的概念，该设计在
0.13μm 工艺下实现了 6bit 600MS/s SAR ADC，功耗为 5.3mW。异步 SAR ADC 以比较器的比较结果作为
复位逻辑的触发条件，构成了一个简单的自振荡环路。异步 SAR ADC 架构不需要外部时钟，在中低精度
可以达到较高的采样率，成为比较受欢迎的 SAR ADC 架构。俄勒冈州立大学的 Tao Jiang 团队在 2010 年
提出了一款 7bit Loop Unrolled SAR ADC[23]，该设计在 40nm 工艺下实现了 1.25GS/s 的采样率，功耗为
6.08mW。Loop Unrolled SAR ADC 用多个比较器来存储比较结果，省去了 SAR 逻辑电路，节省了功耗并
提升了采样率。得克萨斯大学奥斯汀分校的 Zhiheng Cao 团队在 2009 年提出了一款 6bit 2bit/cycle SAR
ADC[37]，该设计在 0.13μm 工艺下实现了 1.25GS/s 的采样率，功耗为 32mW。另外，这款 SAR ADC 将 Flash
2
第一章 绪论
ADC 和 SAR ADC 在一定程度上相结合，从而使 SAR ADC 在每个比较周期并行比较出 2bit 结果。在此基
础上，韩国科学技术院的 Hyeok-Ki Hong 团队在 2015 年提出了一款 7bit 2bit/cycle SAR ADC[33]，该设计在
45nm 工艺下实现了 1GS/s 的采样率，功耗为 7.2mW。这款 SAR ADC 将电容阵列分为参考电容阵列与信
号电容阵列，其中，参考电容阵列产生每次比较的参考电压，而信号电容阵列产生电压余量。近年来，将
不同结构的电路结合比较受研究者的欢迎[44-46]，例如，将 TDC 和 SAR ADC 相结合可以得到 TDC-Assisted
SAR ADC。得克萨斯大学奥斯汀分校的 Yeonam Yoon 团队在 2018 年提出了一款 6bit TDC-Assisted SAR
ADC[42]，该设计在 40nm 的工艺下实现了 700MS/s 的采样率。这款 SAR ADC 利用比较器的亚稳态信息，
可以快速完成量化，功耗为 0.81mW。
国内的研究机构虽然起步较晚，但近年来也取得了惊人的成果。澳门大学的 Chi-Hang Chan 团队在 2016
年设计了一款 6bit 3bit/cycle SAR ADC[36]，该设计采用了四通道时间交织技术，提出了一种缩减参考电压
的开关算法，在 65nm 工艺下实现了 5GS/s 的采样率。另外，这款 SAR ADC 还对比较器亚稳态进行了处
理。两年后，基于预充电消除开关算法，澳门大学的 Chi-Hang Chan 团队又提出了一款 7bit 1-Then-2bit/cycle
SAR ADC[35]，该设计采用两通道时间交织技术，在 28nm 工艺下实现了 2.4GS/s 的采样率，功耗为 5mW。
西安电子科技大学 Dengquan Li 团队在 2020 年提出了一款 7bit 2-Then-3bit/cycle 的 SAR ADC[31]，该设计
在 40nm 的工艺下实现了 900MS/s 的采样率，功耗为 2.6mW。这款 SAR ADC 将异步环路嵌入到 2-Then3bit/cycle SAR ADC 结构中，采用多个比较器进行量化，并对多个比较器的失调进行了处理，提升了 SAR
ADC 的线性度。电子科技大学的研究团队在 2020 年设计了一款异步 8bit SAR ADC[40]，该设计在 55nm 工
艺下实现了 500MS/s 的采样率，功耗为 1.52mW，但这款 SAR ADC 仅进行到后仿真阶段。
在整体上，国内的研究成果与国外的研究成果相比仍然有一些差距，并且部分机构的研究成果仍然停
留在后仿真阶段。因此，在深入探究中低精度高速 SAR ADC 的基本原理与提速技术之后，本文基于 TSMC
40nm CMOS 工艺，研究并设计一款采样率达到上百兆赫兹的 7bit 高速 SAR ADC，同时考虑中低精度高速
SAR ADC 关键模块的设计权衡。
1.3 论文主要研究内容
在了解本文的研究背景和充分调研国内外研究现状后，本文的主要研究内容可以概括为以下几个方面：
（1）采用自顶向下的混合信号设计流程，调研适用于高速 SAR ADC 的关键技术，选择合适的架构来
完成设计。
（2）设计满足设计指标的各个模块的电路，具体包括：比较器电路、采样保持电路、电容阵列、时钟
电路、SAR 逻辑电路、失调校准电路。
（3）对电路进行联合仿真，并进行设计优化。
3
东南大学硕士学位论文
（4）完成 SAR ADC 的版图设计，提取寄生参数并进行后仿真验证。
结合国内外研究现状，本文基于 TSMC 40nm CMOS 工艺设计一款 7bit 高速 SAR ADC，实现高速的
性能。具体的设计条件及设计指标参数如表 1-1 所示。
表 1-1
设计条件及设计指标参数
结构
SAR ADC
工艺
TSMC 40nm CMOS
电源电压
1.1V
采样率
500MS/s
微分非线性绝对值
<1.5LSB
积分非线性绝对值
<1.5LSB
功耗
<4.5mW
有效位数
>6bit
FoM
<80fJ/conv-step
1.4 论文组织结构
本文总共分六章，各章的主要内容如下：
第一章为绪论。本章先是描述了本文的研究背景与意义，接着调研了国内外研究现状，最后指出了论
文的主要研究内容和论文的组织结构。
第二章为高速 SAR ADC 概述。本章先是从多个方面介绍了 SAR ADC 的主要性能参数，接着揭示了
SAR ADC 的基本工作原理，最后详尽分析了 SAR ADC 的提速思路与相关技术。
第三章为系统级设计。依据第二章的提速思路与相关技术，本章首先提出了本文采用的 SAR ADC 的
系统结构，接着对比较器电路、采样保持电路、电容阵列和开关算法进行理论分析，思考这些模块的设计
权衡，为下一章的电路设计及仿真提供坚实的基础。
第四章为电路设计及仿真。依据第三章对关键模块的理论分析，本章设计出了比较器电路、采样保持
电路、电容阵列、时钟电路、SAR 逻辑电路、失调校准电路。最后，本章对整个 SAR ADC 模块进行仿真，
得出 SAR ADC 的各个性能参数。
第五章为版图设计及后仿真验证。本章充分考虑了版图中的非理想因素，对各个模块进行版图设计，
接着完成了整个系统的版图设计，最后对整体版图提取寄生参数，完成后仿真验证。
第六章为总结与展望。
4
第二章 高速 SAR ADC 概述
第二章 高速 SAR ADC 概述
在通信系统中，高速 ADC 发挥着不可替代的作用。一般，高速 ADC 主要采用 Pipelined ADC 结构和
Flash ADC 结构，但 Flash ADC 具有较高的功耗，而 Pipelined ADC 不适合在先进工艺下使用。随着工艺尺
寸的缩减，MOS 管的本征增益不断下降，这增加了模拟电路的设计难度。工艺尺寸的缩减也导致 MOS 管
的栅电容减小，进而极大地提升了数字电路速度，并且降低了功耗。另外，在先进工艺下，电源电压也将
会进一步缩小，这减小了模拟电路的电压裕度。随着工艺尺寸的缩减，SAR ADC 的采样率将得到提升，同
时，SAR ADC 的功耗也会降低。本章将描述 SAR ADC 的主要性能参数，阐述 SAR ADC 的基本工作原理，
并介绍了 SAR ADC 的提速思路与相关技术。
2.1 SAR ADC 主要性能参数
SAR ADC 的性能参数主要分为四类：基本性能参数、静态性能参数、动态性能参数、数字和开关性能
参数。
2.1.1 基本性能参数
SAR ADC 的基本性能参数数目繁多，而本文只关注几个比较重要的性能参数，例如，模拟信号的类
型、精度、采样率。
（1）模拟信号的类型
SAR ADC 的输入可以是单端、伪差分和差分的信号。单端输入型 SAR ADC 只向 SAR ADC 传输一个
单端的信号，并且量化结果是相对于 SAR ADC 的地电位。如果单端输入信号的地电位相对于 SAR ADC
内部的地电位存在偏差，这种偏差就会转移到 SAR ADC 的量化结果中。伪差分输入型 SAR ADC 的一端
是信号，另一端是一个固定的参考电位，这有利于去除输入信号的地电位与 SAR ADC 内部的地电位之间
的偏差。差分输入型 SAR ADC 拥有大小相同、极性相反的两个输入信号，这有利于消除 SAR ADC 中的
共模噪声和干扰。一般情况下，SAR ADC 的输入都是差分的。
（2）精度
精度表示 SAR ADC 的量化位数，和参考电压一起决定了 SAR ADC 的最小输入信号电压。这个最小
输入信号电压是 SAR ADC 的最低有效位（Least Significant Bit, LSB），大小为 VFS/2N，其中，VFS 为输入满
摆幅电压范围。
（3）采样率
采样率表示 SAR ADC 的采样速度，即单位时间内 SAR ADC 的采样次数。根据奈奎斯特采样定理，
采样率至少是输入信号带宽的两倍。
5
东南大学硕士学位论文
2.1.2 静态性能参数
由于诸多非理想因素的存在，SAR ADC 实际传输特性曲线与理想传输特性曲线存在差异，这种差异
定义了 SAR ADC 的静态性能参数。图 2.1 为单端输入条件下理想 3bit SAR ADC 传输特性曲线，其中，量
化间隔由阶梯的中点给出。
数字输出
111
110
101
100
阶梯宽度（1LSB=∆）
011
010
001
模拟输入
000
0
图 2.1
∆
2∆
3∆
4∆
5∆
6∆
7∆
单端输入条件下理想 3bit SAR ADC 传输特性曲线
（1）模拟输入范围
模拟输入范围指的是输入信号产生满刻度响应的峰峰值。
（2）失调
失调表征了零输入条件下的输出漂移。
（3）增益误差
增益误差表征的是 SAR ADC 传输特性曲线斜率与理想传输特性曲线斜率的误差。
（4）微分非线性
微分非线性（Differential Nonlinearity, DNL）指的是，在 SAR ADC 的传输特性曲线中，实际阶梯的宽
度与理想阶梯的宽度的差值。DNL 表达式为：
DNL ( k ) =
Δ (k ) − Δ
Δ
(2-1)
其中，Δ为实际阶梯的宽度，Δ(k)为理想阶梯的宽度。
（5）积分非线性
积分非线性（Integral Nonlinearity, INL）指的是，在 SAR ADC 的传输特性曲线中，实际的插值曲线与
理想的插值曲线的距离。INL 的表达式为：
k
INL ( k ) = (1 + G )  DNL ( i )
i =1
其中，（1+G）为增益修正因子。
6
(2-2)
第二章 高速 SAR ADC 概述
2.1.3 动态性能参数
有源器件的性能随着频率的变化而变化，这决定了 SAR ADC 的动态性能参数。因此，在 SAR ADC
中，动态性能参数往往是频率或者时间的函数。SAR ADC 的主要动态性能参数包括信噪比、信噪失真比、
有效位数、无杂散动态范围、品质因素。
（1）信噪比
信噪比（Signal to Noise Ratio, SNR）指的是输入信号的功率与量化噪声功率的比值，一般以 dB 为单
位。若输入信号为单音正弦信号，则 SNR 的计算公式为：
(
N
2 LSB 2 2
 Psignal 
SNRdB = 10 log10 
 = 10log10
LSB 2 12
 Pnoise 
≅ ( 6.02 N + 1.76 ) dB
)
2
(2-3)
其中，Psignal 为输入信号的功率，Pnoise 为量化噪声的功率。
（2）信噪失真比
信噪失真比（Signal to Noise And Distortion Ratio, SNDR）与信噪比的定义类似，只不过相对于信噪比，
信噪失真比还考虑了非线性失真项的影响。信噪失真比的计算公式为：


Psignal
SNDRdB = 10log10 

P +P
 noise HD,total 
(2-4)
其中，PHD,total 为非线性失真项的功率。
（3）有效位数
有效位数（Effective Number Of Bits, ENOB）是将信噪失真比用位数来表示。ENOB 计算公式为：
ENOB =
SNDRdB − 1.76
6.02
(2-5)
（4）无杂散动态范围
无杂散动态范围（Spurious-Free Dynamic Range, SFDR）指的是基波的输入幅度与最大杂散频率分量幅
度的比值。SFDR 在通信系统中很重要，一般以 dBc 为单位。
（5）品质因素
品质因素（Figure of Merit, FoM）为衡量 SAR ADC 功耗能效的性能参数，一般按照 Walden 提出的方
法计算。FoM 值的计算公式为：
FoM =
2
P
2 BW
tot
ENOB
(2-6)
其中，Ptot 为 SAR ADC 的功耗，ENOB 为有效位数，BW 一般认为是输入信号的带宽。
2.1.4 数字和开关性能参数
数字和开关性能参数确保了 SAR ADC 拥有与内部电路或者外部电路相连的接口，对于逻辑信号的同
7
东南大学硕士学位论文
步具有重要作用。在这里，本文只简单介绍一些出现在商业应用中的数字和开关性能参数。
（1）逻辑电平
逻辑电平表征不同的逻辑状态，并且，SAR ADC 中使用的逻辑电平需要与已知的逻辑标准兼容。
（2）休眠模式
SAR ADC 可以定义休眠模式，从而实现低功耗。在不需要数据转换时，SAR ADC 处于待机状态，当
需要数据转换时，SAR ADC 开始工作，以此来节省功耗。
2.2 SAR ADC 的基本工作原理
SAR ADC 依靠二进制的搜索方式，找到与输入对应的数字码。一般来说，N 位的 SAR ADC 需要 N 步
来进行量化。接下来，本文将以图 2.2 为例，描述 3bit SAR ADC 的二进制搜索过程。如图 2.2 所示，首先，
模拟输入 VIN 与参考电压 VREF 相比较，此时参考电压 VREF 在整个量化范围的中间，得到的比较结果为 0。
由第一次比较结果可知，输入信号 VIN 在-1 和 0 之间，因此，新的参考电压 VREF 被设置在-0.5。在第二个
比较周期，模拟输入 VIN 与参考电压-0.5 相比较，得到的比较结果为 1。由第二次的比较结果可知，模拟输
入 VIN 在-0.5 和 0 之间，因此，新的参考电压被设置为-0.25。依次类推，在第三个比较周期 SAR ADC 得
到的比较结果为 1。最终，图 2.2 中模拟输入 VIN 的量化结果为 011。
模拟输入VIN
0
1
1
000
VREF
001
-0.75
图 2.2
010
-0.5
011
-0.25
100
0
101
0.25
110
0.5
111
0.75
3bit SAR ADC 二进制搜索树状图
图 2.3 为典型 N 位差分 SAR ADC 的结构图，其中，采样保持电路对输入信号 VIN 采样并且在转换周
期内维持住这个信号，比较器判断 VIN-VREF 的极性，SAR 逻辑模块将比较结果存储起来，电容阵列产生参
考电压 VREF。这款 SAR ADC 将 ADC 的模拟输入 VIN 与参考电压 VREF 相减，然后通过比较器对 VIN-VREF
进行量化，而不是直接将 VIN 与 VREF 比较，但其实最终的结果是一样的。
SAR ADC 在转换阶段，需要 N 个比较周期进行量化。为了保障 SAR ADC 的性能，比较周期的时间
需要满足：
TCKC > TCMP + TLogic + TDAC
(2-7)
其中，TCKC 是一个比较周期的时间，TCMP 是比较器的比较时间，TLogic 是 SAR 逻辑的锁存时间，TDAC 为电
8
第二章 高速 SAR ADC 概述
容阵列的建立时间。
式(2-7)表明，在下个比较周期到来之前，电容阵列必须建立到足够的精度，从而保证 SAR ADC 的性
能。另外，比较器工作的频率一般为采样率的 N 倍。针对比较时钟的不同实现方式，SAR ADC 可分为同
步 SAR ADC 和异步 SAR ADC[47, 48]。
VIN VREF
模拟输入
VIN
Σ
采样&保持
SAR 逻辑
N
VREF
电容阵列
数字输出
图 2.3
典型 SAR ADC 架构图
2.3 SAR ADC 的提速思路与相关技术
SAR ADC 的关键路径为比较器、SAR 逻辑、电容阵列组成的环路，其中，在中低精度 SAR ADC 中，
比较器占主导作用。比较器的差分输入电压决定比较时间，如果差分输入电压越小，则比较时间越长。在
一个采样周期内，比较器差分输入电压会出现小于 0.5LSB 的情况，从而使比较时间变长。SAR 逻辑对比
较器的结果进行锁存，其延时一般比较固定。电容阵列的建立时间主要由相应节点的时间常数控制，其中，
最高有效位（Most Significant Bit, MSB）电容对应的时间常数最大。另外，中低精度 SAR ADC 的电容阵
列一般比较小，电容阵列的建立时间并不占主导作用。比较器的比较时间才是制约 SAR ADC 速度的主要
因素[19, 49-52]，因此，国内外研究者通常采用异步 SAR ADC、Loop Unrolled SAR ADC、Multi bit/cycle SAR
ADC、TDC-Assisted SAR ADC 等架构来提升 SAR ADC 的速度。
（1）异步 SAR ADC
异步 SAR ADC 动态分配比较周期的时间，避免了时间上的浪费。与同步 SAR ADC 架构不同的是，
异步 SAR ADC 的比较时钟是由自振荡环路提供的。异步 SAR ADC 的自振荡环路以比较结果作为比较器
复位的触发条件，被广泛应用在中低精度高速 SAR ADC 中。在异步 SAR ADC 中，比较周期不再局限于
最坏情况，从而使 SAR ADC 的速度得到提升。另外，如果 SAR ADC 可以很快地得出 MSB 的量化结果，
那么留给 LSB 的比较时间将增加，从而减小比较器进入亚稳态的概率。
（2）Loop Unrolled SAR ADC
Loop Unrolled SAR ADC 本质上也是一种异步 SAR ADC，但是相对于异步 SAR ADC，Loop Unrolled
SAR ADC 省去了 SAR 逻辑电路。Loop Unrolled SAR ADC 利用多个比较器来进行锁存，因此，N 位的 Loop
Unrolled SAR ADC 通常需要 N 个比较器。Loop Unrolled SAR ADC 省去了 SAR 逻辑电路，理论上可以达
9
东南大学硕士学位论文
到很快的速度，但多个比较器的失调和寄生电容减小了 Loop Unrolled SAR ADC 的动态范围，恶化了 Loop
Unrolled SAR ADC 的线性度。
（3）Multi bit/cycle SAR ADC
SAR ADC 是串行操作的，因此，SAR ADC 的速度往往受到制约。N 位的 SAR ADC 通常需要 N 个比
较周期来进行量化，而 Flash ADC 依靠并行的架构，只需要一个比较周期就可以完成 N 位的转换。随着
ADC 精度的提高，Flash ADC 中比较器数量呈指数式增长，从而使芯片的功耗增加，而 SAR ADC 却有着
结构简单和低功耗的优点。Multi bit/cycle SAR ADC 是将 Flash ADC 和 SAR ADC 在一定程度上相结合，
从而使 SAR ADC 每个比较周期并行比较出多位的结果。Multi bit/cycle SAR ADC 减小了比较周期的数量，
提高了采样率。
（4）TDC-Assisted SAR ADC
TDC-Assisted SAR ADC 相对于异步 SAR ADC 多了一组时序判断逻辑，其中，时序判断逻辑将比较时
间与一个参考时间相比较，从而鉴定比较器有没有在给定时间内完成比较，相当于给比较时间加了一个上
限。如果比较器未在给定时间内完成比较，则比较器处于亚稳态。反之，比较器未处在亚稳态。根据这一
额外的信息，TDC-Assisted SAR ADC 可以更快地完成量化操作。
2.4 本章小结
本章首先对 SAR ADC 的主要性能参数做了描述，其次简要概括了 SAR ADC 的工作原理，最后对 SAR
ADC 的提速思路与相关技术做了详细讨论。另外，本章介绍了不同架构的 SAR ADC，主要包括异步 SAR
ADC、Loop Unrolled SAR ADC、Multi bit/cycle SAR ADC、TDC-Assisted SAR ADC，分析了不同架构的优
缺点，为下一章作铺垫。
10
第三章 系统级设计
第三章 系统级设计
本章在第二章的基础上提出了本文设计的高速 SAR ADC 的系统结构，重点研究了不同设计指标之间
的权衡，分析了设计过程中的非理想问题，为下一章具体电路的设计提供指导。同时，在满足设计指标的
情况下，本章兼顾 SAR ADC 的低功耗性能。
3.1 SAR ADC 的系统结构
本文旨在设计一款 7bit 高速 SAR ADC。第二章已经指出，Multi bit/cycle SAR ADC 减少了比较周期的
数量，可以实现较高的采样率。Multi bit/cycle SAR ADC 在每次比较前需要将参考电压预先建立好，而基
于预充电消除方案的 Multi bit/cycle SAR ADC 可以简化相应的控制逻辑，实现更高的采样率。预充电消除
方案减少了参考电压建立的时间，从而减少每个比较周期的时间，从而有利于采样率的提升。本文设计的
SAR ADC 实质是 1-Then-2bit/cycle SAR ADC，是 Multi bit/cycle SAR ADC 的变体。另外，如图 3.1 所示，
本文设计的 SAR ADC 可以通过内插减少 1/3 的电容阵列，从而减少了面积，降低了功耗。
栅压自
举电路
CKS
时钟电路
CKC
DAC1_P
VINN
DAC1_N
Q1
QB1
VREFP/N
VINP
Q2
QB2
DAC3_P
Q3
QB3
DAC3_N
失
调
校
准
逻
辑
7b
译
码
器
SAR 逻辑
图 3.1
本文采用的 SAR ADC 的系统架构
为了提升本文提出的高速 SAR ADC 的性能，本文做出了以下改进：
（1）基于同步时钟，本文将外部高速时钟五分频，进而产生采样时钟和转换时钟，用基于延时的宽占
空比比较时钟产生电路产生比较时钟，从而使比较器可以高速运行。
（2）本文先对中间比较器的失调电压进行前台校准，然后以中间比较器作为参考，校准其余两个比较
器的失调电压，另外，本文是以电荷共享的方式进行校准。
（3）对于 SAR 逻辑电路，本文提出了负脉冲触发式半动态触发器，从而使 SAR 逻辑电路可以高速运
行，保障了 SAR ADC 的性能。
本文设计的高速 SAR ADC 的架构图如图 3.1 所示，主要包括时钟电路、栅压自举电路、电容阵列、
11
东南大学硕士学位论文
比较器、SAR 逻辑、失调校准逻辑，其中，VINP 和 VINN 为输入差分信号，CKS 为采样时钟，CKC 为比较
时钟，VREFP/N 为电容阵列的驱动电压，DAC1_P 和 DAC1_N 为第一个比较器对应的差分电容阵列，DAC3_P
和 DAC3_N 为第三个比较器对应的差分电容阵列，Q1 和 QB1 分别为第一个比较器的同相输出和反向输
出，Q2 和 QB2 分别为第二个比较器的同相输出和反向输出，Q3 和 QB3 分别为第三个比较器的同相输出
和反向输出。在采样阶段，栅压自举电路将 VINP 和 VINN 采样至电容阵列。在转换阶段，本文设计的 SAR
ADC 首先进行 1 次每步 1 位（1bit/cycle）的转换，接着进行 3 次每步 2 位（2bit/cycle）的转换。另外，中
间比较器的差分输入由电容阵列在电压域的内插形成。图 3.2 为本文设计的高速 SAR ADC 的时序图，其
中，CKS 为采样时钟，CKC 为比较时钟，CKS 的占空比为 1/5。另外，本文设计的宽占空比比较时钟产生
电路可以增大比较时钟的占空比，有效减小比较器进入亚稳态的概率，提升 SAR ADC 的运行速度。
CKS
CKC
图 3.2
SAR ADC 的时序图
如图 3.2 所示，在转换阶段，CKC 总共包含四个比较周期。在第一个比较周期到来之后，中间比较器
判断输入的极性，从而得出 MSB 的量化结果。然后，SAR 逻辑将 MSB 的比较结果锁存，并且送入电容阵
列，从而产生相应的电压余量。在第二个比较周期到来之后，3 个比较器同时工作，并且与三个参考电压
比较，其中，三个参考电压是由非对称电容阵列产生的。此时，三个参考电压将电压余量均分为 3 份。然
后，SAR 逻辑以温度码的形式将比较结果锁存，并且送入相应的电容阵列。在转换阶段，第一个比较周期
只动用中间比较器并且只得到 1bit 结果，而剩余的三个比较周期动用 3 个比较器并且每次得到 3bit 温度
码。最后，在采样周期结束后，译码器将 SAR 逻辑内存储的温度码以二进制码的形式输出，从而得到 7bit
结果。
本文设计的失调校准逻辑包含前台校准模块和后台校准模块，其中，前台校准模块校准中间比较器的
失调，而后台校准模块校准其余两个比较器的失调。当中间比较器的差分输入为 0 时，若中间比较器得到
正的比较结果，则说明中间比较器存在一个大于 0 的失调电压。若中间比较器得到负的比较结果，则说明
中间比较器存在一个小于 0 的失调电压。在第一个比较周期时间内，三个比较器的输入相同，如果三个比
较器得到不同的比较结果，则说明三个比较器之间存在相对失调。在后台校准期间，本文以中间比较器作
为参考标准，得出其余两个比较器相对于中间比较器存在的失调电压。根据以上这些校准信息，校准逻辑
12
第三章 系统级设计
就可以调整校准对管栅极的电压，从而抵消失调电压的影响。
在完成对整个系统架构的概述之后，本章将先对关键模块的非理想因素进行描述，接着分析各个模块
的设计权衡，为接下来的电路设计提供指导。
3.2 关键模块的设计权衡
高速 SAR ADC 作为一个系统，往往需要在面积、功耗、噪声、速度和线性度等方面进行权衡。对于
不同的应用需求，SAR ADC 侧重点略有不同，而本文设计的 SAR ADC 的侧重点在速度。另外，中低精度
SAR ADC 可以轻易满足噪声要求。
SAR ADC 系统主要有以下噪声：量化噪声、采样噪声、电容阵列噪声、比较器噪声。这些噪声一般都
为非相干噪声，并且满足高斯白噪声分布。量化噪声可以认为是数字域的噪声，是由 SAR ADC 的精度决
定的，而采样噪声、电容阵列噪声、比较器噪声是模拟域的噪声。一般情况下，模拟域的噪声功率需要比
数字域的噪声功率小。
比较器是中低精度高速 SAR ADC 设计的重难点，限制了 SAR ADC 的速度与功耗。同时，电容阵列
的速度与功耗也值得注意。相对于其他类型的 ADC，SAR ADC 具有较低的功耗，因此，可以通过牺牲功
耗来提升 SAR ADC 的速度。
为了减小电容失配和降低寄生效应，电容阵列通常会占据比较大的面积。同时，在先进工艺下，采用
金属-氧化物-金属（Metal-Oxide-Metal, MOM）电容可以实现相对较小的面积。寄生和失配会改变单位电容
的权重，进而影响 SAR ADC 的线性度和有效位数等性能参数。另外，数字电路中的寄生和失配则会增加
信号的延时，不利于 SAR ADC 的高速运行。
接下来，本文将对比较器电路、采样保持电路、电容阵列和开关算法进行分析，为之后的电路设计提
供充分的理论指导。
3.2.1 比较器电路
比较器是一种可以判断输入极性的器件，广泛存在于需要从模拟信号中恢复出数字信号的应用中。为
了保证正确的比较结果，比较器的模拟输入通常需要足够大的幅度，以此来克服一些确定性误差和随机性
误差，其中，确定性误差主要包括失配和迟滞，而随机性误差主要包括器件热噪声和闪烁噪声。随着工艺
尺寸的缩减和电源电压的降低，比较器的随机性误差占据着越来越大的比重[53-55]。接下来，本文将对可再
生比较器进行理论分析，接着将单级可再生比较器与两级可再生比较器进行对比，最后归纳总结可再生比
较器的设计重点。
（1）可再生比较器理论分析
现阶段，在 ADC 中，可再生比较器是最受欢迎的比较器架构，也是本文研究的对象。可再生比较器
13
东南大学硕士学位论文
一般包含预放大模块和正反馈锁存模块，其中，预防大模块主要发挥隔离作用，而正反馈锁存模块主要发
挥放大作用。正反馈锁存模块是以正指数的形式对信号进行放大，可以用时间换增益。可再生比较器从严
格意义上来说是个非线性系统，而直接对非线性问题进行理论分析会耗费大量的精力，得出的结论也不那
么直观，不利于培养电路设计的直觉。在小信号输入条件下，可再生比较器处于亚稳态，也就意味着，可
再生比较器一直处于小信号状态。另外，在小信号输入条件下，可再生比较器也容易受到噪声等非理想因
素的影响。在大信号输入条件下，可再生比较器可以很快完成比较任务，不容易受到噪声等非理想因素的
影响。因此，本文将对小信号输入条件下的可再生比较器进行理论分析。
为了理解可再生比较器的设计权衡，本文对可再生比较器的简单模型进行分析。在比较过程中，预放
大模块将模拟输入信号采样到正反馈锁存模块的输入端，接下来，正反馈锁存模块开始锁存。在小信号输
入条件下，根据比较器的工作过程，可再生比较器可以用线性时变系统来表示。也就是说，在可再生比较
器工作的各段时间内，可再生比较器可以看作线性系统，而在不同时间段线性系统的传递函数不一样。当
预放大模块工作时，可再生比较器是一个线性系统，而当正反馈锁存模块工作时，可再生比较器是另外一
个线性系统。这两个线性系统的传递函数不一样，并且有时间上的差别。
接下来，本文以 StrongARM 比较器为例，运用线性时变模型对可再生比较器进行分析。如图 3.3 所示，
StrongARM 比较器在垂直方向上将预放大模块和正反馈锁存模块堆叠，是一个单级可再生比较器，其中，
M1 和 M2 为差分出入管，M7、M8、M10、M11 为复位管，M9 为尾电流管，M3、M4、M5、M6 为正反
馈锁存管，VINP 和 VINN 为输入差分信号，X 和 Y 分别为 M1 和 M2 的漏极节点，OUT+和 OUT-为比较
器的差分输出，CKC 为比较时钟。
CKC
CKC
M10
M7
M5
M6
M8
OUT-
OUT+
M3
VINP
CKC
CKC
M11
M4
X
Y
M1
M2
CKC
图 3.3
VINN
M9
StrongARM 比较器
在小信号输入条件下，StrongARM 比较器的工作状态主要分为四个过程，分别是：复位、预放大、正
反馈锁存、判决。在 CKC 为低电平时，StrongARM 比较器处于复位阶段；在 CKC 为高电平后的一段时间
内，VINP 和 VINN 被采样至 OUT+和 OUT-，此时，StrongARM 比较器处于预放大阶段；接下来，在 M5
和 M6 导通之后，StrongARM 比较器处于正反馈锁存阶段；之后，StrongARM 比较器处于判决阶段。在实
14
第三章 系统级设计
际工作过程中，StrongARM 比较器的工作状态不可能突然发生变化，而是缓慢过渡的，但这种简化有利于
直观地感受 StrongARM 比较器的工作过程。接下来，本文将着重分析预放大阶段和正反馈锁存阶段。
在复位阶段，CKC 为低电平，OUT+和 OUT-被复位至高电平，X 和 Y 也被复位至高电平。
假设在 t=t0 时刻，StrongARM 比较器进入预放大阶段，其等效电路图如图 3.4 所示，其中，CKC 为高
电平，COUT 为等效输出电容。在预放大阶段，M1 和 M2 根据输入差分信号幅度的差异，以不同的速率对
OUT+和 OUT-进行放电。假设在 t1 时刻，预放大阶段结束，StrongARM 比较器进入正反馈锁存阶段，也就
意味着，图 3.3 中的 M5 和 M6 导通。预放大阶段的持续时间可以表示为：
t1 − t0 =
COUT Vthp
(3-1)
Id1
其中，Vthp 为 PMOS 的阈值电压，COUT 为输出节点电容的大小，Id1 为 M1 与 M2 放电电流的大小。
OUT-
OUT+
C OUT
C OUT
M3
M4
X
VINP
Y
M1
C X,Y
VINN
M9
CKC
图 3.4
M2
预放大阶段 StrongARM 比较器的等效电路图
另外，根据图 3.4 的等效电路图，在小信号输入条件下，StrongARM 比较器的单位脉冲响应的时域传
递函数 h(t,τ)可以表示为：
h ( t ,τ ) ≅
t1 − t
G
τ s1 τ s 2 R
(3-2)
其中，τs1 为 CX,Y/gm1,2，τs2 为 COUT/gm3,4，GR 为正反馈锁存模块的小信号增益。
在 t1 时刻，StrongARM 比较器进入正反馈锁存阶段，其等效电路图如图 3.5 所示。在正反馈锁存阶段，
正反馈锁存模块对 OUT+和 OUT-上的电压以正指数的形式进行放大。另外，差分输入信号不再对正反馈锁
存模块产生影响，也就是说，正反馈锁存模块在此阶段起主要作用。假设在 tobs 时刻，正反馈锁存阶段结
束，StrongARM 比较器的小信号增益处于最大值。在小信号输入条件下，StrongARM 比较器在正反馈锁存
阶段的增益表达式为：
t −t 
GR = exp  obs 1 
 τR 
其中，τR 表示 COUT/gmr，gmr 为正反馈锁存管的等效导纳，COUT 为输出节点的电容。
15
(3-3)
东南大学硕士学位论文
M5
M6
OUT-
OUT+
M3
C OUT
图 3.5
M4
C OUT
正反馈锁存阶段 StrongARM 比较器的等效电路图
根据式(3-2)和式(3-3)，在小信号输入条件下，StrongARM 比较器的增益 G 可以用式(3-4)来表示，其
中，增益公式左边的分式主要是由 StrongARM 比较器的预防大模块贡献的，增益公式右边的指数式主要
是由 StrongARM 比较器的正反馈锁存模块贡献的。式(3-4)指出，StrongARM 比较器的正反馈锁存模块对
增益的贡献极大。因此，在设计 StrongARM 比较器时，比较器的正反馈锁存模块应受到足够的重视。另
外，式(3-4)也指出，StrongARM 比较器的速度主要受正反馈锁存模块限制。在设计过程中，减小τR 可以降
低 StrongARM 比较器进入亚稳态的概率，从而提升 StrongARM 比较器的速度。
∞
G =  h ( tobs ,τ )dτ =
−∞
( t1 − t0 )
2
t −t 
exp  obs 1 
2τ s1τ s 2
 τR 
(3-4)
在判决阶段，StrongARM 比较器处于大信号工作的状态，此时，输入差分信号和噪声不再对比较器的
输出产生影响。因此，研究判决阶段的意义不大。
本文首先对 StrongARM 比较器在小信号输入条件下的线性时变模型进行了分析，得出了增益公式。
在理论上，噪声这种特殊的信号也可以通过这种方式进行建模分析。文献[55]中指出，StrongARM 比较器
的等效输入噪声功率 σn2 可以表示为：
σ n2 ≅
16kT γ τ s1
16kT γ τ s21 τ s 2
8kT γ τ s21 τ s22

+

+

3CX ,Y t1 − t0 COUT ( t1 − t0 )3 COUT ( t1 − t0 )4
τ s21
16kT γ
16kT γ τ s21 τ s22
+
+


C X ,Y ( t1 − t0 )2 COUT ( t1 − t0 )4
(3-5)
其中，τs1/(t1-t0)和τs2/(t1-t0)可以用 gm/Id 来表示，分别是：
τ s1
t1 − t0
=
CX ,Y  gm1,2


Vthp 
COUT  I d1

g

=  m3,4 Vthp 
t1 − t0  I d 2

τ s2
−1
(3-6)
−1
(3-7)
其中，Id2 为 M3 和 M4 的放电电流。
从式(3-5)、式(3-6)、式(3-7)中可以看出，对于图 3.3 中的 StrongARM 比较器，可以通过增大 M1、M2、
M3、M4 的 gm/Id 值来减小比较器的等效输入噪声，而这些 MOS 管在预放大阶段中发挥信号传递的作用。
16
第三章 系统级设计
式(3-5)只给出了采用简单模型分析得到的表达式，揭示了降低噪声的大致思路。在设计过程中，仿真工具
提供了精确计算比较器噪声的方法，从而为比较器的设计提供指导。
（2）单级可再生比较器与两级可再生比较器对比
单级可再生比较器是在垂直方向上将预放大模块和正反馈锁存模块堆叠起来，例如 StrongARM 比较
器，而两级可再生比较器是将预放大模块和正反馈锁存模块在水平方向上级联起来。单级可再生比较器的
预放大模块和正反馈锁存模块会共享电流通路，而两级可再生比较器的预放大模块和正反馈锁存模块是没
有共同的电流通路的。两种结构各有优缺点，接下来，本文将以 StrongARM 比较器和图 3.6 中的两级可再
生比较器为例，分析这两种比较器的优缺点。
CKC
CKC
MN
MP
ON
VINP
VINN
MP
OP
MN
CKC
图 3.6
两级可再生比较器
图 3.6 为两级可再生比较器，其中，MP 和 MN 为预放大模块的差分输出，OP 和 ON 为正反馈模块的
差分输出。与 StrongARM 比较器类似，在小信号输入条件下，图 3.6 中的比较器也可以用线性时变模型来
表示，因此，图 3.6 中的比较器的工作状态也可以分为复位、预放大、正反馈锁存、判决这四个阶段。在
复位阶段，MP 和 MN 被复位至高电平，OP 和 ON 被复位至地电位；在预放大阶段，输入信号被采样至
MP 和 MN；在正反馈锁存阶段，正反馈锁存模块工作；在判决阶段，比较器得出比较结果。
StrongARM 比较器与图 3.6 中的比较器的性能对比如图 3.7 所示，其中，图 3.7（a）为两种比较器的
速度对比，图 3.7（b）为两种比较器的功耗对比。在扇入和扇出相同的情况下，本文对两种比较器进行对
比。为了保证 SAR 逻辑锁存状态的稳定性，通过驱动不同数量的反相器，本文将两种比较器的复位电平也
设置成一样的。从图 3.7（a）中可以看出，StrongARM 比较器相对两级可再生比较器具有更快的速度。从
图 3.7（b）中可以看出，StrongARM 比较器一般来说具有更低的功耗，例如，当差分输入电压为 100μV 时，
StrongARM 比较器的比较时间为 87.1ps，功耗为 0.19mW，而两级可再生比较器的比较时间为 108ps，功耗
为 0.27mW。从图 3.7（a）还可以看出，比较器的比较时间与差分输入的对数呈现线性关系，这从侧面验
证了关于可再生比较器的理论分析。另外，两种比较器的噪声仿真结果显示，StrongARM 比较器的等效输
入噪声为 1.42mV，而两级可再生比较器的噪声为 0.82mV，也就是说两级可再生比较器可以实现更低的等
效输入噪声。
17
东南大学硕士学位论文
（a） 速度对比
（b） 功耗对比
图 3.7
比较器性能对比
（3）归纳总结
综上所述，本文先以经典的 StrongARM 比较器为例，分析了在小信号输入条件下比较器的线性时变
模型。根据分析可知，可再生比较器包括预放大模块和正反馈锁存模块，同时，可再生比较器的工作状态
可以分为复位、预放大、正反馈锁存、判决这四个阶段。要想减小亚稳态出现的概率，在预放大阶段，应
尽快将输入信号采样至正反馈锁存模块，在正反馈锁存阶段，应保证正反馈锁存管的时间常数τR 足够小。
要想降低可再生比较器的等效输入噪声，在预放大阶段，应增大发挥信号传递作用的 MOS 管的 gm/Id 值，
但这意味着比较器的负载将增加，从而导致比较器的速度降低。
然后，本文以 StrongARM 比较器和图 3.6 的两级可再生比较器为例，对不同比较器进行了对比。经过
对比发现，单级可再生比较器相对于两级可再生比较器具有更快的速度和更低的功耗，而两级可再生比较
器具有更低的等效输入噪声。因此，单级可再生比较器适合应用于中低精度高速 SAR ADC，而两级可再生
比较器适合应用于中高精度高速 SAR ADC。
3.2.2 采样保持电路
在 SAR ADC 中，采样保持电路主要包括采样开关和采样电容。采样保持电路的作用至关重要，只有
采样保持电路不出差错，后续的量化才能顺利进行。接下来，本文将对采样保持电路中的一些非理想因素
进行分析，例如采样噪声[11, 56]。
在 SAR ADC 中，采样开关一般为 NMOS 管。式(3-8)为 NMOS 管导通电阻的公式，从中可以看出，
当 NMOS 的栅极电压为 VDD+VINP 时，导通电阻 RON 恒定，这也是栅压自举开关电路的工作原理。在理想
情况下，在采样阶段，如果 NMOS 的栅源电压保持恒定，那么导通电阻 RON 也保持不变，也就意味着，导
通电阻 RON 与输入信号无关，从而提升了采样开关的线性度和精度。
RON =
1
μ n Cox W L (VCKS − VINP − Vthn )
18
(3-8)
第三章 系统级设计
其中，VCKS 为 NMOS 的栅极电压，VINP 为单端输入电压，μn 为 NMOS 迁移率，Cox 为氧化层单位面积电容，
W/L 为 NMOS 管的宽长比。
通常，为了将输入信号建立到足够的精度，采样开关的导通电阻 RON 要满足式(3-9)，从而使得采样保
持电路的带宽足够大，进而完成对输入信号的跟踪。
TCKS = τ ln (1 ε ) = RON CS ln (1 ε )
(3-9)
其中，TCKS 为采样时间，τ为采样开关的时间常数，ε 为采样保持电路的精度，CS 为采样电容的大小。
采样保持电路中的非理想因素会影响 SAR ADC 的性能，例如电荷注入、采样噪声、时钟抖动与偏差、
泄漏和耦合电容。
（1）电荷注入
如图 3.8 所示，电荷注入主要是由采样开关的沟道电荷引起的。当采样开关导通时，电荷聚集在沟道
中，当采样开关关断时，一部分沟道电荷跑向采样电容。假设跑向输入信号方向和采样电容方向的电荷量
各占一半，那么沟道电荷 Qch 和采样电容上的电压变化量ΔVOUTP 的表达式分别为：
Qch = CoxWL (VCKS − VINP − Vthn )
ΔVOUTP =
Qch
2CS
(3-10)
(3-11)
其中，WL 为沟道面积。
CKS
VINP
VOUTP
Q ch
图 3.8
CS
电荷注入原理图
从式(3-10)和式(3-11)中可以看出，为了减小电荷注入造成的影响，可以减小采样开关的沟道面积，或
者增大采样电容，但这通常会影响采样开关的线性度，而栅压自举开关电路可以使电荷注入造成的影响与
输入信号无关，只影响 SAR ADC 的动态范围，是一种不错的解决方式。
（2）采样噪声
采样噪声影响着整个 SAR ADC 的精度。如图 3.9 所示，在采样阶段，采样噪声同输入信号一起被采
样至采样电容。从信号与系统的角度来看，采样噪声是一个离散时间的量。对于采样噪声来说，有两个统
计量可以描述它的特性，其中一个统计量是噪声总功率，描述采样噪声的方差，另外一个统计量是噪声功
率谱密度，描述噪声功率对频率的分布。图 3.9 为采样开关输出噪声总功率的计算模型，其中，SV2 为白噪
声功率谱密度。根据帕斯瓦尔定理，在热平衡状态下，噪声总功率可以通过白噪声对频率的积分来得到，
19
东南大学硕士学位论文
也就是：
2
OUTP
V
2
1
1
kT
=  4kTRON
=
df = 4kTRON
0
1 + j 2π fRON CS
4RON CS CS
∞
(3-12)
其中，k 为 1.380649 × 10-23J/K，T 为热力学温度。
R ON
VINP
2
V
S (f)
图 3.9
VOUTP
CS
采样噪声总功率计算等效图
从式(3-12)中可以看出，增大采样电容可以降低采样噪声。根据文献[56]，噪声功率谱密度（Power
Spectral Density, PSD）可以用式(3-13)来表示。对于较大的 Nt，采样噪声均匀分布在第一奈奎斯特区间内，
类似于白噪声。从时域的角度上来看，较小的 Nt 会使噪声样本之间存在相关性，而较大的 Nt 则使得噪声
样本之间不相关，进而使采样噪声呈现出白噪声的特性。
PSD ( f ) =
2 kT
1 − e −2 N t
f CKS CS 1 − e −2 Nt cos ( 2π f f CKS ) + e −2 Nt
(3-13)
2 kT
≅
for N t > 3
f CKS CS
其中，fCKS 为采样频率，Nt 为采样时间 TCKS 与采样开关时间常数τ的比值。
（3）时钟抖动与偏差
时钟抖动与偏差是采样保持电路中存在的另一个问题。如图 3.10 所示，当实际的采样时间与理想的采
样时间相比存在一个Δt 的误差时，VOUTP 将产生一个与输入信号频率相关的电压误差ΔVOUTP。当Δt 呈现出
随机性的特征时，Δt 为时钟抖动，而当Δt 保持恒定时，Δt 为时钟偏差。一般来说，在单通道 ADC 中，时
钟抖动与偏差并不会对 ADC 的性能造成影响，而在时间交织 ADC 中，时钟抖动与偏差往往会恶化 ADC
的线性度。由于本文的 SAR ADC 存在两个差分采样保持电路，时钟抖动与偏差将会影响 SAR ADC 的线
性度，因此，在进行版图布局的过程中，时钟电路和采样保持电路应尽量保持对称。
VINP
CKS
VINP
VOUTP
电压[V]
Δ t CLK
CS
VOUTP
ΔVOUTP
VOUTP
Δ t CLK
时间[s]
图 3.10
时钟抖动与偏差的影响
（4）泄漏和耦合电容
在保持阶段，采样保持电路也存在一些非理想因素。在理想情况下，保持阶段的输入信号与采样电容
20
第三章 系统级设计
上的电压完全隔离，因此，输入信号不再影响采样电容上的电压。但实际上，如图 3.11 所示，在先进工艺
下，输入信号依旧影响采样电容上的电压，其中，CC 为采样开关漏极和源极之间的耦合电容，RLEAK 为采
样开关漏极和源极之间泄漏电阻。首先，MOS 管存在泄漏。这意味着即使在 MOS 管关断的情况下，MOS
管的漏源之间依然存在电阻通路。其次，MOS 管的漏源之间存在着电容耦合。这意味着即使在保持阶段，
采样电容上的电压依旧受到输入信号的影响。随着工艺尺寸的缩减，泄漏和耦合电容表现得更为明显。为
了减小泄漏和电容耦合造成的影响，可以减小采样开关的宽长比，或者增大采样开关的阈值电压，另外，
还可以增加虚拟（Dummy）管，从而抵消泄漏和电容耦合的影响。
R LEAK
VINP
VOUTP
CC
图 3.11
CS
采样开关在保持阶段的泄漏和电容耦合
（5）归纳总结
综上所述，采样保持电路存在一些非理想因素，在设计过程中，采样保持电路需要在不同性能参数之
间权衡。在采样保持电路中，栅压自举开关电路可以保证 SAR ADC 的线性度，并且减小了电荷注入的影
响。时钟抖动和偏差一般在时间交织 ADC 中影响比较大，可以通过合理的版图布局来解决。采样噪声的
总功率与采样电容的大小呈反比，因此，为了减小采样噪声的总功率，可以增大采样电容。当采样时间足
够时，采样噪声均匀分布在第一奈奎斯特区间内。当采样保持电路处于保持阶段时，增加 Dummy 器件可
以解决采样开关的泄漏和电容耦合带来的影响。
3.2.3 电容阵列和开关算法
（1）电容阵列中的非理想因素
SAR ADC 中的电容阵列通常是一个开关电容网络，并且电容阵列的实现形式因开关算法的不同而不
同。在采样阶段，电容阵列作为采样电容。在转换阶段，电容阵列产生参考电压。图 3.12 为一款 3bit SAR
ADC 结构简图，其中，电容阵列以差分形式呈现。在采样阶段，输入差分信号 VINP 和 VINN 被采样至电容
阵列的上极板，而电容阵列的下极板全部被复位至地电位。在转换阶段，比较器将每个比较周期的比较结
果逐步拨到相应电容的下极板，从而使电容阵列的上极板逐渐向共模电压收敛，并且是以二进制的形式。
从自动控制原理的角度来看，SAR ADC 的电容阵列、比较器、SAR 逻辑组成了一个负反馈环路，从而使
得反馈误差逐渐减小，也就意味着，比较器的差分输入逐渐向共模电压收敛。接下来，本文将对电容阵列
中的非理想因素进行分析。
电容阵列的噪声主要有三个来源，一是采样噪声，二是电容阵列下极板开关产生的噪声，三是外部参
考电压的噪声。可以通过增大采样电容来减小噪声的影响，但这往往是以牺牲功耗为代价。在中低精度高
21
东南大学硕士学位论文
速 SAR ADC 中，电容阵列的噪声通常不是限制 SAR ADC 性能的主要因素。
VREFN
VREFP
VINP
CKS
VINN
a2
a1
a0
2C
C
C
2C
C
C
b2
b1
b0
VREFP
VREFN
图 3.12
SAR ADC 结构简图
参考电压的建立时间是限制电容阵列速度的主要因素。由于 MSB 对应的电容最大，拨 MSB 电容所消
耗的时间也是最长的。在下一个比较周期到来之前，若是电容阵列的上极板电压还没建立到一定的精度，
这将会严重恶化 SAR ADC 的性能，不利于 SAR ADC 速度的提升。值得一提的是，中低精度 SAR ADC 的
单位电容较小，可以较快完成电压的建立。另外，在建立过程中，电容阵列会向外部参考电压汲取电流，
从而导致外部参考电压产生与信号相关的纹波，影响 SAR ADC 的性能[57, 58]。
电容阵列的失配很大程度上影响了 SAR ADC 的线性度，进而恶化 SAR ADC 的有效位数。在理想情
况下，MSB 电容到 LSB 电容是以二进制的形式缩减的，以此来产生每个比较周期的参考电压。如图 3.13
所示，如果电容阵列存在失配，那么每个比较周期的参考电压将会存在误差，进而影响 SAR ADC 的线性
度。对于大部分开关算法，这种失配存在对称性。从失配角度考虑，较大的单位电容拥有较小的失配，但
会增加电容阵列的面积，增加 SAR ADC 的功耗，而较小的单位电容拥有较大的失配。在版图上，电容阵
列的失配可以通过共质心的布局方案和添加 Dummy 器件来减小，这使得单位电容周围的环境看起来一样。
在技术上，为了降低失配造成的影响，可以采用一些校准算法来获取电容的真实权重，或者采用过采样技
术将失配误差造成的影响调制到高频[59, 60]。另外，在切换电容的过程中，SAR ADC 将产生大量的动态功
耗。为了降低功耗，SAR ADC 可以降低采样率，减小采样电容，或是采用节能的开关算法。
000
001
图 3.13
010
011
100
101
110
存在电容阵列失配的 SAR ADC 二进制搜索树状图
22
111
第三章 系统级设计
（2）Multi bit/cycle SAR ADC 开关算法对比
近些年来，Multi bit/cycle SAR ADC 作为一种高速 SAR ADC 架构，在期刊与会议中频繁出现，具有重
要的研究价值。特别地，对于 2bit/cycle SAR ADC，在每个比较周期内，电压余量会与三个不同的参考电
压比较，这点与 Flash ADC 类似。从另一个角度说，三个参考电压将电压余量均分为 4 份，也就意味着，
2bit/cycle SAR ADC 是一个采用四进制搜索方案的 SAR ADC。传统的 SAR ADC 采用二进制搜索方案，其
中比较周期的数目与 SAR ADC 的精度成正比，而 2bit/cycle SAR ADC 比较周期的数目约为 SAR ADC 精
度的一半。因此，在相同采样率和精度的条件下，2bit/cycle SAR ADC 比较周期的时间约是传统 SAR ADC
比较周期时间的两倍，从而为 2bit/cycle SAR ADC 留下了充足的时间裕度，进而减小了比较器进入亚稳态
的概率。在相同比较周期时间的条件下，相对于传统 SAR ADC，2bit/cycle SAR ADC 的采样率可以提升约
2 倍。一般而言，为了在每个比较周期内得到多位结果，Multi bit/cycle SAR ADC 可以采用分离式开关算法
或者预充电消除开关算法。接下来，本文将分析不同开关算法的优缺点。
在采用分离式开关算法的 SAR ADC 中，电容阵列被分为参考电容阵列和信号电容阵列，其中，参考
电容阵列负责产生参考电压，信号电容阵列负责产生电压余量并且使电压余量收敛到共模电压。对于 7bit
SAR ADC，分离式开关算法的实现过程如图 3.14 所示，其中，VREFP/N 和 VREFN/P 为参考电压，VREFN/P 与
VREFP/N 大小相同、极性相反，VIN 为信号电容阵列上的电压。在每次比较前，参考电压与信号电容阵列上
的电压都要建立到一定的精度，从而保证 SAR ADC 的性能。分离式开关算法要求比较器有额外的输入端
口，增加了等效输入噪声。在采样阶段，输入信号 VIN 被采样至信号电容阵列上，同时，参考电容阵列上
的电压被复位至零电位。在转换阶段，参考电压在前三个比较周期以差分的形式将电压余量均分为四份，
其中，零电位为中间比较器的阈值电压，而 VREFP/N 和 VREFN/P 为其余比较器的阈值电压。在最后一个比较
周期，参考电压将电压余量均分为两份，从而得出 1bit 结果。值得注意的是，在每个比较周期到来之前，
参考电压需要一段预充电时间来完成建立，不利于 SAR ADC 采样率的提升。另外，在采用分离式开关算
法的 SAR ADC 中，参考电容阵列和信号电容阵列之间的增益失配也会影响 ADC 的性能。
预充电
VREF ≈
采样周期
≈
比较周期1
≈ 11 ≈
比较周期2
VREFP/N
10
32LSB
≈
比较周期3
≈
比较周期4
≈
11
10
0
01
模拟输入VIN
-V REF ≈
01
8LSB
VREFN/P 00
数字输出
权重
≈
图 3.14
≈ ≈
01
64,32
11
16,8
2LSB
00
≈
01
4,2
≈
分离式开关算法的实现过程
23
1
1
≈
东南大学硕士学位论文
为了解决预充电时间占用比较周期时间的问题，预充电消除开关算法采用非对称权重电容阵列。对于
7bit SAR ADC，预充电消除开关算法的实现过程如图 3.15 所示，其中，VREF1、VREF2、VREF3 为参考电压。
在采样阶段，输入信号 VIN 被采样至电容阵列上。在转换阶段，SAR ADC 先直接得出最高位的量化结果，
然后通过非对称的电容阵列产生不同的参考电平。如图 3.15 所示，在完成第一次比较后，根据比较结果，
VREF1 为-1/4VREF，VREF2 为-1/2VREF，VREF3 为-3/4VREF，VREF1、VREF2、VREF3 一起将电压余量均分为 4 份。
当 SAR ADC 工作在第一个比较周期时，在 DAC1 中比较器输出 1 和 0 对应的权重比为 3：1，在 DAC3 中
比较器输出 1 和 0 对应的权重比为 1：3。当 SAR ADC 工作在接下来的比较周期时，比较器以温度码的形
式拨剩余的电容阵列。如表 3-1 所示，当 SAR ADC 工作在第二个比较周期时，在 DAC1 中比较器输出 1
和 0 对应的权重比为 1:3，而在 DAC3 中比较器输出 1 和 0 对应的权重比为 3:1，这与第一个比较周期内的
权重比相反。依次类推，在接下来的比较周期中，SAR ADC 也满足这个规律。这种规律揭示了 SAR ADC
的基本原理，也就是说，在 SAR ADC 转换过程中，电容阵列上的电压会向共模电压收敛。因此，在整个
转换周期中，比较器输出 1 的权重总和必然与输出 0 的权重总和相等。
VREF ≈
采样周期
64LSB
比较周期1
≈ ≈
1
≈
比较周期2
≈
0
比较周期3
11
10
01
00
11
模拟输入VIN
10
V REF1
01
V REF2
00
V REF3
≈
比较周期4
≈
1LSB
4LSB
0
16LSB
-V REF
数字输出
权重
图 3.15
表 3-1
0
64
11
32,16
10
8,4
11
2,1
预充电消除开关算法的实现过程
预充电消除开关算法非对称权重产生方式（比较周期 2）
量化结果
11
10
01
00
三个比较器同相输出
111
011
001
000
DAC1 电压跳变值
3∙(4LSB)
-1∙(4LSB)
-5∙(4LSB)
-9∙(4LSB)
DAC3 电压跳变值
9∙(4LSB)
5∙(4LSB)
1∙(4LSB)
-3∙(4LSB)
比较器输出 1 和 0 代表的权重
[1∙(4LSB)]/[-3∙(4LSB)]
（DAC1）
比较器输出 1 和 0 代表的权重
[3∙(4LSB)]/[-1∙(4LSB)]
（DAC3）
24
第三章 系统级设计
（3）归纳总结
电容阵列影响 SAR ADC 的噪声、速度、线性度、功耗。如果为了减小失配而采用较大的电容阵列，
这将有利于提升 SAR ADC 的线性度以及降低等效输入噪声，但是会增加版图的面积，产生大量的功耗。
如果仅仅为了满足 SAR ADC 对噪声方面的要求而采用较小的电容阵列，这将有利于 SAR ADC 功耗的降
低以及面积的减少，只不过线性度得不到保证。因此，SAR ADC 电容阵列的设计需要多方面权衡。
Multi bit/cycle SAR ADC 将 Flash ADC 嵌入在 SAR ADC 中，从而实现较高的采样率。从整体上看，
Multi bit/cycle SAR ADC 依然是串行操作的，只不过，在每个比较周期中，Multi bit/cycle SAR ADC 可以多
位并行转换。根据参考电压的不同产生方式，Multi bit/cycle SAR ADC 采用不同的开关算法，其中，分离
式开关算法和预充电消除开关算法是比较典型的代表。
（a）分离式开关算法将电容阵列分为信号电容阵列与参考电容阵列，其中，参考电容阵列负责产生参
考电压，信号电容阵列负责产生电压余量并且使电压余量收敛到共模电压。分离式开关算法需要预充电阶
段，造成了时间的浪费。另外，分离式开关算法要求比较器有额外的输入端口，因此增加了等效输入噪声。
（b）预充电消除开关算法采用非对称权重电容阵列，消除了参考电压的预充电阶段，比较高效地利用
了时序与能量，有利于 SAR ADC 速度的提升。但是在采用预充电消除开关算法的 SAR ADC 中，时钟抖
动与偏斜不利于输入信号频率的提高。
从以上对比分析可以看出，预充电消除开关算法可以实现较高的采样率，节省 SAR ADC 的功耗。另
外，本文设计的 SAR ADC 不需要太高的精度，因此，时钟抖动与偏斜的影响可以通过合理的版图布局来
解决。
3.3 本章小结
本章依据第二章的提速思路与相关技术，首先提出了本文设计的高速 SAR ADC 的系统架构，接着本
章着重分析了比较器电路、采样保持电路、电容阵列和开关算法，了解了不同电路对 SAR ADC 性能的影
响，为下一章的电路设计提供理论依据。对于比较器电路，本章分析了可再生比较器的线性时变模型，列
出了可再生比较器的增益公式和噪声公式，揭示可再生比较器的设计权衡，为之后比较器的设计提供指导。
对于采样保持电路，本章分析了采样保持电路中的非理想因素，例如电荷注入、采样噪声、时钟抖动和偏
差、泄漏和耦合电容，指出了在电路设计过程中的注意事项。对于电容阵列和开关算法，本章首先分析了
电容阵列中的非理想因素，接着对 Multi bit/cycle SAR ADC 中的开关算法进行分析，最终决定采用预充电
开关算法来完成量化。
25
东南大学硕士学位论文
26
第四章 电路设计及仿真
第四章 电路设计及仿真
第三章给出了本文设计的 SAR ADC 的系统架构，并对比较器电路、采样保持电路、电容阵列和开关
算法这些关键模块进行理论分析，了解这些模块的设计权衡，为本章的设计提供指导。本章在第三章的基
础上，给出了各个模块的原理图以及关键设计参数，并对电路进行仿真验证。本章的主要设计内容包括比
较器电路、采样保持电路、电容阵列、时钟电路、SAR 逻辑电路、失调校准电路。在完成各个模块的设计
后，本章对整个系统进行仿真。另外，本文主要采用 Cadence virtuoso 这款软件，以此来完成设计工作。
4.1 比较器电路设计
如图 4.1 所示，本文采用的可再生比较器是个四输入比较器，其中，MCP 和 MCN 为校准对管，M1 和
M2 为输入对管，Q 和 QB 分别为同相输出和反向输出，M3、M4、M5、M6 为正反馈锁存管，M7、M8、
M10、M11 为复位管。如果 M1 和 M2 存在失调，那么，比较器失调校准电路将在 MCP 和 MCN 的栅极产
生校准电压 VCALP 和 VCALN，从而抵消 M1 和 M2 失调的影响。对于中低精度 SAR ADC 来说，可再生
比较器的比较时间制约了 SAR ADC 的速度，而可再生比较器的等效输入噪声一般可轻易满足中低精度
SAR ADC 的要求。因此，在设计过程中，可再生比较器的速度是首先要考虑的因素。根据第三章关于可再
生比较器的理论分析可知，可再生比较器的速度主要受正反馈锁存管的时间常数τR 影响，如果时间常数τR
越小，那么可再生比较器的速度越快。在没有负载的情况下，正反馈锁存管主要受自载效应限制，这也就
意味着，M3、M4、M5、M6 应尽可能取最小的尺寸，从而使正反馈锁存管的时间常数τR 变小。但比较器
是有电容负载的，因此，为了使正反馈锁存管的时间常数τR 足够小，正反馈锁存管挂载的电容应尽可能小。
CKC
M10
QB
CKC
M7
M5
M6
CKC
CKC
M11
Q
M3
VCALP
M8
MCP
VINP
M4
M1
CKC
图 4.1
M2
VINN
MCN
VCALN
M9
StrongARM 比较器
另外，在可再生比较器的设计过程中，为了提升比较器的速度，比较器可以采用阈值偏斜技术，进而
加速比较器的判决过程。这种技术的主要目的是偏斜反相器的翻转阈值，从而使比较器更容易翻转。
StrongARM 比较器中 MOS 管的参数如表 4-1 所示，主要包括预放大模块和正反馈锁存模块中 MOS 管的
参数。
27
东南大学硕士学位论文
表 4-1
比较器中 MOS 管参数
MOS 管
M1/M2
M3/M4
M5/M6
M9
W/L(μm/nm)
2.8/40
0.6/40
0.6/40
4/40
图 4.2 为可再生比较器的速度仿真结果，其中，横坐标为比较器的差分输入，是以对数形式展示，纵
坐标为比较器的比较时间。从图 4.2 中可以看出，在 tt 工艺角下，当比较器的输入为 100μV 时，可再生比
较器仅需要 87.1ps 就能够完成比较。前仿真结果显示，本文设计的可再生比较器可以很快地完成比较，满
足设计需求。另外，本文设计的可再生比较器的等效输入噪声为 1.42mV，远小于 0.5LSB，满足设计需求。
图 4.2
比较器速度前仿真结果
4.2 采样保持电路设计
依据第三章对采样保持电路的理论分析，为了满足噪声需求，采样电容只要取 0.34fF，但这会严重恶
化 SAR ADC 的线性度，因而本文采用稍微大一点的采样电容。栅压自举开关电路可以杜绝大部分非理想
因素对采样保持电路性能的影响，例如，栅压自举开关可以减小电荷注入的影响，进而提高采样开关的线
性度。第三章也指出，时钟抖动和偏差对高频输入信号的影响较大，但合理的版图布局可以减小这种影响。
另外，采样保持电路在保持阶段还存在泄漏和电容耦合，这严重干扰采样电容上的电压，进而恶化 SAR
ADC 的性能。在充分考虑这些非理想因素后，本文将完成采样保持电路的设计并对其进行仿真验证。
4.2.1 采样电容大小的选取
在实际设计过程中，根据电容阵列的大小和采样时间的长短，采样开关的导通电阻可以被计算出来，
从而确定了采样开关的参数。采样开关本质上是一个 MOS 管，而 MOS 管在漏极和源极存在结电容。根据
半导体物理的相关知识，结电容是非线性电容，并且结电容的大小与采样开关的大小相关。在设计过程中，
非线性电容所引起的误差一般要求在 0.5LSB 以内，也就是说，非线性电容要求比单位电容小。值得注意
的是，比较器的输入电容也是非线性电容。在选取采样开关尺寸和采样电容大小的过程中，可以先假定电
容阵列的大小，然后计算出采样开关的大小，接着根据非线性电容的大小重新迭代出电容阵列的大小，重
28
第四章 电路设计及仿真
复几次就可以初步完成采样保持电路的设计。综上，这种设计过程可以分为以下几步:
(1) 初次选取电容阵列的大小，满足噪声需求即可。
(2) 计算采样开关的参数。
(3) 得出非线性电容的大小。
(4) 重新选取电容阵列单位电容的大小，使单位电容大于非线性电容。
(5) 重复（2）-（4）步。
一般，只要稍微迭代几次，电容阵列的大小和采样开关的参数就可以确定下来。图 4.3 为在设计过程
中需要考虑的各种非理想因素，其中，MS 为采样开关，CGD 为 MS 的栅极和漏极之间的寄生电容，CC 为 MS
漏极和源极之间的耦合电容，RLEAK 为 MS 漏极和源极之间泄漏电阻，CCMP 为比较器的输入电容，DS 为寄
生二极管。
CKS
MS
VINP
CC
图 4.3
C GD
R LEAK
VOUTP
DS
CS
C CMP
采样保持电路的非理想因素
4.2.2 栅压自举开关电路设计
图 4.4 为本文设计的栅压自举开关电路的单端原理图，其中，MS 为采样管，CB 为自举电容，CKSB 为
CKS 的反相，VDD 为电源电压。当 CKS 为低电平时，CKSB 为高电平，采样保持电路处于保持阶段，在
此阶段，节点 X 为低电平，MS 关断，CB 上的电压被预充电至 VDD。当 CKS 为高电平时，CKSB 为低电
平，采样保持电路处于采样阶段，在此阶段，节点 X 为高电平，MS 导通，节点 X 被自举至 VDD+VIN，
从而保证采样开关的线性度。值得注意的是，在采样保持电路从采样阶段过渡到保持阶段的过程中，M2 需
要先关断，以避免 M3 和 M4 对 CB 放电。另外，在采样阶段，MS 要能够迅速的导通，也就是说，M1-CBM2 通路要能够迅速的导通，从而保证线性度。
CKS
M2
X
VDD
CKSB
M3
M4
CB
M1
MS
VOUTP
CKSB
VINP
图 4.4
单端栅压自举开关电路
采样开关的泄漏和电容耦合会严重影响采样保持电路在保持阶段的信号，进而损害 SAR ADC 的性能。
29
东南大学硕士学位论文
如图 4.5 所示，增加一些 Dummy 器件可以减小泄漏和电容耦合对 SAR ADC 性能的影响。从图 4.5 中可以
看出，Dummy 管 MD1 和 MD2 一直保持关断，并且 Dummy 管的大小与采样开关的大小相同。另外，
Dummy 管的输入信号与采样开关的输入信号大小相同、极性相反，从而抵消了采样开关泄漏和电容耦合
的影响。
CKSB
CKS
VDD
VOUTP
CKSB
CKSB
VINP
MD1
MD2
VINN
VOUTN
CKS
VDD
图 4.5
CKSB
含 Dummy 器件的差分栅压自举开关电路
4.2.3 采样保持电路仿真结果
根据第三章的理论分析，
本文设计的采样开关的导通电阻为 50Ω，电容阵列中单位电容的大小为 2.65fF。
采样保持电路前仿真的快速傅里叶变换（Fast Fourier Transform, FFT）结果如图 4.6 所示，从图 4.6 中可以
看出，在奈奎斯特输入频率下，采样保持电路的性能达到了本文的要求，其中，有效位数达到 11.66bit，
SFDR 能达到 72.28dBc。
f in =247.07MHz
f S =500MS/s
ENOB=11.66bit
SFDR=72.28dBc
图 4.6
采样保持电路前仿真 FFT 频谱
30
第四章 电路设计及仿真
4.3 电容阵列设计
正如第三章所述，传统的 SAR ADC 是通过二进制搜索算法进行量化，而 1-Then-2bit/cycle SAR ADC
可以采用四进制的搜索算法，进而减小了比较周期的数目，提升了 SAR ADC 的采样率。不同的开关算法
的效率、速度和功耗往往有所区别，而预充电消除开关算法具有高效和高速的特征，因此本文也是采用这
种开关算法。
通过第三章的理论分析，本文设计了相应的电容阵列。图 4.7 为第一个比较器对应的单端电容阵列，
其中，VDD 和 VSS 分别为电源和地，QP1 和 QN1 分别接第一个比较器的同相输出和反相输出，QP2 和 QN2
分别接第二个比较器的同相输出和反相输出，QP3 和 QN3 分别接第三个比较器的同相输出和反相输出，单
位电容大小为 2.65fF。在第一个比较周期，SAR ADC 只得到 1bit 结果，比较器的输出只控制一对电容，并
且这对电容拥有非对称权重，而在接下来的比较周期，SAR ADC 每次得到 2bit 结果，3 个比较器的输出以
温度码的形式控制 3 对输出。图 4.8 为第三个比较器对应的单端电容阵列，其与第一个电容阵列非对称互
补。另外，中间比较器的输入是通过电容阵列之间的内插产生的，从而节省面积与功耗。
比较周期1
16
48
比较周期2
12
4
12
4
比较周期3
12
4
3
1
3
1
比较周期4
3
1
3
1
VSS VDD
Q P2 Q N2 Q P1 Q N1 Q P2 Q N2 Q P3 Q N3 Q P1 Q N1 Q P2 Q N2 Q P3 Q N3
图 4.7
比较周期1
48
16
第一个比较器对应的单端电容阵列
比较周期2
4
12
4
12
比较周期3
4
12
1
3
1
3
比较周期4
1
3
3
1
VDD VSS
Q P2 Q N2 Q P1 Q N1 Q P2 Q N2 Q P3 Q N3 Q P1 Q N1 Q P2 Q N2 Q P3 Q N3
图 4.8
第三个比较器对应的单端电容阵列
电容阵列下极板的驱动开关也要在速度、功耗和噪声等方面权衡。对于高速 SAR ADC 来说，MSB 电
容下极板的驱动开关的电阻一般取 50~100 欧姆，从而使电压可以尽快建立，而驱动开关的噪声一般比较
小，可以忽略。在高速 SAR ADC 中，驱动开关一般由反相器组成。另外，电容阵列上的电压需要抗干扰
与噪声，以此来保证 SAR ADC 的性能，因此，电容阵列驱动开关的电源和地一般与高噪声的数字电源和
数字地分开。
4.4 时钟电路设计
对于 Multi bit/cycle SAR ADC 来说，在每个比较周期内，比较器进入亚稳态的概率上升了，而异步时
31
东南大学硕士学位论文
钟并不能解决这个问题，因此，相对于同步时钟，异步时钟并没有太大的优势。另外，由三个比较器组成
的异步环路结构复杂，不利于 SAR ADC 采样率的提升，因此，本文采用同步时钟。如图 4.9 所示，本文是
从外部灌入高频时钟 CLKI，然后，CLKI 通过五分频电路产生占空比为 1/5 的时钟 CLKO，之后，CLKO
通过非交叠时钟产生电路产生采样时钟 CKS、转换时钟 CKV 和读取时钟 READ。最后，CKV 和 CLKI 的
延时 CLKI_D 一起经过宽占空比比较时钟产生电路，生成比较时钟 CKC。
CLKI
CLKO
五分频电路
非交叠时钟产生
电路
CKS
CKV
READ
宽占空比比较时
钟产生电路
CKC
CKV
延时
CLKI_D
图 4.9
时钟电路
4.4.1 五分频电路设计
图 4.10 为本文设计的五分频电路，其中，CLKI 为输入时钟，CLKO 是输出时钟。在五分频电路中，
CLKI 频率是 CLKO 频率的 5 倍，而这通常会增加时序逻辑电路的设计难度。在时序逻辑电路中，电路的
时序需要满足以下公式：
TCLK > tCLK −Q + tL og ic + tSetup
(4-1)
tHoldup < tCLK −Q,min + tL og ic,min
(4-2)
其中，TCLK 为触发器的时钟周期，tCLK-Q 为时钟到输出的延时，tLogic 为组合逻辑的延时，tSetup 为触发器的建
立时间，tHoldup 为触发器的保持时间，tCLK-Q,min 为 tCLK-Q 的最小值，tLogic,min 为 tLogic 的最小值。
Q0
Q1
D0
CLKI
D0
D
Q
Q0
CLK
Q0
Q1
D1
CLKI
D
Q
Q1
CLK
D2
CLKI
D
Q
CLKO
CLK
Q0
Q1
D1
图 4.10
D2
Q1
Q0
五分频电路
式(4-1)表示，每个时钟周期上升沿到来之前，上一个触发器传递来的信号必须要在当前触发器的输入
建立好。式(4-2)则要求，信号在传递过程中不发生竞争现象。由传输门组成的主从触发器的建立时间和保
持时间较长，不利于时序逻辑电路高速运行，而脉冲触发式半动态触发器可以保证时序逻辑电路的高速运
行。
图 4.11 为本文时钟电路中的正脉冲触发式半动态触发器，其中，第一级为动态电路，第二级为 CLK
32
第四章 电路设计及仿真
控制的反相器。当 CLK 处于低电平时，X 节点被充电至高电平，脉冲节点 P 为高电平，输出 Q 保持原先
的状态。当 CLK 由低电平跳变为高电平时，如果输入 D 为低电平，经过一段时间后，输出 Q 也将变为低
电平。另外，脉冲节点 P 将被拉低至低电平，之后，输入信号的变化不再对节点 X 和输出节点 Q 产生影
响。如果输入 D 为高电平，经过一段时间后，节点 X 被拉至低电平，输出节点 Q 被置为高电平。在这时，
脉冲节点 P 依然保持高电平，但是输入信号不再对节点 X 以及输出节点 Q 产生影响。之后，输出节点的
电压保持不变。脉冲式半动态触发器[61]相对于由传输门组成的主从触发器具有较快的速度，可以充分满足
设计需求。同时，这种触发器可以比较容易满足式(4-1)和式(4-2)的要求。
X
Q
CLK
QB
CLK
P
D
图 4.11
正脉冲触发式半动态触发器
4.4.2 非交叠时钟产生电路设计
如图 4.12 所示，非交叠时钟产生模块主要包括与非门构成的锁存电路，其中，CLKO 为输入信号，
CKS 为采样时钟，CKV 为转换时钟，READ 为输出读取使能信号，CKS 和 CKV 为非交叠时钟。当 CLKO
为低电平时，CKS 为低电平，CKV 为高电平。假设输入信号 CLKO 后的反相器不存在延时，当 CLKO 从
低电平跳变至高电平时，由于与非门延时的存在，节点 1 先变为高电平，接着节点 0 再变为低电平，因此，
节点 0 的上升沿相对节点 1 下降沿晚到来一段时间。当 CLKO 为高电平时，CKS 为高电平，CKV 为低电
平。同理，当 CLKO 由高电平跳变至低电平时，节点 1 的上升沿比节点 0 的下降沿晚到来一段时间。
READ
1
CLKO
CKV
CKS
0
图 4.12
非交叠时钟产生模块
4.4.3 基于延时的宽占空比比较时钟产生电路
图 4.13 为本文设计的宽占空比比较时钟产生电路，其中，CLK_D 为占空比为 1/2 的时钟，CLK_DD
为 CLK_D 经过两个反相器延时后的时钟，CKV 为转换时钟，CKC 为宽占空比比较时钟。对于可再生比较
器来说，CKC 为比较器提供了更多的比较时间，而更多的比较时间则意味着比较器可以实现更大的增益，
33
东南大学硕士学位论文
从而使可再生比较器能够分辨更小的输入信号。因此，宽占空比比较时钟产生电路增大了比较时钟的占空
比，从而减小比较器进入亚稳态的概率。从图 4.13 中可以看出，比较时钟高电平拓宽的时间约为两个反相
器的延时。
CKC
CKI_D
CKI_DD
CKV
图 4.13
宽占空比比较时钟产生电路
图 4.14 为宽占空比比较时钟实现原理，从图 4.14 中可以看出，宽占空比比较时钟产生电路将 CKI_D
与 CKI_DD 进行或运算，接着与 CKV 进行或运算，以此来产生宽占空比比较时钟 CKC。
CKI_D
CKI_DD
CKV
CKC
图 4.14
宽占空比比较时钟实现原理
4.4.4 时钟电路仿真结果
图 4.15 为时钟电路的瞬态仿真图，其中，采样时钟 CKS 与转换时钟 CKV 非交叠，比较时钟 CKC 的
高电平的宽度为 230ps。同时，从图 4.15 中也可以看出，比较时钟的占空比约为 0.6，这有利于减小比较器
进入亚稳态的概率。
CKS
CKV
CKC
READ
图 4.15
时钟电路瞬态仿真
34
第四章 电路设计及仿真
4.5 SAR 逻辑电路设计
图 4.16 为 SAR 逻辑电路图，其中，SC<0>、SC<1>、……、SC<3>为窗口信号，F_SC<0>为用于校准
的窗口信号，CKS 为采样时钟，CKV 为转换时钟，CKC 为比较时钟，F_CAL 为前台校准使能信号，Q1 和
QB1 分别为第一个比较器同相输出和反相输出，Q2 和 QB2 分别为第二个比较器同相输出和反相输出，Q3
和 QB3 分别为第三个比较器同相输出和反相输出。SAR 逻辑电路包括锁存窗口电路和锁存单元电路，其
中，锁存窗口电路为锁存单元电路提供使能信号，而锁存单元电路存储每个比较周期的比较结果。另外，
为了给失调校准模块提供校准信息，图 4.16 中还包含额外的锁存单元电路。
OP
CMP1_P0
CKS
Q1
QB1
SC<0>
RST
INP
INN
EN
锁存
单元
CKS
Q2
QB2
SC<0>
RST
INP
INN
EN
锁存
单元
CKS
Q3
QB3
SC<0>
RST
INP
INN
EN
锁存
单元
CKV
CKS
CKSB
F_CAL
CKC
RST
D
EN_I
F_CAL
CLK
锁存
EN_O
窗口 CAL_W
CKS
Q2
QB2
F_SC<0>
RST
INP
INN
EN
锁存
单元
ON
OP
ON
OP
ON
CMP1_N0
CMP2_P0
CMP2_N0
CMP1_P0
CMP1_N0
EN_W
OP
ON
SC<0>
F_SC<0>
CKS
Q1
QB1
SC<1>
RST
INP
INN
EN
锁存
单元
CKS
Q2
QB2
SC<1>
RST
INP
INN
EN
锁存
单元
CKS
Q3
QB3
SC<1>
RST
INP
INN
EN
锁存
单元
CKV
CKS
F_CAL
CKC
RST
D
EN_I
F_CAL
CLK
锁存
窗口
OP
ON
OP
ON
OP
ON
CMP1_P1
CMP1_N1
CMP2_P1
CMP2_N1
CMP1_P1
CMP1_N1
EN_W
SC<1>
EN_O
CKS
Q1
QB1
SC<3>
RST
INP
INN
EN
锁存
单元
CKS
Q2
QB2
SC<3>
RST
INP
INN
EN
锁存
单元
CKS
Q3
QB3
SC<3>
RST
INP
INN
EN
锁存
单元
CKV
CKS
RST
D
EN_I
F_CAL
CLK
F_CAL
CKC
锁存
窗口
OP
ON
OP
ON
OP
ON
CMP1_P3
CMP1_N3
CMP2_P3
CMP2_N3
CMP1_P3
CMP1_N3
EN_W
SC<3>
EN_O
Q2P_FCAL
校准信息采集
Q2N_FCAL
图 4.16
SAR 逻辑电路图
4.5.1 基于负脉冲触发式半动态触发器的锁存窗口电路
图 4.17 为锁存窗口电路的原理图，其中，CLK 接比较时钟 CKC，RST 接转换时钟 CKV，D 接采样时
钟 CKS，RST 接转换时钟控制 CKV，EN_O 为触发器的反相输出，F_CAL 为前台校准使能信号，EN_W
为窗口信号，CAL_W 为校准窗口信号。在 SAR 逻辑实际工作过程中，第一个锁存窗口电路的 EN_I 接转
换时钟 CKV，其他锁存窗口电路的 EN_I 接前一个锁存窗口电路输出的 EN_O。以第一个锁存窗口电路为
例，当 SAR ADC 处于采样阶段时，D 为高电平，EN_I 为低电平，传输门关闭，EN_W 为低电平；当 SAR
ADC 处于转换阶段时，D 为低电平，EN_I 为高电平，传输门开启，EN_W 被置为高电平；接着 CLK 的下
降沿到来，触发器的同相输出被置为低电平，EN_W 被置为低电平；之后，EN_W 输出状态维持不变，直
到下一个采样周期。至于其余的锁存窗口电路，其工作过程与第一个锁存窗口电路的工作过程类似。
图 4.18 为锁存窗口电路中的负脉冲触发式半动态触发器，其结构与之前的正脉冲触发式半动态触发器
类似，但在电路中增加了复位逻辑，从而使触发器的同相输出 Q 在采样阶段被预置为高电平。需要注意的
35
东南大学硕士学位论文
是，无论传输的是高电平还是低电平，这种负脉冲触发式半动态触发器的脉冲窗口时间保持不变。负脉冲
触发式半动态触发器能够使 SAR 逻辑高速运行，
为锁存单元电路提供高质量的窗口信号，保证了 SAR ADC
的性能。
F_CAL
RST
EN
CAL_W
ENB
EN_I
D
D
RST
CLK
ENB
EN
Q
RST
CLK
EN_O
QB
图 4.17
EN_W
F_CAL
锁存窗口电路原理图
D
CLK
CLK
RST
RST
Q
QB
RST
图 4.18
负脉冲触发式半动态触发器
4.5.2 锁存单元电路设计
图 4.19 为 SAR 逻辑电路中的锁存单元电路，其中，DINP 与 DNN 分别接比较器的同相输出与反相输
出，EN 接窗口信号，RST 接采样时钟 CKS，OP 与 ON 分别为锁存单元电路的同相输出与反相输出。在采
样阶段，EN 为低电平，RST 为高电平，M1 与 M2 的栅极被复位至高电平，OP 与 ON 被复位至高电平，
M5 与 M6 关断。在转换阶段，RST 为低电平，当窗口信号 EN 为高电平时，M5 与 M6 导通，锁存单元电
路将比较器的输出锁存。另外，M3 与 M4 除了有正反馈锁存的作用之外，还与 M1 与 M2 构成有比逻辑，
可以实现较快的锁存速度。
EN
DINP
M7
M8
M1
M5
EN
DINN
M2
M6
OP
ON
RST
RST
M3
图 4.19
M4
锁存单元电路原理图
36
第四章 电路设计及仿真
4.5.3 SAR 逻辑电路仿真结果
图 4.20 为 SAR 逻辑电路中锁存窗口电路的仿真图，其中，CKC 为比较时钟，SC<0>、SC<1>、SC<2>、
SC<3>为窗口信号。从图 4.20 可以看出，锁存窗口电路能够正常的工作，能够正确地选取相应的比较周期。
另外，在前仿真的条件下，锁存单元电路的延时约为 40ps。仿真结果表明，SAR 逻辑电路的设计满足设计
需求。
CKC
SC<0>
SC<1>
SC<2>
SC<3>
图 4.20
SAR 逻辑锁存窗口电路仿真
4.6 基于电荷共享的失调校准电路
1-Then-2bit/cycle SAR ADC 采用多个比较器，相对于传统的 SAR ADC 可以实现较高的采样率。在 SAR
ADC 中，比较器的失调电压会影响 SAR ADC 的线性度和动态范围，其中，比较器的绝对失调会减小 SAR
ADC 的动态范围，相对失调会恶化 SAR ADC 的线性度。因此，本文利用前台校准模块校准中间比较器，
利用后台校准模块校准其他比较器，并且后台校准模块可以实时跟踪 SAR ADC 工作环境的变化[31, 35]。
比较器失调校准模块与整个 SAR ADC 一起构成负反馈环路，从而使比较器的失调电压不断减小。本
文设计的比较器为四输入比较器，其中，一对输入为差分信号输入对管，负责接电容阵列，另一对输入为
校准对管，负责接校准模块。当差分信号输入对管存在失调时，如果校准对管设置的翻转阈值与失调电压
大小相同、极性相反，则可以抵消失调电压的影响。
失配主要包含系统性失配和随机性失配，其中，系统性失配主要是由器件所处环境的不同引起的，而
随机性失配是由器件制造过程中的随机过程引起的。合理的版图布局可以解决系统性失配，从而使器件对
称或者共质心分布，减小对电路性能的影响。对于 MOS 管来说，增大 MOS 管的尺寸可以解决随机性失
配，但这会使寄生电容增大，不利于比较器的高速运行。另外，在先进工艺下，MOS 管存在短沟道效应和
窄沟道效应，这会更进一步加深随机性失配的影响。图 4.21 为比较器等效输入失调电压的 1000 次蒙特卡
37
东南大学硕士学位论文
洛仿真结果，从图 4.21 可以看出，比较器的等效输入失调电压的 3σ 值约为 49.32mV。
Mean = -190.000u
σ= 16.4385m
图 4.21
比较器失调蒙特卡洛仿真
4.6.1 前台校准模块设计
图 4.22 为前台校准电路原理图，其中，PHI0_CMP2_P 和 PHI0_CMP2_N 分别为中间比较器在第一个
比较周期的同相输出和反相输出，EN 为前台校准使能信号，PHI0 为第一个比较周期，PHI2 为第三个比较
周期，PHI0B 为 PHI0 的反相，VCALP2 和 VCALN2 为第二个比较器的校准电压，CP2 和 CN2 的大小相等，
C1、C2、C3、C4 的大小也相等。前台校准模块是依靠电容之间的电荷共享工作的，而比较器的输出控制着
电荷共享的方向，电容大小的比值确定校准电压上升或下降的幅度。如图 4.23 所示，在复位阶段，PHI0 为
高电平，PHI0B 为低电平，PHI2 为低电平，C1 与 C3 上的电压被预置为电源电压，C2 与 C4 上的电压被预
置为地。如图 4.24 所示，在校正阶段，PHI2 为高电平，PHI0 为低电平，PHI0B 为高电平，若中间比较器
存在正的失调电压，PHI0_CMP2_P 和 PHI0_CMP2_N 分别为高电平和低电平，VCALP2 下降，VCALN2
上升，比较器的失调电压影响降低。若中间比较器存在负的失调电压，其校准过程类似。在接下来的时间
内重复以上步骤，中间比较器的失调电压的影响将会减小到可以忽略的地步。
PHI0B
PHI0_CMP2_N
EN
PHI2
PHI0B
C1
C3
VCALP2
VCALN2
C P2
PHI0_CMP2_P
EN
PHI2
C N2
PHI0_CMP2_P
PHI0_CMP2_N
PHI0
C2
图 4.22
C4
前台校准电路原理图
38
PHI0
第四章 电路设计及仿真
0
1
0
1
0
0
C3
VCM
VCALP2
0
1
C1
C P2
1
VCALN2
图 4.23
1
前台校准电路复位阶段
1
1
1
1
1
0
C1
C3
VCALP2
1
0
VCALN2
1
0
C4
C2
0
图 4.24
1
1
1
1
C P2 C N2
1
0
0
C2 C4
1
1
0
0
C N2
0
1
0
0
前台校准电路校正阶段
4.6.2 后台校准模块设计
在 1-Then-2bit/cycle SAR ADC 正常工作时，三个比较器的输入电压在第一个比较周期相等，此时，如
果三个比较器的比较结果不同，则比较器之间存在相对失调。图 4.25 为第一个比较器的后台校准电路原理
图，其中，B_CAL 为后台校准的使能信号，PHI0_CMP1_P 和 PHI0_CMP1_N 分别为第一个比较器在第一
个比较周期的同相输出和反相输出，PHI0_CMP2_P 和 PHI0_CMP2_N 分别为第二个比较器在第一个比较
周期的同相输出和反相输出，VCALP1 和 VCALN1 为第一个比较器的校准电压。在复位阶段，PHI0 为高
电平，此时，后台校准电路的工作过程与前台校准电路类似。如图 4.26 所示，在校正阶段，PHI2 为高电
平，PHI0 为低电平，PHI0B 高电平，假设第一个比较器相对中间比较器存在负的失调电压，则 PHI0_CMP2_P
与 PHI0_CMP1_N 同为高电平，VCALP1 上升，VCALN1 下降，比较器的失调电压影响降低。当存在正的
失调电压时，其校准过程类似。经过足够长的时间，VCALP1 和 VCALN1 不断收敛，最终在某一电压附近
稳定振荡。第三个比较器失调的校准机制和第一个比较器失调的校准机制类似，这里不再多说。另外，后
台校准的精度与前台校准的精度一致。在实际工作过程中，后台校准模块保持开启，这保证了后台校准模
块在不同工作环境下的性能。
39
东南大学硕士学位论文
PHI0B
PHI0_CMP2_P
PHI0_CMP1_N
B_CAL
PHI2
PHI0_CMP2_N
PHI0_CMP1_P
PHI0
图 4.25
PHI0B
C5
C7
VCALP1
VCALN1
C P1
C N1
C6
C8
0
0
0
C5 C7
VCALN1
0
0
1
C6 C8
0
1
C P1 C N1
0
图 4.26
1
VCALP1
0
PHI0
第一个比较器的后台校准电路原理图
1
1
1
1
1
0
0
PHI0_CMP2_N
PHI0_CMP1_P
B_CAL
PHI2
PHI0_CMP2_P
PHI0_CMP1_N
0
0
0
1
1
1
1
0
第一个比较器的后台校准电路校正阶段
4.6.3 校准结果分析与算法对比
接下来，本文对失调校准电路的性能进行仿真，仿真条件为：输入信号频率 2.93MHz，输入信号电压
为 1V，共模电压信号为 550mV，三个比较器的失调电压分别是 15mV、10mV、-15mV。在校准前，SAR
ADC 的有效位数为 5.62bit，SFDR 为 47.71dBc。在应用了本文的校准电路后，SAR ADC 有效位数上升到
了 6.41bit，SFDR 上升到了 51.39dBc。由此可以看出，比较器的失调主要影响 SAR ADC 的线性度，进而
影响 SAR ADC 的噪底，恶化 SAR ADC 有效位数。
文献[35]中的校准电路主要包括计数器和电阻型 DAC，其中，计数器收集比较器的失调信息，而电阻
型 DAC 将计数器的数字信号转换为模拟信号，从而驱动校准对管。与本文所提出的校准算法相比，文献
[35]中的校准算法结构复杂，不太容易实现。另外，文献[35]中的校准算法并没有对比较器的相对失调进行
校准，减小了 SAR ADC 的动态范围，而本文所提出的校准算法可以提升约 3LSB 动态范围。
文献[31]中的校准算法要求在 SAR ADC 的转换阶段增加额外的比较周期，
压缩了比较器的比较时间，
不利于 SAR ADC 的速度的提升。在额外的比较周期内，文献[31]将 SAR ADC 的比较器输入短接，在这种
情况下获取比较器的失调信息并进行校准。与之相比，本文的校准算法先用前台校准模块校准比较器的绝
对失调，在此基础上，以后台校准的方式对比较器的相对失调进行校准，不需要额外的比较周期，这有利
40
第四章 电路设计及仿真
于采样率的提升。
4.7 整体性能和仿真
为了评估本文设计的 SAR ADC 的性能，本文对 SAR ADC 的整体电路进行前仿真。本文先通过 FFT
计算 SAR ADC 的动态性能参数，接着对 SAR ADC 的线性度进行仿真。根据第三章的理论分析可知，SAR
ADC 的整体性能是各个模块权衡的结果。对于中低精度的高速 SAR ADC 来说，比较器的速度显得至关重
要，因此，在第三章，本文对比较器在小信号输入条件下的等效模型进行了详尽分析。对于给定采样率的
SAR ADC，功耗主要是由电容阵列的大小决定的，在不考虑失配的情况下，较小的电容阵列使得 SAR ADC
具有较低的功耗。
特别地，在（tt, 27℃）条件下，SAR ADC 的前仿真 FFT 频谱如图 4.27 所示。从中可以看出，SAR ADC
的有效位数可以达到 6.96bit，SFDR 为 56.80dBc。另外，功耗为 2.23mW，FoM 值为 35.82 fJ/conv-step。
f in =249.02MHz
f S =500MS/s
ENOB=6.96bit
SFDR=56.80dBc
图 4.27 （tt，27℃）条件下前仿真 FFT 频谱
为了验证电路的可靠性，在不同工艺角和温度条件下，本文对电路的动态性能参数进行仿真。在
500MS/s 采样率、奈奎斯特频率输入的情况下，仿真结果如表 4-2 所示，从中可以看出，本文设计的 SAR
ADC 的有效位数均在 6.86bit 以上，满足设计需求，并为后仿真留了足够的裕度。
表 4-2
不同工艺角与温度组合条件下 SAR ADC 的有效位数和功耗
ss
tt
ff
sf
fs
-20℃
6.97bit/2.18mW
6.94bit/2.19mW
6.88bit/2.22mW
6.93bit/2.18mW
6.95bit/2.20mW
27℃
7.00bit/2.22mW
6.96bit/2.23mW
6.86bit/2.32mW
6.93bit/2.24mW
6.95bit/2.26mW
80℃
7.00bit/2.26mW
6.95bit/2.31mW
6.88bit/2.56mW
6.93bit/2.34mW
6.96bit/2.36mW
接下来，本文对 SAR ADC 的线性度进行仿真。图 4.28 为本文设计的 SAR ADC 的 DNL 和 INL 的仿
41
东南大学硕士学位论文
真图，从图 4.28 中可以看出，SAR ADC 的 DNL 在-1LSB 和 0.95LSB 之间，INL 在-0.9LSB 和 0.7LSB 之
间，满足设计需求。
(a)
DNL
(b)
图 4.28
INL
线性度仿真结果
4.8 本章小结
本章完成了 SAR ADC 的各个模块的原理图设计以及仿真验证，具体包括比较器电路、采样保持电路、
电容阵列、时钟电路、SAR 逻辑电路和失调校准电路，并对整体模块进行仿真验证。
对于比较器电路，本章结合第三章对可再生比较器的分析，完成了比较器的设计，并采用阈值偏斜技
术，提升比较器的翻转速度。
对于采样保持电路，本章充分考虑了采样保持电路中的非理想因素，在第三章的基础上，完成了采样
保持电路的设计。
对于电容阵列，根据预充电消除开关算法，本章采用了非对称权重的电容阵列，完成了相应的电容阵
列的设计。
对于时钟电路，本章基于同步时钟完成了相应时钟电路的设计。为了提升 SAR ADC 的速度，本章创
新性地提出了宽占空比比较时钟产生电路。与占空比为 1/2 的时钟相比，宽占空比比较时钟能够为比较器
预留更多的比较时间。在相同采样率的情况下，更多的比较时间使比较器能够识别更微小的模拟信号，这
有利于有效位数的提升。
对于 SAR 逻辑电路，本章并创新性地提出了负脉冲触发式半动态触发器的锁存窗口电路，其中，负脉
冲触发式半动态触发器相对于基于传输门的触发器，可以实现更快的速度。
对于失调校准电路，本章采用基于电荷共享的失调校准电路，以前台校准的方式减小中间比较器的失
调，然后以中间比较器作为标准，以后台校准的方式减小比较器的相对失调。相对于其他文献中的校准算
法，本章提出的校准电路逻辑简单，易于在片上实现。
42
第五章 版图设计及后仿真验证
第五章 版图设计及后仿真验证
在完成原理图设计与仿真后，本章开始对各个模块进行版图设计，并且在完成整个系统的版图布局后，
对 SAR ADC 的整体性能进行评估。本章首先分析版图中的非理想因素，在此基础上，完成各个模块的版
图设计和整体的版图布局，进而对本文设计的 SAR ADC 进行后仿真验证。
5.1 非理想因素
在原理图设计过程中，晶体管所处的环境和走线都是理想的，但实际上，在版图设计过程中，各种非
理想效应都会影响实际芯片的性能，例如噪声、闩锁效应、寄生和失配。
5.1.1 噪声
对于数模混合电路来说，数字电路的噪声会通过衬底耦合到模拟电路中，进而恶化模拟电路的性能。
为了降低噪声的影响，在版图设计过程中，可以采用无源隔离的方法。无源隔离主要包括物理隔离、保护
环隔离、深 N 阱隔离。
噪声的物理隔离方案主要通过增大噪声源和敏感源之间的距离来实现，其中，噪声源一般是高噪声的
数字电路，敏感源是对精度要求较高的模拟电路。但这种方式的性价比太低，会牺牲面积，并且当距离增
大到一定程度时，噪声隔离的性能将不会有明显的提升。噪声的保护环隔离方案主要通过在噪声源和敏感
源附近增加保护环来实现，其中，保护环可以是单保护环（N 阱保护环或者 P 衬底保护环）或者双保护环。
在实际应用中，P 衬底保护环接地，而 N 阱保护环接电源，其中，P 衬底保护环的作用是让噪声通过低阻
值的通道耦合出去，N 阱保护环的作用是将噪声传播的路径隔断，从而使噪声难以在衬底表面传播。噪声
的深 N 阱隔离方案是将版图用深 N 阱封起来，从而避免噪声在衬底底部传播。保护环隔离方案是性价比
最高的方案，因而，本文设计的 SAR ADC 采用这种方案来隔离噪声的影响。
5.1.2 闩锁效应
在 CMOS 工艺中，相邻的 NMOS 和 PMOS 之间存在一个寄生的晶闸管。晶闸管可以看作是一个正反
馈电路，只要晶闸管导通，芯片中就会产生大电流，从而形成闩锁，同时，大电流产生的高温会将芯片烧
坏。另外，晶闸管一旦导通，会难以关断，进而导致整个过程不可逆。为了解决闩锁效应，应当避免晶闸
管导通。晶闸管的导通主要是由外部干扰导致的，因此，可以采用一系列降低噪声的措施来防止闩锁效应，
例如，可以在 NMOS 周围加接地的保护环或者在 PMOS 附近加接电源的保护环。
5.1.3 寄生和失配
在版图设计过程中，寄生和失配会影响电路的性能。SAR ADC 作为数模混合电路，主要包括采样保持
43
东南大学硕士学位论文
电路、比较器电路、电容阵列、SAR 逻辑电路。对数字电路来说，寄生和失配主要影响电路的传播延时和
功耗，进而影响 SAR ADC 整体的采样率和品质因素，而对模拟电路来说，寄生和失配会影响电路的失调
电压和带宽，进而影响 SAR ADC 的精度、线性度和速度。
寄生主要包括寄生电阻、寄生电容和寄生电感。对于寄生电容，可以通过增大器件之间的距离或者减
小版图的面积来减小寄生电容的大小。寄生电阻一般存在于金属走线上，因此，可以通过减小金属走线长
度来降低寄生电阻。寄生电阻、寄生电容和寄生电感共同构成了金属走线的分布式参数，因此，金属走线
应尽可能的短，从而减小金属走线延时。
器件所处环境的不同导致不同的性能参数，从而引起匹配性问题，例如，阱偏效应和扩散长度效应会
影响 MOS 管的阈值电压，进而影响模拟电路的性能。如果电容阵列存在匹配性问题，那么不同电容的权
重将不一样，从而影响 SAR ADC 的线性度。一般来说，增加 Dummy 器件可以使器件所处的环境相同，
进而减小了器件的失配，保障了 SAR ADC 的线性度。
5.2 关键模块的版图设计
在认识到版图中的非理想因素后，本文对 SAR ADC 的关键模块进行版图设计，并在完成整体版图设
计后进行后仿真验证。另外，为了减小噪声的影响，各个模块的版图用保护环围起来了。
5.2.1 比较器电路的版图设计
根据第三章的理论分析可知，如果正反馈锁存管的寄生电容越大，那么正反馈锁存管的时间常数τR 越
大，这使可再生比较器速度变慢，不利于 SAR ADC 采样率的提高。因此，在版图设计过程中，应尽量减
小正反馈锁存管的寄生电容。同时，比较器版图应尽量保持对称，从而减小失配。图 5.1 为比较器电路的
版图，为了减小电容寄生，差分输入对管用高层金属来与正反馈锁存管连接，并且不同 MOS 管之间也保
持了一定的距离。
输入管
锁存管
图 5.1
比较器电路的版图
44
第五章 版图设计及后仿真验证
5.2.2 栅压自举开关电路的版图设计
图 5.2 为差分栅压自举开关电路的版图，从图 5.2 中可以看出，差分栅压自举开关的版图是对称的。
为了解决泄漏和电容耦合的影响，版图中添加了 Dummy 器件，从而保持了栅压自举开关在保持阶段的性
能。另外，为了避免寄生电容影响采样保持电路的性能，栅压自举开关电路的版图应与其他电路保持一定
的距离。
图 5.2
差分栅压自举开关电路的版图
5.2.3 电容阵列的版图设计
如图 5.3 所示，电容阵列采用 MOM 电容作为单位电容。MOM 电容相较于 MIM 电容可以实现更小的
电容值，但是 MOM 电容有较大的寄生电容。寄生电容会影响 SAR ADC 的线性度，进而使 SAR ADC 的
有效位数降低。为了减小电容阵列相对于衬底的寄生，可以将电容下方的区域用 N 阱覆盖。为了减小电容
阵列中不同单位电容之间的寄生，可以增加单位电容之间的距离。另外，电容阵列中的走线应尽量采用米
字型走线，从而使寄生电容成为单位电容的一部分，这变相地增加了单位电容的大小，降低了寄生电容的
影响。另外，为了减小失配，电容阵列采用共质心的布局方案，从而使每个电容的环境保持一致，进而保
证了 SAR ADC 的线性度。
图 5.3
单端电容阵列的版图
45
东南大学硕士学位论文
5.2.4 SAR 逻辑电路的版图设计
SAR 逻辑电路的版图如图 5.4 所示，其中，上半部分为锁存单元电路，下半部分为锁存窗口电路。为
了减小寄生电容等非理想效应，SAR 逻辑电路的版图要求布局紧凑。同时，SAR 逻辑电路的版图要用保护
环围起来，从而减小数字电路噪声对模拟电路的影响。另外，从图 5.4 中可以看出，在版图中，SAR 逻辑
电路通过最上面的金属线与比较器的输出相连，通过最下面的金属线与电容阵列相连。
锁存单元
锁存窗口
图 5.4
SAR 逻辑电路的版图
5.3 系统版图布局
整体版图的布局如图 5.5 所示，在版图设计过程中，还应注意以下设计细节：
1)
一些比较敏感的模拟信号的走线，应尽量远离其他信号的走线，尤其是数字信号的走线。如果与
其他信号走线存在重叠区域，那么要尽量减少重叠面积。
2)
电源线和地线应使用高层金属。
3)
应将版图中的电源和地分为模拟电源和模拟地、数字电源和数字地，可以的话，也将电容阵列的
电源和地分离出来。
4)
对于噪声源和敏感源，应采用适当的隔离措施。
本文设计的 SAR ADC 的核心面积为 0.088mm2，其中包括失调校准电路。在设计过程中，为了达到最
优性能，在提取寄生参数后，本文对 SAR ADC 进行后仿真验证，同时根据后仿真结果进行迭代优化，最
终得到优化后的版图。
46
第五章 版图设计及后仿真验证
时钟
自举开关
比较器
DAC1_P
DAC1_N
DAC3_N
SAR 逻辑
DAC3_P
校准模块
图 5.5
SAR ADC 整体版图
5.4 系统版图后仿真
在完成版图设计后，本文先通过相应的工具提取电路的寄生参数，然后，本文对 SAR ADC 进行后仿
真，评估其性能。首先，本文对 SAR ADC 的动态性能进行评估。特别地，在 500MS/s 的采样率、奈奎斯
特输入频率的情况下，SAR ADC 后仿真的 FFT 频谱如图 5.6 所示，从中可以看出，本文设计的 SAR ADC
的有效位数可以达到 6.69bit，SFDR 可以达到 51.29dBc。为了提高仿真速度，FFT 用到的样本点数为 128，
这对于中低精度 SAR ADC 来说够用。
f in =246.09MHz
f S =500MS/s
ENOB=6.69bit
SFDR=51.29dBc
图 5.6 （tt, 27℃）条件下后仿真 FFT 频谱
在不同工艺角和温度的组合条件下，当采样率为 500MS/s 时，本文对 SAR ADC 进行性能评估。如表
5-1 所示，在奈奎斯特频率输入条件下，本文设计的 SAR ADC 可以实现高速转换，并且，在大部分条件下
可以实现 6bit 以上的有效位数，功耗也在 4.1mW 左右。另外，在（ss, -20℃）、（ss, 80℃）和（sf, -20℃）
47
东南大学硕士学位论文
的条件下，本文设计的 SAR ADC 性能较差，有效位数在 5.5bit 左右，可能的原因是：在 ss 工艺角下，MOS
管的阈值电压较高，从而减小了可再生比较器的速度，这使比较器进入亚稳态的概率提升，进而导致 SAR
ADC 的有效位数降低；在（sf, -20℃）条件下，可再生比较器的速度也较慢，不利于 SAR ADC 的高速运
行；在设计电容阵列的过程中，为了减小寄生的影响，单位电容取得较大，这导致电容阵列的建立时间增
加，影响了 SAR ADC 的速度和性能；在设计 SAR 逻辑电路时，为了保证锁存窗口电路的高速运行，锁存
窗口电路中相应 MOS 管的尺寸取得过大，影响了其余模块的高速运行；在进行版图设计的过程中，不同
模块的版图之间的距离过大，这导致金属走线的寄生增大，限制了 SAR ADC 的速度和性能；另外，版图
中的噪声和失配都会限制 SAR ADC 的性能。
表 5-1
不同工艺角与温度组合条件下 SAR ADC 的有效位数和功耗
ss
tt
ff
sf
fs
-20℃
5.94bit/4.06mW
6.55bit/4.05mW
6.58bit/4.11mW
5.57bit/4.05mW
6.42bit/4.06mW
27℃
6.03bit/4.11mW
6.69bit/4.12mW
6.66bit/4.21mW
6.72bit/4.1mW
6.34bit/4.13mW
80℃
5.37bit/4.17mW
6.53bit/4.21mW
6.68bit/4.46mW
6.33bit/4.21mW
6.5bit/4.23mW
接下来，本文对设计的 SAR ADC 的线性度进行仿真。图 5.7 为本文设计的 SAR ADC 的 DNL 和 INL
的仿真图，从图 5.7 中可以看出，本文设计的 SAR ADC 的 DNL 在-1LSB 和 0.75LSB 之间，INL 在-0.5LSB
和 1.4LSB 之间，满足设计需求。
(a)
DNL
(b)
图 5.7
INL
线性度仿真结果
在 500MS/s 采样率、奈奎斯特频率输入条件下，本文设计的 SAR ADC 的性能总结如表 5-2 所示。前
仿真结果显示，在（tt, 27℃）的条件下，本文设计的 SAR ADC 的有效位数可以达到 6.96bit，功耗为 2.23mW，
FoM 值为 35.82fJ/conv-step。后仿真结果显示，在（tt, 27℃）的条件下，本文设计的 SAR ADC 的有效位数
48
第五章 版图设计及后仿真验证
可以达到 6.69bit，功耗为 4.12mW，FoM 值为 79.81fJ/conv-step。本文设计的 SAR ADC 满足设计要求。
表 5-2
本文设计的 SAR ADC 的性能总结
设计指标
前仿真（tt, 27℃）
后仿真（tt, 27℃）
有效位数
>6bit
6.96bit
6.69bit
微分非线性绝对值
<1.5LSB
<1LSB
<1LSB
积分非线性绝对值
<1.5LSB
<0.9LSB
<1.4LSB
功耗（mW）
<4.5
2.23
4.12
FoM(fJ/conv-step)
<80
35.82
79.81
表 5-3 将本文设计的 SAR ADC 与国内外的研究成果相比较。从表 5-3 中可以看出，在 40nm 的工艺
下，文献[31]做出了采样率为 900MS/s 的 SAR ADC，达到了先进水平。
表 5-3
本文后仿
结果对比
[38]后仿’17
[19]测试
[31]测试
JSSC’18
JSSC’20
[5]后仿’20
结构
1-Then-2bit/cycle
2bit/cycle
异步
半异步
2-Then-3bit/cycle
工艺（nm）
40
55
55
28
40
电源电压（V）
1.1
1.2
1.2
1
1.1
分辨率（bit）
7
8
8
7
7
DNL(LSB)
0.75/-1
-/-
-/-
0.41/-0.46
0.6/-0.7
INL(LSB)
1.4/-0.5
-/-
-/-
0.37/-0.41
0.4/-0.8
采样率（MS/s）
500
500
500
1250
900
ENOB@Nyq(bit)
6.69
7.81
6.25
6.37
6.30
功耗（mW）
4.12
8.77
1.52
3.56
2.6
FoM(fJ/conv-step)
79.81
78.23
39.94
34.4
36.6
与文献[38]中的研究成果相比，本文的设计实现了较低的功耗，但与文献[19]、文献[31]中的先进研究
成果相比存在一定的差距，本文的设计具有较高的功耗。功耗高的主要原因是在电路设计过程中，尤其是
在设计 SAR 逻辑电路和电容阵列时，本文设计的 SAR ADC 不断以功耗换取速度，同时，在版图设计过程
中，也轻视了版图中寄生效应的影响。另外，高功耗也导致本文设计的 SAR ADC 的 FoM 值相对其他的研
究成果较高。本文设计的 SAR ADC 的采样率与文献[38]、文献[5]一致，但与文献[19]和文献[31]中的先进
研究成果相比有一定的差距。另外，本文设计的 SAR ADC 的有效位数仅比文献[38]中的研究成果差，相对
49
东南大学硕士学位论文
于文献[5]、文献[19]、文献[31]具有一定的优势。与文献[38]、文献[5]、文献[19]和文献[31]相比，本文设计
的 SAR ADC 在版图上还有较大的改进空间，单位电容可以取更小的尺寸，并且功耗和 FoM 值也可以通过
合理的设计进一步降低。
5.5 本章小结
本章首先介绍了版图中的非理想因素，分析了噪声、闩锁效应、寄生和失配对电路的影响，并初步提
出了相应的解决方案，接着在此基础上，完成版图设计。在完成整体版图布局后，本章对本文设计的 SAR
ADC 进行后仿真验证。仿真结果显示，本文设计的 SAR ADC 具有较好的性能，满足设计要求，但与国内
外先进成果相比仍存在一定的差距。本文设计的 SAR ADC 可以进一步优化，从而减小功耗并提升采样率。
50
第六章 总结与展望
第六章 总结与展望
6.1 总结
基于 TSMC 40nm CMOS 工艺，本文设计出一款 7bit 单通道高速 SAR ADC。本文的主要工作涉及以
下几个方面：
（1）讨论论文的研究背景与意义，调研了国内外研究现状。
（2）介绍 SAR ADC 的主要性能参数，阐释了 SAR ADC 的基本工作原理，在此基础上，分析了 SAR
ADC 的提速思路与相关技术。
（3）提出了本文采用的 SAR ADC 的系统架构，并对比较器电路、采样保持电路、电容阵列和开关算
法进行理论分析，为之后的电路设计提供指导。
（4）设计了 SAR ADC 的各个模块，其中包括比较器电路、采样保持电路、电容阵列、时钟电路、SAR
逻辑电路、失调校准电路。同时，本文创新性地提出了宽占空比比较时钟产生电路，将比较时钟的占空比
增大至 0.6，从而使 SAR ADC 可以高速运行。本文也创新性地提出了负脉冲触发式半动态触发器，从而使
SAR 逻辑电路中的锁存窗口电路能够高速运行。另外，基于电荷共享的方式，本文以前台校准的方式对中
间比较器进行校准，再以中间比较器为参考，以后台校准的方式对其他比较器进行校准，提升了 SAR ADC
的线性度和动态范围。相对于传统的校准算法，本文所提出的校准算法的结构更为简单，并且，在经过校
准后，SAR ADC 的有效位数提升了约 0.8bit。之后，本文完成了整体电路的设计并进行前仿真验证。
（5）指出了版图中的非理想因素，例如噪声、闩锁效应、寄生和失配，在此基础上，进行了版图设计。
在完成整体布局后，提取整体版图的寄生参数并进行后仿真验证。
从仿真结果来看，本文设计的 SAR ADC 满足指标要求。
6.2 展望
虽然本文完成了符合设计指标的原理图和版图的设计，并进行了仿真验证，但本文设计的 SAR ADC
仍存在一些不足之处：
（1）本文设计的 SAR ADC 与国内外的先进成果相比仍有一定差距。由于笔者过于生涩的版图设计经
验，一些关键电路的寄生电容变大，从而使 SAR ADC 的功耗增加，进而导致前仿真结果与后仿真结果相
差较大。本文设计的 SAR ADC 还有优化空间，例如可以选取更小的电容阵列，并且让版图的布局更加合
理。
（2）由于时间原因，本文设计的 SAR ADC 未进行流片，甚是遗憾。
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东南大学硕士学位论文
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致谢
致谢
转眼之间，在东南大学的三年学习生涯即将结束，我的内心充满着留恋与不舍以及对未来的无限憧憬，
我写下了这份致谢，感谢在我学习与生活中遇到困难时，提供帮助的父母、老师和同学。
首先，我得感谢我的父母，是他们默默的在背后支持我读研，为我的生活奔波劳累，支持我在学习路
上开拓进取。
我得感谢我的导师吴建辉老师。吴老师渊博的知识以及严谨的治学态度给我留下了深刻的印象，为我
的学习提供丰富的指导，督促我无惧风雨，砥砺前行，生活上，吴老师对我关怀备至，对我在日常生活中
遇到的各种问题提供切实可行的指导。
我还要感谢实验室的其他老师。实验室的陈超老师知识渊博，待人接物和蔼可亲，感谢他的亲切指导。
同时，实验室的李红老师也对我的学习和生活提供了力所能及的帮助，感谢她的无私帮助。实验室的张萌
老师亦给我提供了亲切的教导，在此感谢他。
另外，我还要感谢我的同门，与他们一些生活学习是极其美好的回忆。首先，我得感谢项海龙师兄、
李鑫师兄、张力振师兄、黄琳琳师姐、谢祖帅师兄、闫成刚师兄、高波师兄、韩珊珊师姐，他们在各自的
领域积极进取，每当我遇到学习与生活上的问题时，总能从师兄师姐处收获诸多意见，让我少走了许多弯
路。同时，我还要感谢同期的李俊辉、叶圣兴等同学，和他们一起讨论问题是我最大的幸福。可爱的师弟
师妹亦让我的学习与生活丰富多彩，我要感谢他们，比如黄玲玲师妹、冯金宣师弟、智贺师弟，祝你们在
以后的学习生活中一切顺利，成果满满。
最后，我要感谢东南大学为我提供学习深造的资源平台，享受着在一所著名高校学习以及生活所带来
的便利，我还要感谢祖国对我这么多年的培养。
53
东南大学硕士学位论文
54
参考文献
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