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 문제 분야 : 회로설계시스템
 문제 내용
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문제 관련 배경 설명 : MLC NAND Flash 의 경우, Memory 에 Write 되는 Data 의 Pattern 에 따라 저장된 Data 의 신뢰성
열화가 심해질 수 있다. 특히, Cell 당 저장되는 Data Bit 가 많아질수록 (Ex. 4-bit/cell) Data Pattern 에 따른 열화 현상이
심해질 수 있으므로 이를 해결하기 위한 방안이 필수적이다.
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4-bit/cell MLC (multi-level cell) NAND Flash Memory 의 Data Pattern Dependency 해결을 위한
Algorithm 제안 및 이를 구현한 회로를 설계하 요.
 산출물 : Algorithm 설명 및 검증 결과 (C-Program 등 활용), Algorithm 을 구현한 회로, 시뮬레이션 결과, 결과보고서
 문제 부연내용
. 풀이 방식 : C Language 를 이용한 Algorithm 검증, EDA Tool 을 사용하여 회로 설계 및 시뮬레이션 진행
. 풀이 전략 : 통신 신호처리 기술 알고리즘 활용, 회로 / 시스템 설계,
PN (Pseudo Noise) Sequence Generator (또는 PRNG: Pseudo Random Number Generator)와 Counter 활용
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 문제 분야 : 회로설계시스템
 문제 내용
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문제 관련 배경설명 : 최근 반도체 제품에서는 높은 성능을 원하는 고객의 요구 수준에 부응하기 위해 공정을 미 화하고
이에 따라 제조 단계에서 산포 관리 뿐 아니라, 설계 단계에서부터 산포 개선 솔루션 제공의 중요성이 커지고 있습니다.
설계 관점에서의 산포 개선 기술들을 도출, 정리 및 이해하고, 개선 방안을 제시하시오.
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Step1 : 제품 성능 산포에 영향을 미치는 소자/공정 산포의 발생 원인과 메커니즘을 분석하여 서술하시오.
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Step2 : 산포 개선을 위한 설계 방안을 도출하고, 개념과 메커니즘을 분석하여 서술하시오. (회로 또는 레이아웃)
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Step3 : 제안된 표준 회로 기준으로 적절한 설계 개선 방안을 적용하여 결과를 제시하시오. (시뮬레이션 결과 포함시 가점)
① 제안 표준 회로 : Ring Oscillator 회로 (29 단)
A
1 단
2 단
3 단
29 단
28 단
27 단
VDD
pMOS : W/L=2um/0.1um
X 29 ea
VSS
A
T
t_gate delay =
T
58
VDD=1.0V
nMOS : W/L=1um/0.1um
② Process-Voltage-Temperature 변동 조건
Process
Transistor Typical : Target Vt, Fast Vt – 10%, Slow Vt + 10%
(개별 보유한 소자/공정 모델 파라미터 사용 가능)
Voltage
Typical : 1.0V, Low : 0.9V, High : 1.1V
Temperature
Typical : 25’C, Hot : 95’C, Cold : -25’C
③ Output Image (참고)
N
개선 후
개선 전
t_gate delay
 산출물 : 결과보고서 / 시뮬레이션 결과
 문제 부연내용
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Step1, 2 에서는 전반적인 소자/공정 산포 개선 솔루션 이해와 분석에 집중하시고, Step 3 에서는 소자 (Transistor) 산포
개선에 집중하시기 바랍니다. 제안 표준 회로는 소자 (Transistor) 산포가 주요한 영향을 미치는 회로입니다. 산포 개선을
위한 설계 회로를 추가하여 개선 방안 제안 및 개선 결과 정리바랍니다. 시뮬레이션시, 각 대학에서 보유하고 있는 공정의
모델 파라미터를 사용하시면 됩니다 (선단 공정 여부는 채점에 영향 없음). 정확한 개념의 이해와 활용, 독창적인 개선 방안
제시 등이 채점의 고려 사항입니다.
3
 문제 분야 : 회로설계시스템
 문제 내용
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문제 관련 배경설명 : 한국 반도체 산업의 주력 제품인 DRAM 을 잘 이해하기 위해서는 DRAM 동작의 기본이 되는 DRAM
Cell 과 DRAM Sense Amplifier Read/Write 동작을 종합적이고 직관적으로 이해하는 것이 필요합니다. DRAM 동작 이해의
기초가 되는 DRAM Cell 의 동작 원리는 ‘수조 모델’로 일반인들이 쉽게 이해할 수 있습니다. 이를 확장하여 DRAM Cell 과
Bitline Sense Amplifier 의 Read/Write 회로 동작을 종합적으로 해석하고 설명할 수 있는 동작 모형을 제안하여 실제 동작과
비교 설명하고, 설계 관점에서 회로 동작 특성을 개선할 수 있는 방안을 제시하시오.
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Step1 : 최신 DRAM Cell + DRAM Sense Amplifier 의 Read/Write 동작을 회로 설계 관점에서 종합적으로 학습하고
정리하시오
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Step2 : 학습한 지식을 기반으로 DRAM Cell 동작을 설명하는 ‘수조 모델’을 확장 적용한 ‘DRAM Cell + DRAM Sense
Amplifier 동작 모델’을 만들고 기본 회로 동작에 대해 동작 모델과 비교 설명하고, 실제 회로 동작 시
PVT(Process/Voltage/Temp.) 변화에 따라 발생될 수 있는 소자, 회로 현상과 영향을 최대한 도출하여 동작 모델에 반영하고
비교 설명하시오
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Step3 : 학습한 내용을 기반으로 ‘DRAM Cell + DRAM Sense Amplifier’의 성능을 개선하고, Power 소모를 개선할 수 있는
아이디어를 제시하시오
 DRAM Cell 동작을 설명하는 ‘수조 모델’
 산출물 : 결과보고서 / 동작 모형 설명 그림 혹은 동영상(선택) / 동작 모형(선택)
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 문제 분야 : 공정, 소재•부품•장비
 문제 내용
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문제 관련 배경 설명 : 반도체 제조 시, wafer 의 가장 자리는 여러 사유로 인해 chip 을 만들 수 없습니다. Wafer 의 가장
자리의 활용 면적을 늘릴 경우 생산성 향상으로 인해 제조 경쟁력이 제고되는 효과가 기대됩니다.
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Step 1 : 반도체 제조 시, wafer 가장 자리를 사용하지 못하는 이유에 대해 study 하고, 한가지 이상 심화 study 한 내용을
서술하시오.
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Step 2 : 심화 study 한 내용을 기반으로 가장 자리 활용 가능성을 높이기 위한 기술의 개념과 방법에 대해 서술하시오.
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Step 3 : 상기 기술의 적용에 대한 효과를 근거와 함께 제시하시오.
 산출물 : 결과보고서
 문제 부연 내용 :
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개선 기술의 경우 공정, 소재, 부품, 장비, integration/scheme 등 단독 또는 복합적으로 적용할 수 있습니다.
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Wafer 가장 자리의 산포를 개선할 수 있는 한가지 이상의 실효성이 있는 기술을 제시하시오.
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 문제 분야: 소자•공정
 문제 내용
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문제 관련 배경설명: 약 1E8 개 MOSFET 으로 구성된 CMOS ASIC Chip 을 제조하기 위한 Wafer 가 Fab-out 되었습니다. Wafer
상태에서, Chip 의 Function Test 결과, Chip 동작은 정상 확인되었으나 Speed 와 Stand-by Current 가 목표값과 차이를
보였는데(아래 그래프 참조), EDS(Electrical Die Sorting) Test 를 통하여, Chip 회로 설계에는 문제가 없고 공정 또는 소자
문제라고 추정되었습니다. ASIC Chip 은 2 가지 종류의 Gox 를 갖는 NMOS 와 PMOS 로 이루어진 CMOS 회로로 구성되어
있습니다.
공정 또는 소자 문제를 분석하기 위한 수단은 Scribe-lane 영역에 위치한 단위 소자 측정용 Test Pattern 밖에 없는데,
NMOS 그룹과 PMOS 그룹이 각각 4 가지 size 의 Lgate 와 4 가지 size 의 Wgate 를 가지고 있으며, 또한 그 각각은 두께가
다른 2 가지 종류의 Gate Oxide 을 가지고 있었다(총 Tr. 개수는 Test Pattern 갯수는 2*2*4*4 개). 각각의 MOSFET 은
Source, drain, gate, bulk 의 4 단자로 구성되어 있습니다.
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Step1: 그래프에서 보이는 ‘Speed -vs.- Stand-by Current 관계에서의 불량’을 분석하고자 합니다. 상기 Test Pattern 을
전기적으로 측정한 데이터를 가지고 분석하기 위한 접근 과정과 방법을 설명하시오
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Step2: Chip 의 Speed 는 CMOS Inverter 의 Propagation Delay 와 관계되어 있으며, Chip 의 Stand-by Current 는 Chip 의 Offstate Current 와 관계되어 있습니다. 각각의 구성 요소에 대한 Study 를 통하여, Step-1 보다 완벽한 분석과 해석을 위해 추가로
필요한 것이 무엇인지 도출하십시오. 그래서, 다음 실험 물량의 Scribe-lane 에 새롭게 추가해야 할, 상기 Test Pattern 외의
새로운 Test Pattern 을 모두 제안해 보십시오.
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Step3: 상기 제안을 Wafer 상에 구현하기 위한 Layout 을 Drawing 하고 싶습니다. 이를 위한 구체적인 Description 을
작성하십시오.
 산출물: 분석보고서/ 제안보고서/ Description
6
 문제 분야: 소자•공정
 문제 내용
- 문제 관련 배경설명 : MOSFET 구조는 Bulk Planar Transistor 에서 FinFET으로, 그리고 Gate-All-Around Nano Sheet
(GAA-NS) 구조로 발전해 왔다.
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Step1: GAA-NS MOSFET 구조에서 발생하는 Resistance & Capacitance 성분 (intrinsic 및 parasitic) 들을 모두 찾고 각
성분들을 FinFET 의 경우와 비교하여 자유로운 방식으로 설명하시오.
* 문제 해결 시 고려 사항
(가정 1) FinFET 과 GAA-NS 모두 Source, Drain & Gate contact size (length, height 등)는 동일하고 contact metal 또한
동일한 물질이며 BEOL(Backend of Line) 1st metal wire 구조만 있다. 두 transistor 모두 gate length (Lg) 와 gate 물질은
동일하다.
(가정 2) FinFET 과 GAA-NS 의 Layout 에서 동일한 Cell Height 를 가지며 FinFET 은 3 Fin 구조, GAA-NS 는 3 stack
nanosheet 구조이다. 각 transistor 의 구조별 정의와 size 는 Figure 1, Figure 2 를 참고하시오
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Step2: GAA-NS MOSFET 의 성능 중 하나인 Frequency 는 Inverter chain 의 RC delay 를 oscilloscope 로 측정하여 추출할
수 있으며 측정된 Frequency 를 design 한 소자의 target 과 동일한 leakage current 에서 비교한 것을 AC
성능(performance)이라고 할 수 있다. GAA-NS MOSFET 구조에서 AC 성능을 극대화하기 위한 최적의 GAA-NS 구조를
자유롭게 design 하고 그 제안의 이유를 최대한 이론적으로 설명하시오.
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Step3: GAA-NS MOSFET 에 대한 기본 개념 이해를 위해 아래 2 개의 논문을 참고하시오.
① G . B a e e t a l . , " 3 n m G A A T e c h n o l o g y f ea t u ri n g M u l ti -B ri d g e - Ch a n n e l F E T f or L o w P o w er a nd Hi g h P er f or m a n c e A p p l i c a ti o n s ," IE E E I n t e r na t i o na l E l e c t r o n D e vi c es M e e ti n g , 2 01 8
② Sung-Young Lee et al., "A novel multibridge-channel MOSFET (MBCFET) " IEEE Transactions on Nanotechnology, vol. 2, no. 4, 2003
 산출물: 결과보고서
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 문제 분야 : 소자•공정, 소재•부품•장비
 문제 내용
- 문제 관련 배경설명 : DRAM 이 scale-down 됨에 따라서, 핵심 구성 요소인 Cell Capacitor 의 구현과 특성 확보의
어려움도 증가되고 있습니다.
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Step1 : Cell Capacitor 구현과 특성 확보에 있어서, 직면한 hurdle 들을 분석하시오.
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Step2 : 공정/소자/구조/물질/소재/장비 중에 1 가지 이상 측면에서 이 hurdle 을 개선할 수 있는 아이디어를 제시하시오.
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Step3 : 개선 방법, 기대 효과, 장단점, 개념, 원리, 핵심 필요 기술, 아이디어 구현 시 어려운 점 등을 구체적으로
기술하시오.
 산출물 : 결과보고서 (요약본 : A4 용지 2 page 이내, Full Report : 15 page 이내)
 문제 부연 내용(필요시)
Cell Capacitor 의 “Dielectrics” 는 고유전율 (high dielectric constant) 의 multi-layered ALD film 으로 형성됨.
(2 가지 이상 개선 아이디어 제시 시 아이디어 수에 따른 가점 부여)
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 문제 분야: 소자•공정
 문제 내용
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문제 관련 배경설명 : 3 차원 구조로 기 전환한 NAND 나 향후 전환될 DRAM 등 모두 단결정 Si 기판을 대신할 Channel
물질이 필요하다.
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Step1: NAND 는 3 차원 Vertical Channel Hole 의 GAA[Gate All Around]구조에서 Poly Si Channel 을 사용 중입니다.
Mobility/온도 의존성 등 Grain Boundary 영향에 대해 study 하여 정리한다.
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Step2: 3D DRAM 연구는 다양한 후보 물질 중에 Logic MBCFET 과 유사한 Epitaxy Si Channel 을 사용한다고 가정하고 Poly
Si Channel 과 온도 의존성/Mobility 등 주요 특성을 비교 정리한다.
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Step3: Channel 로 Si base 물질만 사용 가능하다고 가정하고 Poly Si Channel 을 개선하여 Single Crystal Channel 에
근접하는 High On/Off ratio 를 확보할 수 있는 개선 안들의 장단점을 정리하고 새로운 아이디어가 있다면 제안하십시오.
 산출물: 결과보고서 / 시뮬레이션 결과 / 시제품 등
 문제 부연 내용: Epitaxy Si 특성은 GAA 구조의 Logic MBCFET 참조 가능