第三讲：IC设计流程和设计方法（3）
2005年3月20日
来金梅
集成电路设计流程
¾ 集成电路设计方法
¾ 数字集成电路设计流程
¾ 模拟集成电路设计流程
¾ 混合信号集成电路设计流程
¾ SoC芯片设计流程
State Key Lab of ASIC & Systems, Fudan University
集成电路设计流程
¾ 集成电路设计方法
¾ 数字集成电路设计流程
¾ 模拟集成电路设计流程
¾ 混合信号集成电路设计流程
¾ SoC芯片设计流程
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正向设计与反向设计
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自顶向下和自底向上设计
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Top-Down设计
– Top-Down流程在EDA工具支持下逐步成为
IC主要的设计方法
– 从确定电路系统的性能指标开始，自系
统级、寄存器传输级、逻辑级直到物理
级逐级细化并逐级验证其功能和性能
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Top-Down设计关键技术
需要开发系统级模型及建立模型库，这些行
为模型与实现工艺无关，仅用于系统级和RTL
级模拟。
„ 系统级功能验证技术。验证系统功能时不必
考虑电路的实现结构和实现方法，这是对付
设计复杂性日益增加的重要技术，目前系统
级DSP模拟商品化软件有Comdisco，Cossap等，
它们的通讯库、滤波器库等都是系统级模型
库成功的例子。
„ 逻辑综合--是行为设计自动转换到逻辑结构
设计的重要步骤
„
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bottom-Up
• 自底向上(Bottom-Up)设计是集成电路和PCB
板的传统设计方法,该方法盛行于七、八十年
• 设计从逻辑级开始，采用逻辑单元和少数行
为级模块构成层次式模型进行层次设计，从
门级开始逐级向上组成RTL级模块，再由若
于RTL模块构成电路系统
• 对于集成度在一万门以内的ASIC设计是行之
有效的,无法完成十万门以上的设计
• 设计效率低、周期长，一次设计成功率低
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Top-Down设计与Bottom-Up设计比较
¾ 设计从行为到结构再到物理级，每一步部进
都进行验证,提高了一次设计的成功率
¾ 提高了设计效率，缩短了IC的开发周期，
降低了产品的开发成本
¾ 设计成功的电路或其中的模块可以放入以后
的设计中提高了设计的再使用率(Reuse)
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基于平台的设计方法
¾ ADD：Area Driving
Design面积驱动设计
¾ TDD：Time Driving
Design时序驱动的设计
¾ BBD：Block Based
Design
¾ PBD：Platform Based
Design，开发系列产品，基
于平台的设计方法
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集成电路设计流程
¾ 集成电路设计方法
¾ 数字集成电路设计流程
¾ 模拟集成电路设计流程
¾ 混合信号集成电路设计流程
¾ SoC芯片设计流程
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数字集成电路设计流程
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数字集成电路设计流程
1. 设计输入
电路图或硬件描述语言
2. 逻辑综合
处理硬件描述语言，产生电路网表
3. 系统划分
将电路分成大小合适的块
4. 功能仿真
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数字集成电路设计流程
5.布图规划
芯片上安排各宏模块的位置
6.布局
安排宏模块中标准单元的位置
7.布线
宏模块与单元之间的连接
8.寄生参数提取
提取连线的电阻、电容
9.版图后仿真
检查考虑连线后功能和时序是否正确
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数字集成电路设计工具
¾ 主要的EDA vendor
– Synopsys：逻辑
综合，仿真器，
DFT
– Cadence：版图
设计工具，仿真
器等
– Avanti：版图设
计工具
– Mentor：DFT，
物理验证工具
– Magma: Blast
RTL, Blast Fusion
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选择设计工具的原则
¾ 只用“sign-off”的工具
– 保证可靠性，兼容性
¾ 必须针对芯片的特点
– 不同的芯片需要不同的设计工具
¾ 了解设计工具的能力
– 速度、规模等
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设计工具的选择
¾ 设计输入
– 任何文本编辑工具
– Ultraedit, vi, 仿真器自带编辑器…
¾ RTL级功能仿真
– Modelsim (Mentor),
– VCS/VSS（ Synopsys ）
– NC-Verilog（ Cadence）
– Verilog-XL （ Cadence）
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设计工具的选择
¾ 逻辑综合
– Cadence: Ambit, PKS;
– Synopsys: Design Compiler;
– Magma: Blast RTL
¾ 物理综合
– Synopsys: Physical Compiler
Magma: Blast Fusion
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设计工具的选择
¾ 形式验证工具
– Formality（Synopsys）
– FormalPro（Mentor）
¾ Floorplanning /布局/布线
– Synopsys: Apollo, Astro,
– Cadence: SoC Encounter, Silicon Ensemble
¾ 参数提取
− Cadence: Nautilus DC
− Synopsys: Star-RC XT
¾ 时序验证
– Cadence: Pearl
Synopsys: PrimeTime
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设计工具的选择
¾ DRC/LVS
– Dracula (Cadence)
– Calibre (Mentor ）
– Hercules (Synopsys)
¾ 可测试性设计(DFT)编译器和自动测试模式生成
– Synopsys: DFT编译器,DFT Compiler;自动测试生
成 (ATPG) 与故障仿真, Tetra MAX
– Mentor: FastScan
¾ 晶体管级功耗模拟
– Synopsys: PowerMill
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中国大陆EDA工具的使用状况
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集成电路设计流程
¾ 数字集成电路设计流程
¾ 模拟集成电路设计流程
¾ 混合信号集成电路设计流程
¾ SoC芯片设计流程
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模拟集成电路设计流程
Start
Schematic
Entry
Full-chip
DRC/LVS
Simulation
RC
extraction
Layout
entry
Postlayout
simulation
Online
DRC
Finish
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“集成电路导论” 扬之廉
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设计工具的选择
¾ Circuit:
– Cadence Virtuoso Composer (Cadence)
¾ Simulation
– Synopsys: NanoSim, HSPICE
¾ Layout
– Cadence Virtuoso (Cadence)
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集成电路设计流程
¾ 数字集成电路设计流程
¾ 模拟集成电路设计流程
¾ 混合信号集成电路设计流程
¾ SoC芯片设计流程
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混合信号芯片设计流程
¾ 首先，进行模拟/数字划分
¾ 然后，分别设计模拟和数字部分
¾ 最后，将模拟/数字模块协同仿真，并进行
版图拼接，验证
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混合信号芯片设计流程
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集成电路设计流程
¾ 数字集成电路设计流程
¾ 模拟集成电路设计流程
¾ 混合信号集成电路设计流程
¾ SoC芯片设计流程
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SoC芯片设计流程
¾ SOC以嵌入式系统为核心，集软硬件于一体，并
追求产品系统最大包容的集成
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SoC芯片设计流程
¾ 软硬件协同设计
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SoC芯片设计流程
¾ 芯片规划、划分
¾ 分系统之间的连线最少。
¾ 功能相关性、数据相关性、操作相关性
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SoC芯片设计流程
¾ 系统规划、划分
– 软硬件划分
– 模拟数字划分
– 挑选IP模块
¾ 各模块按上述流程设计
¾ 验证和测试
– 软硬件协同验证
– 模拟/数字混合仿真
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SoC设计的挑战
¾ 验证工作高度复杂
¾ 芯片的可测性设计
¾ 功耗分析
¾ 互连、串扰、IR drop
¾ 热分析
¾…
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总结
¾ 不同的电路，不同的设计流程
– 电路的种类
– 电路的规模
¾ 设计流程不断演变
– IP reuse
– System Level synthesize
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