ĐẠI HỌC QUỐC GIA TP. HỒ CHÍ MINH
TRƯỜNG ĐẠI HỌC BÁCH KHOA
KHOA KHOA HỌC VÀ KỸ THUẬT MÁY TÍNH
BÀI THÍ NGHIỆM 3
MÔN HỌC: HỆ THỐNG SỐ
Nhóm: 08
GVHD: Huỳnh Hoàng Kha
Sinh viên:
Họ và tên
MSSV
Huỳnh Võ Quốc Thắng
2313180
Bùi Đình Phúc
2312664
Trần Đức Mạnh
2312035
2023
A. Checklist đầu buổi
ST
Nội dung
T
1
Khu vực quanh KIT TN trống trải, gọn gàng
KIT thí nghiệm đã chạy self-test và xác định không có dấu
2
hiệu lỗi
3
Các inputs và outputs của KIT hoạt động bình thường
4
Đo hiệu điện thế nguồn VCC của KIT đạt 5V
Hoàn
thành
B. Checklist cuối buổi
ST
Nội dung
T
1
Tất cả các dây nối đã được gỡ và phân loại
Tất cả các IC đều đã được nới lỏng trước khi nhấc ra khỏi
2
breadboard
Tất cả các IC đều đã được phân loại và trả lại đúng ngăn
3
đựng
4
Thu dọn và trả KIT thí nghiệm
5
Thu dọn và hoàn trả VOM
6
Thu dọn và hoàn trả oscilloscope (nếu có)
7
Dọn sạch khu vực làm việc
Hoàn
thành
C. Checklist bài 1
STT
Nội dung
1
2
KIT thí nghiệm đã tắt trước khi cắm IC
Kiểm tra và nắn lại chân IC
Các chân IC đã được đặt chuẩn xác vị trí vào các lỗ
trên breadboard
Các chân IC đã được kết nối điện với breadboard
Tất cả các kết nối giữa KIT và chân IC đều tốt
VCC và GND trên KIT không bị chạm nhau
(không đoản mạch)
Chân CLK (nếu có dùng) không chập với VCC
hoặc GND
Hiệu điện thế giữa VCC và GND của IC đạt 5V
Đã test và chụp hình đủ các trường hợp
3
4
5
6
7
8
9
Hoàn
thành
D. Checklist bài 2
STT
Nội dung
1
2
KIT thí nghiệm đã tắt trước khi cắm IC
Kiểm tra và nắn lại chân IC
Các chân IC đã được đặt chuẩn xác vị trí vào các lỗ
trên breadboard
Các chân IC đã được kết nối điện với breadboard
Tất cả các kết nối giữa KIT và chân IC đều tốt
VCC và GND trên KIT không bị chạm nhau
(không đoản mạch)
Chân CLK (nếu có dùng) không chập với VCC
hoặc GND
Hiệu điện thế giữa VCC và GND của IC đạt 5V
Đã test và chụp hình đủ các trường hợp
3
4
5
6
7
8
9
Hoàn
thành
E. Checklist bài 3
STT
Nội dung
1
2
KIT thí nghiệm đã tắt trước khi cắm IC
Kiểm tra và nắn lại chân IC
Các chân IC đã được đặt chuẩn xác vị trí vào các lỗ
trên breadboard
Các chân IC đã được kết nối điện với breadboard
Tất cả các kết nối giữa KIT và chân IC đều tốt
VCC và GND trên KIT không bị chạm nhau
(không đoản mạch)
Chân CLK (nếu có dùng) không chập với VCC
hoặc GND
Hiệu điện thế giữa VCC và GND của IC đạt 5V
Đã test và chụp hình đủ các trường hợp
3
4
5
6
7
8
9
Hoàn
thành
BÀI THÍ NGHIỆM 3
Câu 1: Thiết kế, mô phỏng và triển khai D Flip-flop bằng J-K Flip-flop (được
phép sử dụng các cổng logic khác nếu cần thiết)
*Sơ đồ mạch:
*Sơ đồ nối dây:
CÁCH NỐI DÂY
STT
ĐẦU THỨ NHẤT
ĐẦU CÒN LẠI
1
5V
Chân 14 của U1
2
5V
Chân 4 của U2
3
GND
Chân 7 của U1
4
GND
Chân 11 của U2
5
SW1
Chân 1 của U1
6
CLK
Chân 1 của U2
7
SW1
Chân 14 của U2
8
Chân 2 của U1
Chân 3 của U2
9
Chân 12 của U2
LED1(Q)
10
Chân 13 của U2
LED0(Q’)
Câu 2: a.Thiết kế, mô phỏng và thực hiện mạch logic sau:
Sơ đồ mạch:
*Sơ đồ nối dây:
CÁCH NỐI DÂY
STT
ĐẦU THỨ NHẤT
ĐẦU CÒN LẠI
1
5V
Chân 14 U1
2
GND
Chân 7 U1
3
5V
Chân 14 U2
4
GND
Chân 7 U2
5
CLK
Chân 3 U1
6
Chân 5 U1
Chân 11 U1
7
Chân 6 U1
Led2
8
Chân 2 U1
Led2
9
Chân 12 U1
Led1
10
Chân 8 U1
Led1
11
Chân 9 U1
Chân 3 U2
12
Chân 2 U2
Led0
13
Chân 6 U2
Led0
Câu 2: b. Cần 4 D Flip-flop để xây dựng một mạch trong đó đầu ra
tần số nhỏ hơn 16 lần so với tần số Clock In: Fin = 2n Fout
 n là số D flip flop
 Cần thiết kế theo sơ đồ sau:
Câu 3:Cho mạch và dạng sóng như sau:
Thiết kế và mô phỏng mạch trong Logisim. Hoàn thành sơ đồ thời gian
cho A, B và z dựa trên dạng sóng đã cho.
*Sơ đồ mạch:
*Sơ đồ sóng:
Phiếu chấm kết quả thí nghiệm lab 3
NHÓM 8
Bài thí nghiệm 3
1
2a
2b
3
Bài soạn
Thực hành
ĐẠI HỌC QUỐC GIA TP. HỒ CHÍ MINH
TRƯỜNG ĐẠI HỌC BÁCH KHOA
KHOA KHOA HỌC VÀ KỸ THUẬT MÁY TÍNH
BÀI THÍ NGHIỆM 4
MÔN HỌC: HỆ THỐNG SỐ
Nhóm: 08
GVHD: Huỳnh Hoàng Kha
Sinh viên:
Họ và tên
MSSV
Huỳnh Võ Quốc Thắng
2313180
Bùi Đình Phúc
2312664
Trần Đức Mạnh
2312035
2023
A. Checklist đầu buổi
ST
Nội dung
T
1
Khu vực quanh KIT TN trống trải, gọn gàng
KIT thí nghiệm đã chạy self-test và xác định không có dấu
2
hiệu lỗi
3
Các inputs và outputs của KIT hoạt động bình thường
4
Đo hiệu điện thế nguồn VCC của KIT đạt 5V
Hoàn
thành
B. Checklist cuối buổi
ST
Nội dung
T
1
Tất cả các dây nối đã được gỡ và phân loại
Tất cả các IC đều đã được nới lỏng trước khi nhấc ra khỏi
2
breadboard
Tất cả các IC đều đã được phân loại và trả lại đúng ngăn
3
đựng
4
Thu dọn và trả KIT thí nghiệm
5
Thu dọn và hoàn trả VOM
6
Thu dọn và hoàn trả oscilloscope (nếu có)
7
Dọn sạch khu vực làm việc
Hoàn
thành
C. Checklist bài 1
STT
Nội dung
1
2
KIT thí nghiệm đã tắt trước khi cắm IC
Kiểm tra và nắn lại chân IC
Các chân IC đã được đặt chuẩn xác vị trí vào các lỗ
trên breadboard
Các chân IC đã được kết nối điện với breadboard
Tất cả các kết nối giữa KIT và chân IC đều tốt
VCC và GND trên KIT không bị chạm nhau
(không đoản mạch)
Chân CLK (nếu có dùng) không chập với VCC
hoặc GND
Hiệu điện thế giữa VCC và GND của IC đạt 5V
Đã test và chụp hình đủ các trường hợp
3
4
5
6
7
8
9
Hoàn
thành
D. Checklist bài 2
STT
Nội dung
1
2
KIT thí nghiệm đã tắt trước khi cắm IC
Kiểm tra và nắn lại chân IC
Các chân IC đã được đặt chuẩn xác vị trí vào các lỗ
trên breadboard
Các chân IC đã được kết nối điện với breadboard
Tất cả các kết nối giữa KIT và chân IC đều tốt
VCC và GND trên KIT không bị chạm nhau
(không đoản mạch)
Chân CLK (nếu có dùng) không chập với VCC
hoặc GND
Hiệu điện thế giữa VCC và GND của IC đạt 5V
Đã test và chụp hình đủ các trường hợp
3
4
5
6
7
8
9
Hoàn
thành
E. Checklist bài 3
STT
Nội dung
1
2
KIT thí nghiệm đã tắt trước khi cắm IC
Kiểm tra và nắn lại chân IC
Các chân IC đã được đặt chuẩn xác vị trí vào các lỗ
trên breadboard
Các chân IC đã được kết nối điện với breadboard
Tất cả các kết nối giữa KIT và chân IC đều tốt
VCC và GND trên KIT không bị chạm nhau
(không đoản mạch)
Chân CLK (nếu có dùng) không chập với VCC
hoặc GND
Hiệu điện thế giữa VCC và GND của IC đạt 5V
Đã test và chụp hình đủ các trường hợp
3
4
5
6
7
8
9
Hoàn
thành
BÀI THÍ NGHIỆM 4
Câu 1: Thiết kế và mô phỏng mạch Full Adder được xây dựng từ mạch cộng
Half Adder trong Logisim.
Câu 2: Thiết kế, mô phỏng và triển khai Bộ cộng Ripple Carry 4 bit sử dụng IC
7483.
*Sơ đồ mạch:
*Sơ đồ nối dây:
CÁCH NỐI DÂY
STT
ĐẦU THỨ NHẤT
ĐẦU CÒN LẠI
1
5V
Chân 5 U1
2
GND
Chân 12 U1
3
SW0
Chân 10 U1
4
SW4
Chân 11 U1
5
SW1
Chân 8 U1
6
SW5
Chân 7 U1
7
SW2
Chân 3 U1
8
SW6
Chân 4 U1
9
SW3
Chân 1 U1
10
SW7
Chân 16 U1
11
SW8
Chân 13 U1
12
LED0
Chân 9 U1
13
LED1
Chân 6 U1
14
LED2
Chân 2 U1
15
LED3
Chân 15 U1
16
LED7
Chân 14 U1
Câu 3: Thiết kế, mô phỏng và triển khai Bộ đếm tăng không đồng bộ MOD-10 sử
dụng J-K Flip-flops (IC 7473)
*Sơ đồ mạch:
*Sơ đồ nối dây:
CÁCH NỐI DÂY
STT
ĐẦU THỨ NHẤT
ĐẦU CÒN LẠI
1
GND
Chân 11 của U1
2
GND
Chân 11 của U2
3
GND
Chân 7 của U3
4
Chân 3 của U1
Hàng màu đỏ breadboard
5
Chân 4 của U1
Hàng màu đỏ breadboard
6
Chân 7 của U1
Hàng màu đỏ breadboard
7
Chân 10 của U1
Hàng màu đỏ breadboard
8
Chân 14 của U1
Hàng màu đỏ breadboard
9
Chân 3 của U2
Hàng màu đỏ breadboard
10
Chân 4 của U2
Hàng màu đỏ breadboard
11
Chân 7 của U2
Hàng màu đỏ breadboard
12
Chân 10 của U2
Hàng màu đỏ breadboard
13
Chân 14 của U2
Hàng màu đỏ breadboard
14
Chân 14 của U3
Hàng màu đỏ breadboard
15
VCC (5V)
Hàng màu đỏ breadboard
16
CLK
Chân 1 của U1
17
Chân 2 của U1
Chân 6 của U1
18
Chân 5 của U1
Chân 12 của U1
19
Chân 6 của U1
Chân 2 của U2
20
Chân 9 của U1
Chân 1 của U2
21
Chân 9 của U1
Chân 1 của U3
22
Chân 2 của U2
Chân 6 của U2
23
Chân 6 của U2
Chân 3 của U3
24
Chân 5 của U2
Chân 12 của U2
25
Chân 9 của U2
Chân 2 của U3
26
Chân 12 của U1
BCD A
27
Chân 9 của U1
BCD B
28
Chân 12 của U2
BCD C
29
Chân 9 của U2
BCD D
Câu 4: Sự khác biệt giữa mạch đếm đồng bộ và mạch đếm không đồng bộ là gì?
Mạch đếm đồng bộ
Mạch đếm không đồng bộ
Mỗi flip flop đươc nối trực tiếp với tín Chỉ có một flip flop được nối trực tiếp
hiệu CLK ngoài.
với tín hiệu CLK ngoài.
Tất cả các flip flop trong mạch đếm Tín hiệu CLK đầu vào của mỗi flip flop
đều cùng thay đổi trạng thái cùng một không phải do cùng một tín hiệu CLK
lúc với tín hiệu CLK ngoài
điều khiển
Hoạt động được với tín hiệu có tần số Hoạt động với tốc độ chậm hơn nhiều
lớn hơn nhiều so với mạch đếm so với mạch đếm đồng bộ
không đồng bộ
Thiết kế đòi hỏi mạch logic phức tạp Mạch logic đơn giản kể cả với mạch
tỉ lệ thuận với số MOD của mạch
đếm có số MOD lớn
Độ trễ của flip flop trước cộng dồn Độ trễ của flip flop trước không cộng
vào độ trễ của flip flop kế tiếp, nên độ dồn vào độ trễ của flip flop kế tiếp
trễ của toàn bộ mạch đếm lớn
Câu 5: Quy trình thiết kế bộ đếm đồng bộ?
Bước 1: Xác định số lượng FF cần thiết để xây dụng mạch đếm. Một mạch đếm
đồng bộ với n FF có thể đếm được 2n -1 trạng thái
Bước 2: Xây dựng chuỗi chuyển trạng thái (State Transistion Diagram)
Bước 3: Xây dựng bảng chân trị trạng thái (State/Excitation Truth Table)
Bước 4: Rút gọn biểu thức đầu vào (input) cho từng FF bằng K-map
Bước 5: Thiết kế mạch đếm bất đồng bộ.
Phiếu chấm kết quả thí nghiệm
NHÓM 8
Bài thí nghiệm 4
1
2
3
Bài soạn
Thực hành