電子工程系碩士班
專業實務報告
基於影像辨識於半導體晶圓瑕疵檢測
Application of Image Recognition Techniques for Defect
Detection in Semiconductor Wafers
研究生：彭思翰
指導教授：林義楠 博士
中華民國 112 年 7 月
口試委員會審定書
i
致謝
謹向所有在此研究過程中提供協助和支持的人表達深深的謝意。
首先要感謝我的指導教授，林義楠教授，教會我許多論文撰寫的技巧，
也很感謝在產學合作期間我的部門同仁，不懂的地方都會很耐心的教
導我，讓我能夠慢慢地適應這個新環境。也感謝他們在實驗過程中提
供的幫助和技術支持，讓我得以順利進行實驗並獲得了寶貴的數據。
在此非常感謝林義楠教授與部門的同仁們於我研究所期間的關心與照
顧。
ii
摘要
在半導體製造過程中，晶圓瑕疵檢測是確保最終產品質量的關鍵
步驟。由於製程和設備的不確定性，晶圓表面可能會出現各種不同類
型的瑕疵，這些瑕疵對晶圓的品質和效能都有著不同程度的影響，並
且傳統的人工檢測耗時且容易出現人工錯誤，更會進一步的導致產品
良率降低。
本論文提出了一套半導體晶圓自動化檢測系統，首先利用邏輯判
斷晶圓表面進行分類與檢測，依序辨別出規律性與不規律性的晶圓瑕
疵，再依照規律性的晶圓瑕疵進行近一步的分類，最後留下所要的晶
圓瑕疵。經過測試後，在檢測準確率和速度方面都取得了非常好的效
果，能夠準確地檢測出晶圓表面的各種瑕疵，例如缺陷、汙染、晶片
瑕疵等，並由此判斷出瑕疵的來源，以利提高生產線效率和準確性。
最後再由負責人確認機台的晶圓處置方式。本系統在生產中得到了成
功的應用，對半導體產業的發展和都有著重大的意義。
關鍵詞：半導體晶圓、瑕疵檢測 、晶圓測試
iii
Abstract
In the semiconductor manufacturing process, wafer defect detection is a
critical step in ensuring the quality of the final product. Due to the
uncertainty of the process and equipment, various types of defects may
appear on the surface of the wafer. These defects have varying degrees of
impact on the quality and performance of the wafer, and traditional manual
inspection is time-consuming and prone to manual errors. It will further lead
to a decrease in product yield.
This paper proposes a semiconductor wafer automatic detection system.
First, it uses logic to judge the surface of the wafer for classification and
detection. After testing, it has achieved very good results in terms of
detection accuracy and speed. Various flaws on the round surface, such as
defects, contamination, wafer flaws, etc., and determine the source of the
flaws, to improve the efficiency and accuracy of the production line. Finally,
the person in charge will confirm the wafer disposal method of the machine.
This system has been successfully applied in production, which is of great
significance to the development of the semiconductor industry and the
improvement of the yield rate of wafer products.
Keywords： semiconductor wafer, defect inspection, wafer testing
iv
目錄
口試委員會審定書 ........................................................................................ i
致謝 ............................................................................................................... ii
摘要 .............................................................................................................. iii
Abstract ........................................................................................................ iv
目錄 ............................................................................................................... v
圖目錄 ........................................................................................................ viii
表目錄 ........................................................................................................... x
第一章
緒論 .............................................................................................. 1
1.1
研究背景與動機 ............................................................................. 1
1.2
研究目的 ......................................................................................... 2
1.3
論文架構 ......................................................................................... 2
第二章
原理與應用.................................................................................. 3
2.1
晶圓封裝 ......................................................................................... 3
2.2
晶圓測試流程 ................................................................................. 4
2.3
CP network ...................................................................................... 5
2.4
晶圓測試設備 ................................................................................. 6
2.5
主記憶體子系統 ............................................................................. 8
v
2.6
fail 偵測方法 ................................................................................. 12
2.7
Petri Net 模擬工具 ........................................................................ 12
2.8
WoPeD 軟體 ................................................................................. 16
第三章
Block Fail 原理與應用 .............................................................. 17
3.1
研究方法 ....................................................................................... 17
3.2
資料收集 ....................................................................................... 19
3.3
資料探勘技術 ............................................................................... 22
3.3.1 Bit line ........................................................................................ 23
3.3.2 Word line.................................................................................... 26
3.3.3 Repeat......................................................................................... 28
3.3.4 稀疏型 ........................................................................................ 29
3.3.5 Others ......................................................................................... 30
3.3.6 One Block .................................................................................. 32
3.4
第四章
導入模型 ....................................................................................... 33
系統驗證與研究結果原理與應用 ........................................... 36
4.1
Petri Net Model 建模 ................................................................... 36
4.2
Petri Net Model 系統驗證 ........................................................... 39
4.3
研究結果 ....................................................................................... 41
vi
第五章
結論與未來展望........................................................................ 45
5.1
結論 ............................................................................................... 45
5.2
未來展望 ....................................................................................... 46
參考文獻 ..................................................................................................... 47
vii
圖目錄
圖 1 晶圓封裝流程 ....................................................................... 3
圖 2 CP 測試階段 ......................................................................... 5
圖 3 測試區網路架構 ................................................................... 6
圖 4 晶圓測試三架構 ................................................................... 7
圖 5 晶圓探針接口和測試配置................................................... 7
圖 6 主記憶體分類 ....................................................................... 8
圖 7 channel 至 chip 相對應關係................................................. 9
圖 8 Dram 的組成 ....................................................................... 10
圖 9 chip to bank ......................................................................... 11
圖 10 cell ..................................................................................... 11
圖 11 fail 示意圖 ......................................................................... 12
圖 12 經典 Petri Net 建模 ........................................................... 15
圖 13 WoPeD 軟體介面 ............................................................. 16
圖 14 甘特圖 ............................................................................... 18
圖 15 系統訓練流程圖 ............................................................... 18
圖 16 判斷為規律性的 Block Fail ............................................. 20
圖 17 判斷為不規律性的 Block Fail ......................................... 21
viii
圖 18 Bit line(1) .......................................................................... 24
圖 19 Bit line(2) .......................................................................... 25
圖 20 word line(1) ....................................................................... 26
圖 21 word line(2) ....................................................................... 27
圖 22 repeat ................................................................................. 28
圖 23 稀疏型 .............................................................................. 29
圖 24 Others(1) ........................................................................... 30
圖 25 Others(2) ........................................................................... 31
圖 26 One Block.......................................................................... 32
圖 27 驗證分析 ........................................................................... 34
圖 28 Alarm ................................................................................. 35
圖 29 系統流程的 Petri Net 模型........................................... 37
圖 30 Net statistics ...................................................................... 40
圖 31 Semantical analysis ........................................................... 40
圖 32 研究結果 ........................................................................... 42
ix
表目錄
表 1 Petri Net 元素組成介紹 ..................................................... 13
表 2 模型辨識流程 ..................................................................... 22
表 3 Place 說明 ........................................................................... 38
表 4 Transitions 說明 .................................................................. 39
表 5 辨識模型精確率 ................................................................. 43
表 6 辨識模型召回率 ................................................................. 44
x
第一章 緒論
本章節介紹基於影像辨識於半導體晶圓瑕疵檢測系統，內容包
含：前言、研究動機與論文架構，闡述利用邏輯判斷來提升晶圓生
產的品質與效率。
1.1 研究背景與動機
近年來，隨著半導體產業的快速發展，晶圓製造技術越來越成
熟，產品的品質要求也越來越高，然而，在晶圓的生產過程中，可
能會出現各種瑕疵，例如孔洞、磨痕、髒污、色差等問題，這些瑕
疵會對晶圓的品質和產品的可靠性產生重大影響，因此需要對晶圓
進行檢測和篩選[1][2][3]。
晶圓測試缺陷分析主要是由操作人員以探針的方式與每顆晶粒
上的銲墊接觸，輸入電流或信號，並接收所反饋出來的數值，以此
判斷是否為良品。其中，缺陷分析有助於確定並排除特定類型的缺
陷。通過深入分析缺陷的起因和特性，我們可以針對性地進行改進
措施。此外，缺陷分析還有助於建立良率改善的持續監控和控制機
制。通過追蹤和分析測試產出的缺陷數據，我們可以識別出製造過
程中的趨勢和異常情況，使我們能夠及早發現和解決潛在的問題，
並確保良率的穩定性。因此，發展一種快速、精確、可靠的晶圓檢
測技術已成為現今半導體產業不可或缺的意義。
1
1.2 研究目的
本論文研究目的是找出晶圓上晶粒的瑕疵，透過邏輯判斷的方
式依序分類為哪種瑕疵，並 mail alarm。
1.3 論文架構
本論文共分為五個章節，其內容說明如下：
第一章為緒論，介紹本論文的研究動機、研究目的與論文架構，
闡述人工智慧對防疫措施所帶來的便利性與安全性。
第二章為原理與應用，介紹本論文所探討晶圓測試的流程、CP
network 以及晶圓測試設備。
第三章為 Block fail，介紹此系統所需要收集的資料、需求的釐
清、辨識模型與程式開發。
第四章為研究結果與系統驗證，說明本研究實際辨識結果並對
系統架構進行驗證分析。
第五章為結論與未來展望，總結本論文的成果與貢獻。
2
第二章 原理與應用
本章節將探討與本論文相關的研究與應用，包括：晶圓封裝、
晶圓測試流程、CP network、晶圓測試設備以及 fail 偵測方法。
2.1 晶圓封裝
晶圓封裝是指半導體晶圓切割成晶片，然後將晶片封裝到外殼
中以保護晶片並為其提供電氣和機械連接的過程。晶圓封裝是半導
體製造中的重要環節之一，封裝的質量和技術水平直接關係到晶片
的性能和可靠性[4][5]，如圖 1 所示。
圖 1 晶圓封裝流程
3
2.2 晶圓測試流程
晶圓測試是半導體製程中非常重要的一環，他可以檢測晶圓上
各種元件的電性、結構和製程品質、確保產品品質符合規範需求，
同時改善良率[6][7]。CP 測試的階段如圖 2 所示：
✓ STB(Start to build)： 將 進 料的 晶 圓利 用 晶 圓篩 選 機(Wafer
Sorter)讀取數量與資料，與帳料進行核對，確認後即可收料，
如失敗則晶圓需退回處理。
✓ Probing(Circuit Probing)： CP 段測試區，利用測試機台進行
電性測試與修補，確保每顆 chip 的功能性。
✓ OQC(Outgoing Quality Control)：品質檢驗站點：針對晶圓上
每顆良品的 chip 進行檢驗，如針痕面積過大、有無瑕疵、…
等
✓ Packing & Shipping：包裝成白色晶舟並出貨至封裝廠。
4
圖 2 CP 測試階段
2.3 CP network
圖 3 為測試區網路架構，CP network(Chip probing network)主要是
負責機台與 server 之間的運作，在發生異常狀況時，才能快速了解
是哪個資料流動發生異常[8][9]。
✓ CIM（Computer-Integrated Manufacturing）電腦整合製造：
為測試區中在主要的核心系統，主要的目的在於將所有生產
行為透過資訊系統來進行管制及執行，達成生產自動化之功
效。
✓ Prober(自動晶圓機)：主要在傳送晶圓於測試機中進行測試。
✓ Tester(測試機)：控制晶圓測試機之測試流程。
✓ Data Storage：儲存測試結果檔案。
5
圖 3 測試區網路架構
2.4 晶圓測試設備
晶圓測試是半導體產業中非常重要的一個環節，可用來檢測晶
片的品質以及功能。如圖 4、圖 5 所示。晶圓測試設備是用於晶圓測
試的硬體設備，主要包括測試機台、針測卡、晶圓機等元件。而晶
圓測試主要目的為測試所生產的晶圓功能與電性是否良好，測試與
檢測符合品質規範方可出貨。[10]
✓ 測試機(Tester)：測試電路的的電氣性能、功耗、可靠性和其
他特性，以確定製造過程的品質和效率。
✓ 針測卡(Probe card)：負責在晶圓測試機上與晶圓接觸，通過
晶圓上的電路進行測試，檢查電路是否正常運作，並保持穩
定的電氣連接，確保測試結果的準確性和可靠性。
✓ 自動晶圓機(Prober)： 使測試頭與針測卡做接觸，將晶圓片
自動校準載入機台，以便執行測試工作。
6
圖 4 晶圓測試三架構
圖 5 晶圓探針接口和測試配置
7
2.5 主記憶體子系統
DRAM 由於製造簡單，高密度，因此常被做為電腦內部的主記
憶體。但是由於主記憶體需放在 CPU 外，從廠內出來的晶粒需要封
裝和組合之後才可與 CPU 連結，因此 CPU 至 DRAM 經歷之間的層
級由大至小依序為[11]，如圖 6 所示：
channel>DIMM>rank>chip>bank>row/column
圖 6 主記憶體分類
8
主記憶體系統通常由多個通道組成，每個通道可以連接一個或
多個 DIMM 插槽。每個 DIMM 上可能有多個 Rank，每個 Rank 由多
個記憶體晶片（chip）組成，如圖 7 所示。這些晶片是記憶體系統中
的最小單位，用於存儲和讀取數據。整個架構的目的是提供高效率
和高頻寬的記憶體存取能力，以滿足計算機處理器和應用程序的需
求。
圖 7 channel 至 chip 相對應關係
9
如圖 8 所示，左邊就是 PC 系統中常用的內存條，該內存條是雙
通道 2G 內存(dual inline Memory Module),通常簡稱為 DIMM。我們
可以看到內存條上黑色的 128MB 內存芯片，這些內存芯片簡稱為 IC。
該內存條是雙面內存，就是說正反兩面都有 8 個 IC，總共 16 個 IC，
16*128M=2GB。DIMM 的單面稱作 rank，比如下圖的 2GB 內存條，
它就是由 rank1，rank2 兩個單面組成，每個面有 8 個 IC。每個 IC 內
部通常由 8 個 bank 組成(DDR3 通常為 8 個 bank，GDDR5 通常有 16
個 bank)，這些 bank 共享一個 memory I/O controller, 但是在每個 bank
內部的讀寫可以並行進行，如圖 9 所示。
圖 8 Dram 的組成
10
圖 9 chip to bank
bank 往下拆就是 1 個個的儲存單元，橫向 1 排稱之為 row，直向
1 排稱之為 column，每排 column 的下方都有個 row buffer，用以暫
存讀出來的 row 排資料，如圖 10 所示。
圖 10 cell
11
2.6 fail 偵測方法
此作用是為了偵測 fail 發生的位置，記錄每一個 cell 有 fail 的區
塊，讓我們可以得知 fail 發生的位置資訊，以利後續的維修與重測，
如圖 11 所示。
圖 11 fail 示意圖
由於每個產品不同，Layout 方式也不同，所以最後呈現出來的圖
形也不太相同。
2.7 Petri Net 模擬工具
Petri Net[12]又名為派翠網路，由卡爾·亞當·佩特里在 1960 年發
明的，適合於描述異步的、並發的計算機系統模型。Petri 網既有嚴
格的數學表述方式，也有直觀的圖形表達方式，既有豐富的系統描
述手段和系統行為分析技術，又為計算機科學提供堅實的概念基礎。
由於 Petri 網能夠表達並發的事件，被認為是自動化理論的一種。研
究領域趨向認為 Petri 網是所有流程定義語言之母。
12
Petri Net 基本架構主要是由四種元素所組成，由元素圖形來代表
各個系統流程的運作，四種元素分別為庫所(Place)、變遷(Transition)、
有向弧(Arc)和令牌(Token)，四種元素對應的圖形與功能如表 1 所示。
表 1 Petri Net 元素組成介紹
中文名稱
英文名稱
元素圖形
功能
表示系統中的狀態或資源。
位置用圓圈來表示，並可以
庫所
包含特定數量的「標記」
Place
(Tokens)。標記代表資源的數
量，例如物品、資料或控制
訊號等。
表示系統中的一個動作或事
件。遷移用矩形來表示，它
變遷
可以消耗位置中的標記並在
Transition
其他位置中產生新的標記。
換句話說，遷移描述了位置
之間的轉換。
有向弧
系統中物件或事件的轉移標
Arc
示，箭頭表示轉移之方向。
令牌是庫所中的動態物件或
令牌
事件，主要是在庫所間進行
Token
移動，表示事件進行的動態
位置。
13
基本 Petri Net 定義：
Petri Net ＝ { P、T、F、W }
P = { P1、P2、P3、P4、····、Pn }由庫所形成的有限集合。
T = { T1、T2、T3、T4、····、Tn}由變遷形成的有限集合。
F ⊆ ( P x T ) ∪ ( T x P ) 有向弧的有限集合，也稱為流程關係。
W ＝ F→{0、1、2、3、4、…、N}有向弧的權重值。
M ＝ P→{0、1、2、3、4、…、N}庫所的標記數量。
而 Petri Net 的運作，也就是依據這些符號，來代表一個工作流程
的運作。如圖 12 所示。以下是 Petri 網路的運作方式的基本步驟：
1. 定義 Place 和 Transition：首先，您需要確定系統中的 Place 和
Transition。Place 是圓圈，代表系統的狀態或資源。Transition
是矩形，代表系統中的動作或事件。
2. 添加 Arc：接下來，您需要為 Place 和 Transition 之間建立 Arc。
這些 Arc 指示了 Transition 發生時從哪些 Place 消耗標記，以
及在哪些 Place 產生新的標記。這些 Arc 可以用有向箭頭表
示。
3. 初始標記：在 Petri 網路的運行開始時，將為某些 Place 分配
初始標記。這些初始標記代表系統的初始狀態。
14
4. 觸發 Transition：系統根據 Transition 的發生條件決定是否觸
發該 Transition。發生條件是指與 Transition 連接的所有 Place
是否擁有足夠的標記。如果是，該 Transition 就可以觸發。
5. Transition 發生：當 Transition 觸發時，它會消耗與其連接的
Place 中的標記。這些標記將從 Place 中移除，表示資源的使
用。同時，Transition 還會將新的標記放置到與其連接的其他
Place 中，表示新的狀態或資源的生成。
6. 循環執行：不斷重複步驟 4 和步驟 5，直到系統達到終止條
件或不再有可觸發的 Transition 為止。
圖 12 經典 Petri Net 建模
15
2.8 WoPeD 軟體
WoPeD (Workflow Petri Net Designer) 是一款開源的 Petri 網路設
計軟體，專門用於建模和設計工作流程[14]。它提供了一個直觀且
使用友好的介面，讓使用者能夠輕鬆地創建和編輯 Petri 網路圖，以
及進行相關的模擬和分析，WoPeD 軟體介面如圖 13 所示。
圖 13 WoPeD 軟體介面
16
第三章 Block Fail 原理與應用
在晶圓測試中，若某個區塊（Block）在測試中不合規範的晶圓
瑕疵稱為 Block Fail。為了更有效率地快速找出異常的 block fail，本
章節介紹了實際應用與做法。
3.1 研究方法
如圖 14，15 所示，我們先規劃出 Block Fail 系統流程架構圖，再
依照實際進度擬定出一份甘特圖，以利監控當前各任務的進度。
✓ 需求釐清與 Data mining：找出可以修復的 Block Fail。
✓ 資料探勘技術：依照找出的異常圖形，進行分類、預測、設
計、訓練、評估、優化…等，用來改善良率。
✓ 程式開發與系統串聯：透過辨識模型，判斷出異常的 wafer
✓ 程式上線驗證：
1.上線測試，驗證判斷的正確性。
2.依照測試結果，調整邏輯判斷。
3.正式異常通知。
17
圖 14 甘特圖
圖 15 系統訓練流程圖
18
3.2 資料收集
由於每次 Fail 都出現不同的形狀，資料不足以分析，所以需要測
試人員依照現況判斷 Block Fail 是否具備規律性，Block Fail 圖片規
律性 Block Fail 圖片與不具規律性的 Block Fail 圖片的範例如下。
1. 找出可能是規律性的 Block Fail 圖形，如圖 16 所示。
2. 找出不規律性的 Block Fail，如圖 17 所示。
19
圖 16 判斷為規律性的 Block Fail
20
圖 17 判斷為不規律性的 Block Fail
21
3.3 資料探勘技術
由於 Block Fail 會出現各種型態與地方，因此需規劃 Block Fail 的
類別，再依據收集到的 Block Fail 進行判別類別。本研究決定再加入
邏輯判別依序分為 Type A、Type B、Type C、Type D 以及 Type E 大
類，其中 Bit line、Word line、Repeat 是我們要的 Block Fail，稀疏型、
Others 則是不要的 Block Fail，接著再濾除單一的 Block 和濾除不規
律的 Block Fail，最後再濾除 Random，剩下的就是經典的 Block Fail
異常。模型辨識流程如表 2 所示。以下分別介紹。
表 2 模型辨識流程
Type A
Chip Fail 條件：看單點是否有異常
Type B
Block Fail 分類；Bit line、Word line、
Repeat、稀疏型、Others
Type C
1. 單一 Block
2. Bit line 與 Word line 相同則排除
Type D
分析 Fail 的數量，並排除 Random
Type E
留下經典
22
3.3.1
Bit line
首先先判斷 Block Fail 是否為位元線(Bit line, BL)，以每一行為原
則新增判別條件：
1. 行數>1 且多個併在一起。
2. 檢查彼此兩條 bit(行)的相似度。Ex：確認兩條的數量±10%。
3. 行/列 必須 >50%。
如圖 18，19 所示，若以上條件成立，則可以認定這兩條可以組
成一個最小的 Bit Block。
23
圖 18 Bit line(1)
24
圖 19 Bit line(2)
25
3.3.2
Word line
當 bit line 條件未成立時，接著判斷是否為字元線(word line, WL)：
1. 列數>1 且多個併在一起。
2. 檢查彼此兩條 word(列)的相似度。Ex：確認兩條的數量±10%
3. 行/列必須<50%。
如圖 20，21 所示，若以上條件成立，則可以認定這兩條可以組
成一個最小的 Word Block。
圖 20 word line(1)
26
圖 21 word line(2)
27
3.3.3
Repeat
當 bit、word Block 條件都未成立時，判斷是否為 Repeat，如圖
22 所示：
1. 行 or 列=1。
2. Block Fail 不相連，且會有至少 2 個以上重複區域。
1
2
圖 22 repeat
28
3.3.4
稀疏型
以上三種條件若都未成立，則判斷是否為稀疏型，如圖 23 所示：
1. 行 or 列未≧1。
2. 每條出現很分散。
2
1
圖 23 稀疏型
29
3.3.5
Others
以上 4 種條件若都未成立，則為 Others，如圖 24，25 所示。
1
2
圖 24 Others(1)
30
3
圖 25 Others(2)
31
3.3.6
One Block
依照上面的條件，程式運行後，會發現有單一的 Block 也會列入
經典 Block 異常內，但這不是我們要的，因此需要新增條件，如圖
26 所示：
1. Bit 再依照 word line 檢查，小於 30%的濾除。
圖 26 One Block
32
3.4 導入模型
當辨識模型開發完成後，便將模型結果分析後通知負責人以利
後續追蹤與除錯。如圖 27 與 28 所示。
⚫ 驗證分析： 通常用於採用時時數據收集、數據存儲、數據分析
等技術，幫助我們掌握設備的運行狀況，及時發現並解決故障，
提高晶圓生產效率及良率。
⚫ Alarm：通常運用於監控系統或製程中異常狀控發生時，自動通
知相關人員處理。在半導體晶圓製造過程中，若某個流程發生
故障或異常，就會觸發 Alarm 給相關工程師或技術人員，以利即
時採取措施解決問題，避免影響產線正常運作。
33
圖 27 驗證分析
34
圖 28 Alarm
35
第四章 系統驗證與研究結果原理與應用
本章節為本文研究的實務系統驗證與研究結果，將流程圖建成
Petri Net 並使用 WoPeD 軟體進行建模及分析模擬，確保本研究系統
運行時的完整性、健全性，並依照前面所分類的不同種 Block Fail 來
得到最佳結果的模型精確率。
4.1
Petri Net Model 建模
參照系統訓練流程圖，如圖 15 所示，本系統利用 Petri Net 建模
透過 WoPeD 軟體進行系統的建模分析與驗證，確保系統流程在運行
時的健全性、完整性。如圖 29 所示。
系統建模後的流程為： P1 為系統準備開始，經過 T1(需求釐清
與 Data minning)表示已完成 T1 的動作，此時 Token 會由 P1 經由
T1(需求釐清與 Data minning)傳輸至 P2(資料探勘技術)，並開始進行
T2(發現異常 Block Fail)的動作，，若未發現異常則進行 T3(未發現異
常 Block Fail)的動作，Token 到 P3(Chip Fail 條件)時進行 T4(看單點
異常)到 P5(Block Fail 分類)，若未發現異常則經由 T5(排除不規律性)
回到 P3(Chip Fail 條件)，接下來進行 T6(找出單一 Block Fail 並排除)
到 P6(Bit 再依照 word line 檢查，小於 30%的濾除)，再進行 T7(排除
Random)到 P7(是否有重複 Block Fail)，若無重複則進行 T8(留下經典)
到 P4(是否找到規律性的 Block Fail)，如成功找到則經由 T9(導入模
36
型)到 P8(結束)，完成整個流程。
圖 29 系統流程的 Petri Net 模型
為了驗證系統流程中的軟硬體合併運行是否可正確執行及有無
缺陷，本研究使用 Petri Net 工作流程載入本系統流程運作，在 Petri
37
Net Modle 流程圖中，分別使用了 8 個 Places、9 個 Transitions 和 18
個 Arc 來進行運作。如表 3、表 4 所示，各別介紹每個 Place 及
Transition，所代表系統流程圖中的涵義。
表 3 Place 說明
Place
Interpretation
Place
Interpretation
P1
系統準備開始
P2
資料探勘技術
P6
P3
Chip Fail 條件
P7
是否有重複 Block Fail
P8
結束
P4
P5
是否找到規律性的 Block
Fail
38
Block Fail 分類
Bit 再依照 word line 檢
查，小於 30%的濾除
表 4 Transitions 說明
Transitions
T1
Interpretation
Transitions
需求釐清與 Data
T6
minning
Interpretation
排除不規律性
找出單一 Block Fail 並
T2
發現異常 Block Fail
T7
T3
未發現異常 Block Fail
T8
留下經典
T4
看單點異常
T9
導入模型
T5
4.2
排除
感測數據成功上傳至物
聯網
Petri Net Model 系統驗證
如圖 30 所示，為 Petri Net Modle 的淨統計，內容為本系統模型
中所使用的元素總數及模擬本系統流程的完整性和健全性。如圖 31
所示，為 Petri Net Modle 的結構分析，說明本系統整體結構的完整
性。由這兩張圖可知，建模後的驗證結果顯示出系統流程完全符合
Petri Net 的基本規範，並且在運作上沒有任何的異常和缺失，完整驗
證了本系統的完整性、可行性和健全性。
39
圖 30 Net statistics
圖 31 Semantical analysis
40
4.3
研究結果
本章節將總結全部實驗之後的研究結果。來說明本論文「基於
影像辨識於半導體晶圓瑕疵檢測」的研究結果，在第三章中，本研
究利用了「Type A~E」來設計參數並依序判斷出 5 種 Block Fail，並
在辨識模型開發完成後，將辨識模型結果導入，最後將模型的辨識
結果通知負責人與上傳至系統以利後續追蹤與除錯，讓整個晶圓測
試的流程可以順利串接在一起。圖 32 為本研究的晶圓測試流程，分
為以下六個步驟：
✓ 第一步為晶圓進入測試機做測試。
✓ 第二步為利用測試機台進行電性測試與修補，確保每顆 chip
的功能性。
✓ 第三步為進行資料探勘技術。
✓ 第四步為將結果產出並彙整。
✓ 第五步為 alarm
✓ 第六步為驗證分析
41
6
圖 32 研究結果
42
以 下 為 最 佳 結 果 的 精 確 率(Precision)， 如 表 5 所 示 、 召 回 率
(Recall)，如表 6 所示，其計算方式和代表意義如下[12]：
Precision =
Recall =
TP
(4.1)
TP+FP
TP
(4.2)
TP+FN
其中：
T(True)代表模預測正確
F(False)代表模型預測錯誤
P(Positives )代表模型預測為正
N(Negatives )代表模型預測為負
TP(True Positives)代表模型預測結果(正)與實際相同
FP(False Positives)代表模型預測結果與實際不同
FN(False Negatives)代表模型預測結果(負)和實際不同
表 5 辨識模型精確率
類別
TP
FP
Precision
五種辨別分類
503
17
0.967
One Block
66
10
0.868
不規律性
85
0
1
43
平均 Precision
0.945
表 6 辨識模型召回率
類別
TP
FN
Recall
五種辨別分類
503
75
0.87
One Block
66
48
0.578
不規律性
85
7
0.923
44
平均 Recall
0.79
第五章 結論與未來展望
本章節總結本論文的研究成果與貢獻。
5.1 結論
根據本論文所得到的結果，利用影像辨識的技術，成功實現了
半導體晶圓瑕疵檢測的自動化，提高檢測的效率和準確度。此研究
不僅減少了人工檢測所需的時間與成本，而且可以在檢測過程中即
時識別並排除瑕疵產品，幫助提高生產效率和產品質量，降低生產
成本，提高市場競爭力。綜合以上述章節之內容，在歸納出數項重
點：
1.
在資料收集中，可以發現到 Block Fail 會出現不同型態和各
種地方。
2.
在 Bit line 和 Word line 中，透過數值分析特徵找出規律性的
Block Fail。
3.
在 Bit line 和 Word line 中，相互比對並排除散亂異常。
4.
分析 fail 量，並排除 Random fail。
5.
以上皆完成後，則留下經典 Block fail。
45
5.2 未來展望
雖然本研究的方法已經在實驗中取得了良好的效果，但還有許
多方面需要進一步研究和優化：
1. 優化邏輯判斷與算法，提高檢測速度和效率。
2. 將晶圓瑕疵檢測技術與其他晶圓測試技術相結合，以實現晶
圓檢測的全面自動化。
在未來的研究中，將積極朝這方面研究與優化，以滿足更精確
和可靠的晶圓檢測需求。
46
參考文獻
[1] P. Ferland and A. Labonte, "Manufacturing efficiency improvement
through automation of test wafer procedures," 2004 IEEE/SEMI
Advanced Semiconductor Manufacturing Conference and Workshop
(IEEE Cat. No.04CH37530), May 2004.
[2] K. C. -C. Cheng et al., "Wafer-Level Test Path Pattern Recognition
and Test Characteristics for Test-Induced Defect Diagnosis," 2020
Design, Automation & Test in Europe Conference & Exhibition
(DATE), March 2020.
[3] 江柏逸，「晶圓針測行程最佳化之探討」，逢甲大學資訊電機
工程學士在職學位學程碩士論文，（2022）。
[4] 蔡一禾，「綠光源應用晶圓檢測」，逢甲大學資訊電機工程學
士在職學位學程碩士論文，（2022）。
[5] K. S. -M. Li et al., "TestDNA： Novel Wafer Defect Signature for
Diagnosis and Pattern Recognition," in IEEE Transactions on
Semiconductor Manufacturing, vol. 33, no. 3, pp. 383-390, Aug. 2020,
May 2020.
[6] P. C. Maxwell, "Wafer/package test mix for optimal defect detection,"
Proceedings. International Test Conference, Baltimore, MD, USA,
2002, October 2002.
47
[7] R. M. Smyczynski and K. Brennan, "A software system architecture
for testing multiple part number wafers," Digest of Papers 1991 VLSI
Test Symposium 'Chip-to-System Test Concerns for the 90's, August
2002.
[8] A. Cabbibo, J. Conder and M. Jacobs, "Feed forward test methodology
utilizing device identification," 2004 International Conferce on Test,
October 2004.
[9] 吳建宸，「粒子清洗對晶圓在生率提升之分析-以 A 公司為例」，
逢甲大學經營管理碩士在職學位學程（2020）。
[10] 彭國浩，「由測試良率及圖形來判斷邏輯晶圓在測試階段造成
誤宰的原因探討分析」，明新科技大學系統晶片與嵌入式系統
產業研發研究所，（2010）。
[11] 圖解 RAM 結構與原理，https：//www.techbang.com/posts/18381from-the-channel-to-address-computer-main-memory-structures-tounderstand (Visited in 2023/03)
[12]Petri Net 介紹，
https：//www.jendow.com.tw/wiki/petri+net (Visited in 2023/03)
[13] WOPED
https：//woped.dhbw-karlsruhe.de/ (Visited in 2023/03)
[14]DRAM 內存介紹
https：//developer.aliyun.com/article/325599 (Visited in 2023/03)
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