Министерство образования и науки Российской Федерации
Национальный исследовательский университет «МИЭТ»
А.А. Миндеева
Микросхемотехника
Учебное пособие
Издание второе
Утверждено редакционно-издательским советом университета
Москва 2016
УДК 621.382(075.8)
М57
Рецензенты: докт. техн. наук, проф. Ю.Ф. Адамов;
канд. техн. наук А.С. Гуменюк;
канд. физ.-мат. наук А.Н. Кононов
Миндеева А.А.
М57
Микросхемотехника: учеб. пособие. - Изд. 2-е. - М.: МИЭТ, 2016. 188 с.: ил.
ISBN 978-5-7256-0850-2
Рассмотрены теоретические вопросы проектирования цифровых
ИС на биполярной и полевой элементной базе. Приведены расчеты характеристик логических элементов, методы определения параметров,
а также эквивалентные модели и технологические структуры интегральных элементов.
Предназначено для студентов 3-го курса факультетов ЭКТ и ИТС.
ISBN 978-5-7256-0850-2
 МИЭТ, 2016
Предисловие
Совершенствование интегральной схемотехники возможно, если
хорошо разбираться как в вопросах микросхемотехники, так и в проблемах интегрального производства, поскольку совместное изготовление элементов схемы на одной подложке требует учета паразитных эффектов при разработке, а усложнение разрабатываемых устройств
приводит к учету влияния нагрузки на параметры схемы.
Выбор элементной базы диктуется требованиями к параметрам
схемы. Первоначально широко применялась биполярная схемотехника,
обеспечивающая необходимое быстродействие ЦИС. Совершенствование технологического процесса изготовления полевых транзисторов и
малая потребляемая мощность позволили получить на них ЦИС с хорошими параметрами. Цифровая схемотехника реализуется на логических
элементах, которые являются основой для разработки схемы и определяют ее параметры.
Данное учебное пособие - это попытка обобщить и представить в
систематизированном виде накопленный научный и практический опыт
схемотехнического проектирования. В нем изложены вопросы, связанные со схемотехническим проектированием базовых элементов цифровых схем.
В главе 1 приводятся подробная классификация ИС, как цифровых,
так и аналоговых, а также основные этапы разработки кристаллов.
В главе 2 рассматриваются основы разработки цифровых комбинационных схем. Перечисляются формы представления логических функций и способы их преобразования и упрощения.
Глава 3 посвящена определению статических и динамических характеристик и параметров ЦИС. Разобрана методика определения статических измеряемых параметров по передаточной и входной-выходной
характеристикам.
В главе 4 изложены основные технологические операции получения биполярных схем и приведены эквивалентные схемы n–p–n- и
p–n–p-транзисторов, а также их режимы работы и уравнения ВАХ.
В главе 5 рассматриваются различные способы получения интегральных диодов и способы аппроксимации ВАХ для моделирования
электрических схем.
3
В главе 6 рассматриваются способы выполнения интегральных
пассивных элементов: резисторов и конденсаторов. Приведены формулы и удельные параметры для расчета эквивалентных моделей этих
элементов.
В главе 7 представлена цифровая элементная схемотехническая база логических элементов для биполярной технологии. Подробно разбираются работа логических элементов (РТЛ, ЭСЛ, ДТЛ, ТТЛ, И2Л), получение статических характеристик, влияние нагрузки на основные
параметры.
В главе 8 дана классификация полевых транзисторов, приведены
реализуемые технологические структуры и ВАХ. Рассмотрен пооперационный технологический маршрут получения КМОП инвертора.
В главе 9 рассматривается элементная схемотехничекая база инверторов, реализованных на полевых транзисторах. Разбираются режимы работы транзисторов и приводится расчет передаточной характеристики для инверторов с линейной, нелинейной, квазилинейной,
токостабилизирующей и комплементарной нагрузкой. На конкретном
примере рассматриваются вопросы, связанные с проектированием комбинационных схем на полевых транзисторах: влияние эквивалентной
крутизны и других технологических величин на основные параметры
ЦИС.
Глава 10 посвящена элементам и схемам памяти. Даны принципы
их построения и классификация. Приведены основные параметры.
В главе 11 рассматривается метод топологического проектирования с минимально допустимым размером, разработанный Мид и Конвей.
Изложение материала основано на опыте чтения автором курсов
"Микросхемотехника" и "Интегральная схемотехника" в Московском
институте электронной техники.
Автор выражает искреннюю благодарность О.А. Изумрудову и
Е.А. Колгину за полезные замечания, сделанные при рецензировании
книги.
4
1. Основы микросхемотехники ИС
Микроэлектроника (микроминиатюризация + электроника) - область науки, техники и производства, связанная с созданием электронных систем заданной высокой надежности при одновременном достижении оптимально-малых значений:
 веса;
 габаритов;
 потребляемой мощности;
 стоимости аппаратуры.
Это наиболее употребимое определение микроэлектроники (МЭ),
не обладающее, однако, необходимой полнотой, так как, с одной стороны, существуют схемы, использующие не только явления упорядоченного движения электронов, например, изделия оптоэлектроники или
функциональные твердотельные приборы, основанные на распространении тепла; с другой стороны - малые размеры аппаратуры являются
следствием применения новых технологических достижений и степени
интеграции кристаллов. Тем не менее другие определения МЭ (например
"интегроника" - интегральная электроника) не получили распространения.
МЭ - одна из наиболее быстро развивающихся областей науки.
Технические характеристики микроэлектронных изделий (МЭ изделий)
непрерывно улучшаются, расширяя их функциональные возможности.
Итак, МЭ - область инженерной, производственной и научной деятельности, охватывающая все этапы создания электронных систем (исследование, конструирование и производство) на основе МЭ изделий.
МЭ изделиями называются электронные устройства, обладающие
высокой степенью миниатюризации. Различают следующие основные
типы МЭ изделий:
1) интегральные схемы (ИС);
2) функциональные компоненты (оптоэлектронные, ионные, тепловые, акустические и т.п.), допускающие последующую интеграцию.
Функциональные компоненты не имеют физического подобия с общепринятыми электрическими цепями, поэтому их, как правило, замещают
электронными моделями и описывают уравнениями Кирхгофа. В основе
функциональных компонентов лежат самые различные свойства веществ:
5
 оптические явления в полупроводниковых твердых телах;
 электролиз в жидких электролитах;
 механические колебания;
 распространение тепла;
 эффект Холла;
 электрические явления в диэлектриках;
 магнитные свойства твердых тел;
 доменные свойства полупроводников - эффект Ганна.
Развитие техники функциональных компонентов - весьма перспективное направление, которое приведет к комплексному использованию
средств МЭ в схемах, а также к созданию аппаратуры с более высоким
уровнем характеристик;
3) сопутствующие изделия:
 многослойные печатные платы;
 микроразъемы;
 индикаторы;
 кнопки;
 кабели;
 элементы конструкций.
Совершенствование МЭ достигается благодаря прогрессу в трех
основных областях:
 физике;
 технологии;
 схемотехнике.
1.1. Основные термины и определения
Микросхемотехника (МСХТ) или интегральная схемотехника раздел МЭ, охватывающий исследование и разработку схемотехнических решений (электрических и структурных схем), используемых в ИС
и радиоэлектронной аппаратуре (РЭА) на их основе.
ИС - это МЭ изделие, выполняющее определенную функцию преобразования, обработки сигнала и (или) накапливания информации и
имеющее высокую плотность упаковки электрически соединенных элементов (или элементов и компонентов) и (или) кристаллов, которое с
точки зрения испытаний, приемки, поставки и эксплуатации рассматривается как единое целое. Термин "ИС" имеет два подчиненных понятия:
элемент и компонент.
6
Элемент ИС - часть микросхемы, реализующая функцию какоголибо электрорадиоэлемента, которая не может быть выделена как самостоятельное изделие с точки зрения испытаний, приемки, поставки и
эксплуатации. Под элементом понимают транзистор, диод, резистор,
конденсатор и др. Элементы могут выполнять и более сложные функции, например логические (логический элемент) или запоминание информации (элементы памяти).
Компонент ИС - часть микросхемы, реализующая функцию какого-либо электрорадиоэлемента, которая может быть выделена как самостоятельное изделие. Компоненты устанавливаются на подложке микросхемы при выполнении сборочно-монтажных операций. К простым
компонентам относятся бескорпусные диоды и транзисторы, специальные типы конденсаторов, малогабаритные катушки индуктивности и др.
Сложные компоненты содержат несколько элементов, например диодные сборки.
Корпус - это часть конструкции ИС, которая защищает кристалл от
внешних воздействий и соединяет его с внешними электрическими цепями. Типы и размеры корпусов ИС, а также расположение и число выводов стандартизованы.
Подложка ИС - заготовка, предназначенная для размещения на
ней компонентов гибридных и полупроводниковых ИС, межэлементных
и (или) межкомпонентных соединений, а также контактных площадок.
Для полупроводниковых ИС используют подложку из полупроводникового материала (обычно это круглый тонкий диск).
Полупроводниковая пластина - это полупроводниковая подложка, на которой матричным способом реализуются кристаллы ИС.
Кристалл ИС - часть полупроводниковой пластины, в объеме и на
поверхности которой сформированы элементы полупроводниковой ИС,
межэлементные соединения и контактные площадки. Обычно кристаллы имеют форму прямоугольника.
Контактные площадки - это металлизированные участки на поверхности кристалла, предназначенные для присоединения к выводам
корпуса ИС, чтобы принимать и передавать сигналы, а также для контроля ее электрических параметров и режимов.
Современные ИС достаточно сложны, поэтому используются два
уровня их схемотехнического представления.
Первый, наиболее детальный уровень, - это электрическая схема,
представляющая собой соединение отдельных элементов: транзисторов,
диодов, резисторов и пр.
7
Второй, более общий уровень, - это структурная схема, представляющая собой соединение отдельных логических элементов и (или)
аналоговых каскадов. Эти элементы и каскады выполняют логические
(И-НЕ, ИЛИ-НЕ и др.) или аналоговые (усиление, фильтрация и др.) операции, с помощью которых можно реализовать любую цифровую, аналоговую, аналого-цифровую или цифро-аналоговую функцию.
1.2. Этапы и направления развития ИС
В современной науке все большее значение приобретают цифровые методы обработки информации. В связи с этим быстро расширяется
область применения цифровых систем. Цифровые системы - это технические средства, реализующие прием, хранение, необходимые преобразования и выдачу информации в цифровом виде. Можно выделить несколько этапов их развития.
1. В 40-е годы созданы первые цифровые вычислительные машины
(ЭВМ 1-го поколения) на электромагнитных реле, а затем на электронных лампах.
2. В 50-е годы благодаря открытию новых полупроводниковых
приборов - транзисторов - на их основе разработаны ЭВМ 2-го поколения, обладающие:
 существенно расширенными функциональными возможностями;
 повышенным быстродействием;
 надежностью.
Возникла самостоятельная отрасль науки и техники - цифровая
техника, изучающая методы проектирования, принципы построения и
способы реализации цифровых систем.
3. Мощный толчок для дальнейшего развития цифровой техники
дала МЭ. В 60 - 70-е годы ИС стали технической базой современных
электронных цифровых систем, в том числе ЭВМ 3-го поколения.
Новые технологические решения, обеспечивающие непрерывное
повышение степени интеграции ИС, позволили создать на одном кристалле полупроводника цифровые устройства, по сложности и выполняемым функциям превосходящие ЭВМ на дискретных компонентах.
4. В 90-х годах на базе больших и сверхбольших ИС началась разработка ЭВМ 4-го поколения.
8
На стыке МЭ и цифровой техники возникла новая область науки и
техники - цифровая микросхемотехника, предметом которой стали принципы и методы схемотехнического проектирования цифровых ИС, включающие:
 разработку логической структуры (структурное проектирование);
 разработку электрической схемы (схемное проектирование).
Основными направлениями развития ИС являются:
1) повышение уровня сложности реализуемой функции;
2) увеличение степени интеграции, т.е. количества элементов на
кристалле;
3) снижение потребляемой мощности;
4) повышение быстродействия преобразования, приема, хранения
сигнала;
5) уменьшение габаритов изделия;
6) экономичность - снижение себестоимости.
1.3. Классификация ИС
1.3.1. Конструктивно-технологическая классификация
Конструктивно-технологическая классификация ИС учитывает
способ их изготовления и получаемую при этом структуру (рис.1.1).
Различают полупроводниковые и гибридные ИС.
В полупроводниковых ИС все элементы и межэлементные соединения выполнены в объеме и на поверхности полупроводника.
В большинстве полупроводниковых ИС элементы расположены в тонком приповерхностном слое полупроводника (толщиной 0,1 - 1,0 мкм).
Известно несколько технологий изготовления полупроводниковых ИС.
Кремниевая технология, в которой кремний (Si) является основным
полупроводниковым материалом ИС, используется чаще других, поскольку имеет следующие преимущества:
1) оксид кремния (SiO2), получаемый на поверхности кремния при
окислении, используют в качестве маскирующего при локальном легировании кремния примесями, для изоляции элементов, в качестве подзатворного диэлектрика, для защиты поверхности кристалла от влияния
окружающей среды;
2) достаточно большая ширина запрещенной зоны кремния обусловливает малые обратные токи p–n-переходов, что позволяет созда-
9
Рис.1.1. Конструктивно-технологическая классификация ИС
вать ИС, работающие при повышенных температурах (до 125 С) и малых токах транзисторов (< 1 мкА), т.е. низкой потребляемой мощности.
В зависимости от конструктивной реализации активного элемента
на полупроводниковой побложке различаются:
 Si-БТ-кремниевая биполярная технология, в которой основными активными элементами являются транзистор n–p–n-типа, кроме того,
диоды на основе p–n-перехода и перехода металл - полупроводник
(диоды Шотки), полупроводниковые резисторы и в редких случаях конденсаторы небольшой емкости. Транзисторы p–n–p-типа применяют
значительно реже в связи с неудовлетворительными параметрами;
 Si-МОП, КМОП-кремниевая униполярная технология, в которой основными элементами являются полевой МОП-транзистор с каналом n-типа и p-типа проводимости, а также пассивные элементы;
 Si-БИКМОП-кремниевая биполярная и полевая технология,
реализующая в одном технологическом процессе как биполярный, так и
полевой транзистор.
Кремний на сапфире (КНС) - гетероэпитаксиальные кремниевые
структуры получают на подложке из монокристаллического сапфира
(Al2O3) путем наращивания тонкого эпитаксиального слоя n-Si или p-Si,
в котором формируют элементы. Такие стуктуры обеспечивают повышенную радиационную стойкость и используются для изготовления
комплементарных МДП-транзисторов, диодных матриц, тензодатчиков.
10
Полупроводниковые ИС можно реализовать на арсениде галлия
(GaAs). Арсенид галлия отличается от кремния большей подвижностью
электронов, поэтому на его основе создают схемы с повышенным быстродействием или более высокими рабочими частотами (диапазон СВЧ).
Активным элементом ИС на GaAs является полевой транзистор с
управляющим переходом металл - полупроводник, кроме того, используются диоды Шотки и резисторы. Однако арсенид галлия - материал
очень дорогой и менее технологичный.
В производстве полупроводниковых ИС также используют фосфид
индия (InP), обладающий полупроводниковыми свойствами соединения
АIIIВV. Основными элементами этой технологии являются полевые
транзисторы (ПТШ, МОП), лавинно-пролетные диоды. Фосфид индия
не заменим при создании источников оптического излучения, быстродействующих фотоприемников.
Гибридная ИС - ИС, выполняющая заданную функцию, состоит
из бескорпусного кристалла полупроводниковой ИС, пленочных пассивных элементов и навесных компонентов, размещенных на одной
подложке. Многокристальная гибридная ИС содержит несколько бескорпусных кристаллов. Электрические связи между элементами, компонентами и кристаллами осуществляются с помощью пленочных и
проволочных проводников. Подложка с расположенными на ее поверхности пленочными элементами, проводниками и контактными площадками называется платой.
В зависимости от способа нанесения пленок на поверхность диэлектрической подложки и их толщины гибридные ИС могут быть:
 тонкопленочные - толщина пленок < 1 мкм, элементы формируют, как правило, с помощью термического вакуумного испарения и
ионного распыления;
 толстопленочные - толщина пленок ≥ 1 мкм, элементы наносят
методом трафаретной печати с последующим вжиганием.
Гибридные ИС отличаются от полупроводниковых бόльшими размерами и более сложной технологией сборки.
1.3.2. Классификация по функциональному назначению
При классификации по функциональному назначению различают ИС:
 аналоговые, предназначенные для обработки сигналов, изменяющихся по закону непрерывной функции;
 цифровые, служащие для обработки сигналов, изменяющихся
по закону дискретной функции;
11
 смешанные, в которых часть функциональных блоков работает
с цифровым сигналом, а часть - с аналоговым. При переходе от одного
вида сигнала к другому используются преобразователи:
- аналого-цифровые преобразователи (АЦП);
- цифроаналоговые преобразователи (ЦАП).
Цифровые схемы подразделяют на:
 комбинационные, логическое состояние выходов которых зависит от комбинации логических сигналов на входах в данный момент
времени; они собираются из отдельных элементов, выполняющих логические функции, и реализуются на основных логических элементах НЕ,
И, ИЛИ, =(эквивалентность); например, дешифраторы, мультиплексоры;
 схемы памяти, выполненные на основе бистабильных ячеек
(БЯ) и осуществляющие функции записи, хранения, считывания двоичной информации в течение требуемого времени;
 последовательностные, логическое состояние выходов которых определяется последовательностью входных сигналов. К ним относятся: регистры, счетчики, генераторы чисел.
Аналоговые схемы можно классифицировать по функциональному
назначению в соответствии с выполняемыми основными функциями.
1. Источники преобразования:
- источники постоянного тока;
- источники опорного напряжения.
2. Усилители:
- усилительные каскады;
- дифференциальные усилители;
- операционные усилители и т.д.
3. Компараторы напряжения - устройства сравнения аналоговых
сигналов либо аналогового сигнала с заданным опорным напряжением.
4. Смесители или умножители - схемы, которые на выходе формируют произведение двух входных аналоговых сигналов.
5. Устройства выборки и хранения предназначены для запоминания мгновенного значения аналогового сигнала и хранения его в течение времени необходимого для дальнейшего преобразования.
6. Функциональные генераторы (генераторы, управляемые напряжением (ГУН), в которых частота выходного сигнала зависит от уровня
входного напряжения).
7. Аналоговые ключи.
8. ФАПЧ - устройства фазовой автоподстройки частоты.
12
1.3.3. Классификация по схемотехнической реализации
В зависимости от способа хранения информации различают ИС
статические и динамические.
В статических ИС информацию определяет уровень сигнала, который хранится сколь угодно долго.
Основные типы статических ИС:
РТЛ - резисторно-транзисторная логика;
ДТЛ - диодно-транзисторная логика;
ТТЛ - транзисторно-транзисторная логика;
ЭСЛ - эмиттерно-связанная логика;
И2Л - интегральная инжекционная логика;
n-МОП логика:
- с линейной нагрузкой;
- с нелинейной нагрузкой;
- с квазилинейной нагрузкой;
- с токостабилизирующей нагрузкой;
КМОП логика.
В состав динамических ИС входит элемент, накапливающий заряд
(конденсатор, транзистор, диод). Динамическая ИС хранит информацию
в течение некоторого времени, определяемого параметрами накапливающего элемента.
1.3.4. Классификация по степени интеграции
Критерием оценки сложности ИС, т.е. количества содержащихся в
ней логических элементов N, является степень интеграции, которая определяется коэффициентом K:
K = lgN.
Значение K округляется до ближайшего большего целого числа (табл.1.1).
Степень интеграции ограничивается следующими факторами:
 выходом годных изделий при интегральном производстве;
 соображениями теплового равновесия кристалла (Р < 4 - 5 Вт);
 себестоимостью ИС.
13
Таблица 1.1
Классификация ИС по степени интеграции
Наименование
ИС
Малые (МИС)
Средние (CИC)
N
K
Аналоговая
Технология
изготовления
БТ, МОП
БТ, МОП
МОП
БТ
БТ, МОП
МОП
БТ
БТ, МОП
МОП
БТ
БТ, МОП
1…100
1…30
101…1 000
101…500
31…100
1 001…10 000
501…2 000
101…300
10 001…100 000
2 001…10 000
301…1 000
1< K <2
1< K <2
3
3
2
4
3< K <4
3
5
4
3
Цифровая
МОП
100 001…1 000 000
6
Вид ИС
Цифровая
Аналоговая
Цифровая
Аналоговая
Большие (БИС)
Цифровая
Аналоговая
Сверхбольшие
(СБИС)
Ультрабольшие
(УБИС)
Цифровая
1.4. Последовательность разработки ИС
Общая последовательность разработки ИС состоит из следующих
этапов (рис.1.2):
1) схемотехническое проектирование:
 структурное проектирование;
 схемное проектирование;
2) конструктивно-технологическое проектирование;
3) изготовление опытного образца;
4) исследование характеристик ИС и определение ее параметров.
Невозможно обеспечить получение ИС с наилучшими характеристиками без достижения оптимальных результатов на каждом этапе разработки.
14
15
2. Основы цифровой техники
В науке и технике все большее распространение получают цифровые
методы обработки информации. В связи с этим расширяется область применения цифровых систем - технических средств, реализующих полный
цикл обработки цифровой (т.е. дискретной) информации, включающий
ее прием, хранение, необходимые преобразования и передачу.
Цифровая микросхемотехника, предметом которой являются принципы и методы схемотехнического проектирования цифровых интегральных микросхем (ЦИС), включает разработку их логической структуры (структурное проектирование) и электрической схемы (схемное
проектирование).
Преобразование информации в ЦИС осуществляется путем выполнения определенной последовательности арифметических и логических
операций. Рассмотрим основные операции и выполним структурное
проектирование цифровых схем комбинационного типа.
2.1. Представление чисел
и выполнение арифметических операций
При выполнении различных операций в цифровых системах числа
обычно представляются в двоичной системе счисления. В этой системе
счисления любое число можно представить двумя цифрами: 0 и 1. Для
представления этих чисел в цифровых системах достаточно иметь электронные схемы, которые принимают два состояния, отличающиеся значением какой-либо электрической величины - напряжения или тока.
Одному из значений этой величины соответствует 0, другому - 1. Относительная простота создания схем с двумя состояниями привела к тому,
что двоичное представление чисел доминирует в современной цифровой технике.
Целое k-разрядное десятичное число А10 записывается в виде
n-разрядного двоичного числа А2:
А10 
16
k 1
n 1
i 0
j 0
 ai (10i )  A2   a j (2 j ) ,
где ai = 0, 1, 2, ..., 9 - цифра в i-м разряде k-разрядного десятичного числа;
aj = 0, 1 - цифра в j-м разряде n-разрядного двоичного числа.
1
1
3
0
13 = А10 = 110 + 310 - двухразрядное десятичное число;
1
1
0
1
А2 = 123 + 122 + 021 + 120 - четырехразрядное двоичное число.
Дробные числа представляются введением отрицательных степеней двоичного числа.
Таким образом, цифровые системы оперируют следующими числами:
 действительными,
 целыми,
 дробными,
которые могут иметь две формы представления:
а) числа с плавающей запятой записываются в виде
Aq  mq p ,
где m - мантисса, содержащая значащие цифры числа; q - основание
счисления; p - порядок, показывающий степень, в которую надо возвести основание счисления.
Обычно число с плавающей запятой приводится к нормализованному виду, когда его мантисса является правильной дробью, причем
первая значащая цифра (в двоичном счислении - единица) следует непосредственно после запятой.
Например:
А2  0,1010 210 ,
где m = 0,1010, q = 2, p = 10;
б) числа с фиксированной запятой представляются в виде единого
целого, причем положение запятой в используемой разрядной сетке жестко фиксировано. Обычно числа с фиксированной запятой даются в
виде правильной дроби.
Цифровые системы с плавающей запятой сложнее, так как требуют
дополнительных операций как над мантиссами, так и над порядками.
Для представления знака числа используется дополнительный знаковый разряд Z, который обычно располагается перед числовыми разрядами:
17
Z = 0 - для положительных чисел,
Z = 1 - для отрицательных чисел.
Арифметические операции над двоичными числами могут производиться по тем же правилам, что и над десятичными:
Однако с целью упрощения цифровых систем для выполнения вычитания, умножения, деления обычно применяются специальные алгоритмы.
Операцию вычитания реализуют с помощью операции сложения,
представляя вычитаемое в обратном коде. А2 - обратный код двоичного
числа А2 , который получается заменой всех 0 на 1, и наоборот. (Обратный код числа А2 называется также дополнением до 1, так как для
цифр в каждом разряде числа справедливо выражение a j  a j  1. )
Вычитаемое, включая его знаковый разряд, представляется в обратном
коде и складывается с уменьшаемым вместе с его знаковым разрядом.
Если в знаковом разряде образуется перенос, то эта 1 прибавляется к
младшему разряду суммы:
Недостатком использования обратного кода является образование
циклического переноса, который приводит к повторению операции
сложения. Поэтому во многих случаях предпочтительнее использовать
дополнительный код, который образуется из обратного кода прибавлением 1 к младшему разряду:
18
Если Z = 1, то результат отрицательный и представлен в дополнительном коде. Если Z = 0, то результат положительный и представлен в
обычном коде.
Сложение и вычитание двоичных чисел с применением дополнительного кода проще и быстрее, хотя для этого требуется преобразование в дополнительный код.
Умножение или деление двоичных чисел производится путем последовательного выполнения операций сложения или вычитания и
сдвига. Поэтому эти операции требуют существенно большего времени.
При работе с двоичной информацией используются следующие
понятия:
бит
- 1 разряд двоичного счисления;
тетрада - 4 разряда двоичного счисления;
байт
- 8 разрядов двоичного счисления.
2.2. Основы алгебры-логики
и выполнение логических операций
Теоретической основой проектирования ЦИС является алгебралогика, или булева алгебра, названная по имени ее основоположника
Джорджа Буля (1854 г.). В этой алгебре различные логические выражения имеют только два значения - "истинно" или "ложно".
Таким образом, любое логическое выражение F является функцией
логических переменных A, B, С... , которые имеют также два значения:
0 или 1.
Если имеется k входных логических переменных, то они образуют
q  2 k возможных логических наборов:
при k  1
при k  2
A  0,
A  1;
AB  00, AB  01;
AB  10,
AB  11.
Поскольку логическая функция F может принимать значение 0 или 1,
k
то можно образовать l  2 2 различных логических функций:
при k  1 q  2 l  4 (например, F = 0, F = 1, F = A, F = А );
при k  2 q  4, l  16;
при k  3 q  8, l  256.
19
Перечислим аксиомы булевой алгебры:
1) 1  A  1;
2) 0  A  0;
5) A  A  A;
6) A  A  A;
3) 0  A  A;
7) A  A  1;
4) 1  A  A;
8) A  A  0;
9) A  A.
Законы булевой алгебры:
1) коммутативный:
А  В  В  А;
2) ассоциативный:
3) дистрибутивный:
4) поглощения:
А  В  В  А;
А  В  С   В   А  С   С   А  В;
А  В  С   В   А  С   С   А  В;
А  В  С   АВ  АС;
А  ВС   А  В   А  С ;
A( A  B)  A;
A  AB  A;
5) дуальности (теорема де-Моргана):
А  В  А  В;
А  В  А  В.
2.3. Основные логические операции
1. Логическое умножение - конъюнкция:
20
F  А  В  А  В  АВ
А
В
F
И
AND
0
0
0
0
1
0
1
0
0
1
1
1
2. Логическое сложение - дизъюнкция:
F  А В  А В
А
В
F
ИЛИ
OR
0
0
0
0
1
1
0
1
1
1
1
1
3. Логическое отрицание - инверсия:
FА
A F
НЕ
NOT
0 1
1 0
4. Штрих Шеффера - инверсия функции конъюнкции:
F  A B
И-НЕ
NAND
А
В
F
0
0
1
0
1
1
1
0
1
1
1
0
А
В
F
0
0
1
0
1
1
0
0
0
1
1
0
5. Cтрелка Пирса - инверсия функции дизъюнкции:
F  A B
ИЛИ-НЕ
NOR
21
6. Эквивалентность (равнозначность) - исключающее ИЛИ-НЕ:
F  A B  A B 
А
В
F
 A B A B
0
0
1
0
1
1
0
0
0
1
1
1



ИСКЛ-ИЛИ-НЕ
ХNOR
7. Сложение (сумма) по модулю 2 (неравнозначность) - исключающее ИЛИ:
F  A B  A B 
А
В
F
 A  B A  B
0
0
0
0
1
1
0
1
1
1
1
0


ИСКЛ-ИЛИ
ХOR
2.4. Формы представления логической функции
Логическая функция F может быть представлена четырьмя формами:
 словесной;
 алгебраической;
 табличной;
 графической.
1. Словесная форма - это определение состояния входных переменных, при которых функция принимает конкретное значение
(либо F  0 , либо F  1 ). Например, словесная форма описания дизъюнкции - логическая функция дизъюнкции равна 0 ( F  0 ), только когда значения логических переменных равны нулю ( A  B  0 ), при остальных значениях логических переменных логическая функция равна
единице.
22
2. Алгебраическая форма имеет два представления:
1) совершенная дизъюнктивная нормальная форма (СДНФ) алгебраическое представление функции в виде дизъюнкции (суммы)
минтермов, соответствующих наборам переменных, для которых fi = 1;
2) совершенная конъюнктивная нормальная форма (СКНФ) алгебраическое представление функции в виде конъюнкции (произведения) макстермов, соответствующих наборам переменных, для которых
fi = 0.
q 1
FСДНФ 
 fi  mi ,
i 0
где fi - значение логической функции F (0 или 1); mi - минтерм, соответствующий i-му набору входных логических переменных.
Минтерм (конституента 1) - конъюнкция всех переменных, которые
входят в прямом виде, если значение данной переменной в наборе равно
1, либо в инверсном виде, если значение переменной в наборе равно 0.
Для k входных логических переменных составляются q = 2k минтермов.
Рассмотрим пример составления минтермов и функции в СДНФ
(табл.2.1).
Таблица 2.1
Минтермы, макстермы и значения функции
А
В
Минтермы mi
Макстермы Mi Значения функции fi
0
0
M0  A  B
f0  0
m  A B
0
0
1
m1  A  B
M1  A  B
f1  1
1
0
M2  A  B
f2 1
1
1
m2  A  B
m3  A  B
M3  A  B
f3  0
F  f 0  m0  f1  m1  f 2  m2  f 3  m3 
 0  ( A  B)  1  ( A  B)  1  ( A  B)  0  ( A  B)  A  B  A  B;
q 1
FСКНФ 
  fi  M i  ,
i 0
где fi - значение логической функции F (0 или 1); Mi - макстерм, соответствующий i-му набору входных логических переменных.
23
Макстерм (конституента 0) - дизъюнкция всех переменных, которые
входят в прямом виде, если значение данной переменной в наборе равно 0,
либо в инверсном виде, если значение переменной в наборе равно 1.
Воспользуемся табл.2.1 для получения функции в СКНФ.
F  ( f 0  m0 ) ( f1  m1 ) ( f 2  m2 ) ( f 3  m3 ) 
 (0  A  B) (1  A  B) (1  A  B) (0  A  B)  ( A  B) ( A  B ).
Алгебраическая форма используется для преобразования логической функции.
3. Табличная форма может быть выражена в виде таблицы истинности или карты Карно.
Таблица истинности содержит в первых столбцах перебор всех q
возможных наборов значений логических переменных и в последнем
столбце - значения логической функции, соответствующие каждому набору переменных (табл.2.2).
Таблица истинности используется для проверки функционирования ЦИС на этапе структурного проектирования.
Таблица 2.2
Таблица истинности для конъюнкции
и дизъюнкции двух переменных
А
В
F = A+B
F = AB
0
0
0
0
0
1
0
1
1
0
0
1
1
1
1
1
Карта Карно - представление логической функции в виде карты
минтермов. Эта форма наиболее удобна для представления логической
функции с небольшим количеством переменных (k < 6). Карта Карно
используется для упрощения логических функций. Карта содержит
q  2 k клеток, причем каждой клетке соответствует один из q минтермов, который определяется столбцом и строкой, на пересечении которых находится клетка (рис.2.1).
Входные логические переменные перебираются по одной оси по
строгому правилу изменения только одной входной переменной при переходе к следующему состоянию. На рис.2.2 показана карта Карно для
пяти переменных.
24
Рис.2.1. Карта Карно для двух (а) и четырех (б) переменных
Рис.2.2. Карта Карно для пяти переменных
4. Графическая форма - это временные зависимости логических
входных переменных и выходных функций (рис.2.3). Такая форма используется обычно для представления результатов моделирования или
измерений ЦИС и определения параметров.
25
Рис.2.3. Графическая форма представления
логической функции ИЛИ
2.5. Структурное проектирование цифровых схем
комбинационного типа
Комбинационными называются функциональные блоки, логическое состояние выходов которых зависит только от комбинации логических сигналов на входах в данный момент времени. Изготавливаются в
виде МИС (И-НЕ, ИЛИ-НЕ и др.), либо СИС, либо входят в состав БИС
и СБИС. Для проектирования используется макроэлементный метод
(IP блоки), включающий разработку структуры, схемы и топологии
макроэлементов (функциональных узлов), а затем с помощью этих макроэлементов компонуется БИС.
Рассмотрим методику структурного проектирования комбинационного блока.
Исходными данными для проектирования комбинационного блока
являются:
1) функциональное описание в виде таблицы истинности или алгебраического выражения;
2) требования к основным электрическим параметрам.
Задача структурного проектирования - получить наиболее простое
(минимизированное) логическое выражение реализуемой функции и построить соответствующую структурную схему на заданной или выбранной
элементной базе, удовлетворяющую параметрам технического задания.
26
Минимизация логической функции заключается в упрощении ее алгебраического выражения. Чем меньше элементов требуется для ее выполнения, тем лучшие показатели по быстродействию, потребляемой
мощности и занимаемой площади на кристалле будет иметь микросхема.
Минимизацию, т.е. упрощение логической функции, можно выполнить:
 либо с помощью преобразований алгебры логики
F  ABC  ABC  BC( A  A)  BC ;
 либо с помощью карты Карно.
Карта Карно используется для минимизации логической функции с
небольшим количеством переменных (k  6). Для функции с большим количеством переменных декомпозицией можно выделить более простые ее
составляющие, которые минимизируются с помощью карты Карно.
Структурное проектирование осуществляется поэтапно.
1. Функция приводится к СДНФ или СКНФ с помощью раскрытия
скобок и преобразований по закону дуальности. Очень часто используется правило двойной инверсии:
F  ( A  BC )(C  D)  ( A  BC )  (C  D)  A  BC  C D 
 A  ( B  C )  C D  A  ( B  C )  C D  A B  AC  C D ;
F  A(C  D)  BC  AC  AD  BC  AC  AD  BC 
 ( A  C )( A  D)(B  C )  ( A  C )( A  D)(B  C ).
2. Заполняется карта Карно для полученной функции, представленной в совершенной нормальной форме.
Если логическая функция имеет СДНФ, то заполняется карта Карно по 1 (рис.2.4,а) (так как функция равна 1, если хотя бы одно слагаемое равно 1).
F  AB  A B.
A  1
,
B  1
1) AB  1 

A  1 A  0
.

B  1 B  0

2) A B  1 
27
Рис.2.4. Пример заполнения карты Карно для функции XOR,
представленной СДНФ (а) и СКНФ (б)
При остальных значениях входных логических переменных функция принимает значение 0.
Если логическая функция имеет СКНФ, то заполняется карта Карно по 0 (рис.2.4,б) (так как функция равна 0, если хотя бы один сомножитель равен 0).
F  ( A  B)( A  B).
1) A  B  0
A  0 A 1
,


B  0 B  0
2) A  B  0
A  0 A  0


B  0  B  1.
При остальных значениях входных логических переменных функция принимает значение 1.
3. Минимизацию функции можно проводить либо по 1, либо по 0.
Как правило, минимизация, т.е. объединение соседних состояний, проводится в соответствии с элементным базисом. Проводится объединение соседних 2, 4, 8, 16 (2n) состояний. Объединяться могут клетки по
строкам либо по столбцам, либо по квадратам. В результате объединения по правилу склеивания ( ABC  ABC  BC ) записываются те переменные, которые не изменялись при переходе из состояния в состояние. Чем крупнее объединение, тем меньше переменных остается в
алгебраическом выражении функции. Одно состояние может войти в
несколько разных объединений.
4. После минимизации функция считывается с карты Карно. В алгебраическом выражении функции будет столько слагаемых или сомножителей, сколько объединений было сделано. Например, при считывании по 1:
28
A  0
 m1  A C ;
C  0
1 объединение 
A  0
 m2  A B ;
B  0
2 объединение 
C  0
 m3  C D
D  0
3 объединение 
и
в
результате
записывается
сумма
минтермов
в
СДНФ
F  A C  A B  C D (рис.2.5,а);
при считывании по 0:
B  1
 M1  B  C ;
C  0
1 объединение 
A 1
 M2  A  C ;
C  0
2 объединение 
A 1
 M3  A  D
D  0
3 объединение 
и в результате записывается произведение макстермов переменных в
СКНФ F  ( B  C )( A  C )( A  D) (рис.2.5,б).
Рис.2.5. Пример минимизации и считывания логической функции,
представленной СДНФ (а) и СКНФ (б)
29
5. Затем алгебраическое выражение функции преобразовывается к
требуемому элементному базису с помощью правила двойной инверсии
и теоремы де-Моргана. Например, для реализации XOR на логическом
базисе И-НЕ получим
F  AB  AB  AB  AB  AB  AB.
6. Далее собирается комбинационная схема из логических элементов И-НЕ, НЕ (рис.2.6).
Рис.2.6. Структурная схема логической функции F  AB  AB
2.6. Примеры преобразований логических функций
1. Преобразование логической функции, представленной в алгебраической форме, осуществляется с помощью булевой алгебры.
Например:
F  ABC  ABC  A BC  A B C  ABC 
 ( ABC  ABC )  ( ABC  A B C  A B C  ABC ) 


 BC ( A  A)  A C ( B  B)  C ( B  B) 
 BC  1  A(C  C )  1  BC  A  1  BC  A .
Получили минимизированную СДНФ функции.
2. Переход от алгебраической формы представления к табличной
выполняется путем последовательной подстановки в данное алгебраическое выражение всех q возможных наборов входных логических переменных и определения f i . У СДНФ функции F  BC  A количество
30
входных
логических
переменных
k 3
( A, B, C ) , поэтому
количество возможных наборов входных логических переменных
l  2k  23  8 . Следовательно, таблица истинности рисуется на три
переменные с восемью наборами и заполняется последовательным перебором всех состояний (табл.2.3).
Таблица 2.3
Заполнение таблицы истинности для логической функции F  BC  A
A
0
B
0
C
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
F
F  0  0  0  0 1  1
F  0 1  0  0  1  1
F  1 0  0  0  1  1
F  1 1  0  1  1  1
F  0  0 1  0  0  0
F  0 1  1  0  0  0
F  1 0  1  0  0  0
F  1 1  1  1  0  1
Наиболее быстрый способ составления таблицы истинности заключается в заполнении состояний, при которых СДНФ функция принимает значение 1.
B  1

F  BС  A BC  1 C  1
 A    принимает любое значение (0,1)

A 1
A  0

B  
C  , т.е.

B  0 B  0 B  1 B  1




C  0 C  1 C  0 C  1
Рассмотрим функцию F  BC  СD , у которой количество входных логических переменных k = 3 (B, C, D), т.е. количество возможных
наборов входных логических переменных равно l  2  2  8 . Приведем функцию к СКНФ:
k
3
31
Таблица 2.4
Таблица истинности
для функции F  ( B  C )(C  D )
B
0
0
0
0
1
1
1
1
C
0
0
1
1
0
0
1
1
BC 0
CD0
D
0
1
0
1
0
1
0
1
F
0
0
0
0
B  0

C  0
D  

C  0

D  0
B  

F  BC  СD  BC  CD 
 ( B  C )(C  D).
Теперь можем заполнить
таблицу истинности на три переменные с восемью наборами
(табл.2.4).
Поскольку функция представлена в СКНФ, то найдем те
состояния входных переменных,
при которых F = 0:
F  ( B  С )(C  D)
B  1

C  1
 D  , т.е. D  0, D  1

C  0

D  1
 B  , т.е. B  0, B  1

3. Считывание алгебраического выражения функции с таблицы истинности выполняется следующим образом. Если необходимо получить
СДНФ функции, то из таблицы истинности считываются минтермы тех
состояний входных логических переменных, при которых функция принимает значение 1 (табл.2.5):
FСДНФ  ABC  AB C  ABC  ABC  ABC  AB C  ABC 
 BC ( A  A)  AC ( B  B)  BC  AC.
32
Если требуется получить СКНФ функции, то из таблицы истинности считываются макстермы тех состояний входных логических переменных, при которых функция принимает значение 0 (см. табл.2.5):
FСКНФ  ( A  B  C )  ( A  B  C )  ( A  B  C )  ( A  B  C )  ( A  B  C ) 
 ( A  B  C)  ( A  B  C)  ( A  B  C)  ( A  B  C)  ( A  B  C)  ( A  B  C) 
 [( A  B )  C  C ][( A  C )  B  B ][( A  C )  B  B ]  ( A  B )  ( A  C )  ( A  C ).
4. Заполнение карты Карно осуществляется следующим образом.
Заданная функция приводится к СДНФ:
F  ( AB)  ( BC D )  ( B C D)( ABC D)  AB  BC D  B CD  ABC D 
 AB  BC D  B C D  ABC D  FСДНФ .
В результате преобразования получается функция F в СДНФ на четыре входные переменные A,B,C,D. Рисуется карта Карно для четырех
переменных (рис.2.7).
Приравнивая последовательно каждое слагаемое к 1, находятся те
состояния входных переменных, при которых функция имеет значение 1.
Таблица 2.5
Таблица истинности
для СДНФ
A
B
C
F
0
0
0
0
0
0
1
0
0
1
0
1
0
1
1
0
1
0
0
1
1
0
1
0
1
1
0
1
1
1
1
0
Рис.2.7. Карта Карно для функции
F  AB  BC D  B C D  ABC D
(заполнение и считывание)
33
A  0
AB  1 
B  1
B CD  1
B  0

C  0
D  1

BC D  1
B  1

C  0
D  0

ABC D  1
A 1
B  0


C  1
 D  0
Перед считыванием проводится упрощение логической функции.
Если логическая функция записывается в СКНФ, то в карте Карно выполняется объединение соседних состояний с нулевыми значениями.
A  0

1)  B  0  M 1  A  B  C ;
C  1

A  1

2)  B  1  M 2  A  B  D ;
D  1

A  1

3)  B  1  M 3  A  B  C ;
C  1

A  1

4) C  1  M 4  A  C  D ;
D  1

B  0
5) 
C  0  M 5  B  C  D .
D  0

В результате получается упрощенное выражение логической функции в СКНФ:
F  ( A  B  C)  ( A  B  D)  ( A  B  C)  ( A  C  D)  ( B  C  D) .
34
3. Основные параметры и характеристики ЦИС
По способу представления двоичной информации ЦИС делятся на
потенциальные и импульсные.
В потенциальных ЦИС значения 0 и 1 представляются двумя существенно различными уровнями электрического потенциала: высоким
и низким.
Положительная логика: низкий потенциал - 0 - U 0 , высокий потенциал - 1 - U 1 .
Отрицательная логика: низкий потенциал - 1 - U 1 , высокий потенциал - 0 - U 0 .
По закону дуальности переход от положительной логики к отрицательной (инверсия логических переменных и результирующей функции)
соответствует замене операции И на ИЛИ, и наоборот:
A  B  A  B;
A  B  A  B.
Чаще в схемотехнике используется положительная логика.
В импульсных ЦИС одно из значений логического сигнала (0 или 1)
определяется наличием на выходе схемы импульсов определенной длительности и амплитуды, а другое значение - их отсутствием, т.е. сохранением какого-либо постоянного потенциала. При положительной логике отсутствие импульсов - 0, наличие импульсов - 1.
Сложные функции реализуются с помощью разветвленного соединения логических элементов. При этом выход одного элемента соединяют со входом другого. Поэтому ЦИС удовлетворяют условию самосогласования, т.е. совпадения логических уровней входного и
выходного напряжений в рабочих точках (рис.3.1):
0
0
U ВХ
 U ВЫХ
;
1
1
U ВХ
 U ВЫХ
.
Отличительные признаки потенциальных ЦИС:

наличие связи по постоянному току между входными и выходными элементами схемы;
35
Рис.3.1. Схема согласования ЦИС

возможность управления другими элементами с помощью
сигналов ограниченной (импульсов) и неограниченной (уровней) длительностей.
3.1. Основные параметры ЦИС
Параметры, характеризующие цифровые элементы или ЦИС, можно разделить на несколько групп.
1. Функциональные параметры определяют эксплуатационные
возможности схемы (предполагается, что логические элементы ЦИС изготовлены по одной элементной базе и их логические функции реализуются одинаково).
Для выбранной (заштрихованной) ЦИС (рис.3.2):
X i - входная логическая переменная, где i 1  n ;
F j - логическая функция по каждому j-му выходу, где j 1  m ;
n - число входов ЦИС, причем n  n0  n1 , где n0 - число входов
в состоянии логического 0, а n1 - число входов в состоянии логической 1;
m - число выходов ЦИС;
L - коэффициент объединения по входам;
M - коэффициент объединения по выходам;
N - коэффициент разветвления по выходу (предельное значение
N называется нагрузочной способностью схемы).
Параметры L , M , N имеют предельные значения, при которых
схема еще работоспособна и выполняет заданную логическую функцию
по каждому выходу F j .
PРАС j - рассеиваемая мощность по j-ому выходу в статическом
режиме;
PРАССР - средняя рассеиваемая мощность,
36
Рис.3.2. Обобщенная схема возможных соединений в цифровых устройствах
PРАССР 
2т

j 1
PРАС j
2т
.
2. Измеряемые параметры - это физические величины, измеряемые по характеристикам, с помощью которых определяются функциональные параметры.
а) статические измеряемые параметры определяются по статическим характеристикам:
0
0
1
1
U 0 ,U 1 (U ВХ
 U ВЫХ
, U ВХ
 U ВЫХ
) - напряжения логических
уровней 0 и 1;
1
0
U Л  U ВХ
 U ВХ

ВХ
U Л  
- логический перепад - вели1
0

U

U

U

Л
ВЫХ
ВЫХ
ВЫХ

чина размаха логического сигнала на входе и выходе;
0
0
1
1
0
0
1
I 0 , I 1 ( I ВХ
при U ВХ , I ВХ при U ВХ , I ВЫХ при U ВЫХ , I ВЫХ при
1
U ВЫХ
) - входные и выходные токи в логических состояниях 0 и 1;
U П - напряжение переключения передаточной характеристики (по-
роговая точка PП, т.е. точка пересечения передаточной характеристики с
прямой U ВЫХ  U ВХ ). В этой точке соответственно U ВЫХ Р  U ВХ Р .
П
П
37
Также PП называют точкой неустойчивого равновесия, поскольку из этого
состояния элемент равновероятно может перейти в состояние 1 или 0;
0
1
U ПЗ
, U ПЗ
- помехозащищенность по уровню 0 и 1, определяется
как минимально допустимое постоянное напряжение помехи, которое
приводит к изменению логического состояния,
0
U ПЗ
 UП  U 0 ;
1
U ПЗ
 U1  UП ;
0
1
- входное напряжение в точках единичного усиления,
U ВХ
, U ВХ
D
D
в которых выполняется условие
U ВЫХ
U ВХ
 1;
0
D ,D
1
1
0
U DD  U ВХ
 U ВХ
- ширина активной области передаточной
D
D
характеристики (области переключения);
0
1
U ПУ
, U ПУ
- помехоустойчивость по уровню 0 и 1, определяется
как максимально допустимое постоянное напряжение помехи, которое
не приводит к изменению логического состояния,
0
0
U ПУ
 U ВХ
U 0 ;
D
1
1
U ПУ
 U 1  U ВХ
;
D
0
1
I ИП
, I ИП
- токи, потребляемые схемой от источника питания в со-
стояниях логических 0 и 1;
PСР . ПОТР - средняя мощность потребления,
PСР . ПОТР 
38
0
1
 I ИП
)
P 0  P1 U ИП ( I ИП
.

2
2
б) динамические измеряемые параметры определяются по динамическим характеристикам:
tC - длительность среза выходного сигнала U ВЫХ ;
tФ - длительность фронта выходного сигнала U ВЫХ ;
01
- время задержки распространения выходного сигнала U ВЫХ ,
t ЗД
изменяющегося из 0 в 1, относительно входного сигнала U ВХ ;
t10
ЗД - время задержки распространения выходного сигнала U ВЫХ ,
изменяющегося из 1 в 0, относительно входного сигнала U ВХ ;
tЗД - среднее время задержки распространения выходного сигнала.
СР
3. Режимные параметры определяют условия проведения измерений и эксплуатации ЦИС:
U ИП - номинальное напряжение источника питания;
U ИП - допустимое отклонение напряжения источника питания
от номинального значения;
1
I Н0 , I Н
- токи нагрузки, при которых определяются величины ло0
1
гических уровней напряжений U ВЫХ , U ВЫХ .
Условия спецвоздействий (радиация, температура, давление, влажность) также относятся к режимным параметрам.
4. Технико-экономические параметры позволяют сравнивать
ЦИС по производственным затратам:

себестоимость;

степень интеграции K, характеризующая сложность ЦИС;

процент выхода годных, определяющий надежность ЦИС:
%
N ГОДН
N ОБЩ
100% ,
где N ГОДН - количество годных кристаллов на пластине; N ОБЩ - общее количество кристаллов на пластине;

контролепригодность.
39
3.2. Характеристики ЦИС
Статические характеристики измеряются в режиме работы схемы по постоянному току.
1. Передаточная характеристика UВЫХ ~ f(UВХ) - основная статическая характеристика, представляющая зависимость выходного напряжения U ВЫХ от напряжения на одном из входов при постоянных
напряжениях на остальных входах, равных U 0 или U 1 в зависимости от
типа ЦИС.
На рис.3.3 приведена схема измерения передаточной характеристики.
По виду различают передаточные характеристики:
а) инвертирующие (рис.3.4,а)
для элементов (НЕ, И-НЕ, ИЛИ-НЕ),
когда на выходе инверсия по отноРис.3.3. Схема измерения
шению к входному сигналу. Рабочие
передаточной характеристики
точки определяют логические уровни напряжений как
0
1
, U ВЫХ
);
Р1 → (U ВХ
1
0
, U ВЫХ
);
Р0 → (U ВХ
Рис.3.4. Инвертирующая (а) и неинвертирующая (б)
передаточные характеристики
40
б) неинвертирующие (рис.3.4,б) для элементов (И, ИЛИ), когда выходной сигнал повторяет входной. Рабочие точки определяют логические уровни как
0
0
, U ВЫХ
);
Р0 → (U ВХ
1
1
, U ВЫХ
).
Р1 → (U ВХ
На передаточной характеристике (см. рис.3.4) имеются три ярко
выраженных участка, границы которых определяются точками единичного усиления D0, D1:
1) U ВЫХ  U ;
0
2) U ВЫХ  U ;
3) промежуточный участок переключения.
Для ЦИС рабочими областями являются участки 1 и 2; для АИС - 3.
2. Входная характеристика I ВХ  f (U ВХ ) - это зависимость
входного тока от входного напряжения при постоянных напряжениях на
остальных входах (рис.3.5). На ВАХ положительным считается втекающий ток, а отрицательным - вытекающий.
1
Рис.3.5. Схема измерения и пример входной характеристики
3. Выходная характеристика I ВЫХ  f (U ВЫХ ) - это зависимость выходного тока от выходного напряжения при заданных постоян0
1
ных напряжениях на входах U ВХ , U ВХ (рис.3.6).
Переходная характеристика U ВХ  f (t ) , U ВЫХ  f (t ) - это
временная зависимость входных и выходных напряжений. По переходной характеристике определяются динамические измеряемые параметры (рис.3.7):
41
Рис.3.6. Схема измерения и пример выходной характеристики
Рис.3.7. Определение динамических измеряемых параметров
по переходной характеристике
42
tФ (t 01) - длительность фронта или переключения из 0 в 1, это раз0
ность времен, при которых U ВЫХ изменяется от U ВЫХ
 0,1 U Л до
0
U ВЫХ
 0,9  U Л ;
tС (t10 ) - длительность среза или переключения из 1 в 0, это раз0
ность времен, при которых U ВЫХ изменяется от U ВЫХ
 0,9  U Л до
0
U ВЫХ
 0,1 U Л ;
01
tЗД
- время задержки распространения сигнала, это разность вре0
0
мен, определяемая по уровням U ВХ
 0,5  U Л и U ВЫХ
 0,5  U Л меж-
ду напряжениями U ВЫХ и U ВХ , когда U ВЫХ изменяется из 0 в 1;
t10
ЗД - время задержки распространения сигнала, это разность вре0
0
мен, определяемая по уровням U ВХ
 0,5  U Л и U ВЫХ
 0,5  U Л меж-
ду напряжениями U ВЫХ и U ВХ , когда U ВЫХ изменяется из 1 в 0;
t ЗДСР 
01
t ЗД
 t10
ЗД
- среднее время задержки распространения сигнала;
2
Т - период сигнала ( Т  2  3  tЗДСР );
f - частота сигнала ( f  1 ).
Т
3.3. Определение измеряемых параметров
по характеристикам
I. Определение статических измеряемых параметров по передаточной характеристике (рис.3.8).
Номер
операции
1
2
Неинвертирующая передаточИнвертирующая передаточная
ная характеристика (рис.3.8,а)
характеристика (рис.3.8,б)
Проводится прямая U ВЫХ  U ВХ
Определяются рабочие точки
Р0, Р1 и точка переключения Рп
Определяется точка переключения Рп.
Строится зеркальная характеристика.
Определяются рабочие точки
Р0, Р1
43
Окончание
3
4
Определяются:
 напряжение логического
 напряжение логического
уровня нуля U 0 как U ВХ в ра- уровня нуля U 0 как U ВХ в
бочей точке Р 0 ;
рабочей точке Р 1 ;
 напряжение логического
 напряжение логического
1
уровня единицы U как U ВХ в уровня единицы U 1 как U ВХ в
рабочей точке Р 1
рабочей точке Р 0
Определяются:
 помехозащищенность нуля
0
U ПЗ
0
U ПЗ
 UП  U 0
0
1
U ПЗ
 U ВХ
 UП
 помехозащищенность единицы
1
U ПЗ
1
U ПЗ
 U1  UП
5
6
1
0
U ПЗ
 U П  U ВХ
Строится касательная к передаточной характеристике,
параллельная U ВЫХ  U ВХ
параллельная U ВЫХ  U ВХ
или прямой, соединяющей рабочие точки Р0, Р1
Определяются:
 точки единичного усиления D 0 , D 1 ;
 помехоустойчивость нуля
0
U ПУ
0
U ПУ
 U D0  U 0
 помехоустойчивость единицы
0
1
U ПУ
 U ВХ
 U D0
1
U ПУ
1
U ПУ
 U 1  U 1D

1
0
U ПУ
 U 1D  U ВХ
ширина активной области переключения U DD
U DD  U 1D  U D0
U DD  U D0  U 1D
II. Определение статических измеряемых параметров по входной и
выходным характеристикам (рис.3.9).
При подключении N нагрузочных подобных элементов можно записать, что
I ВЫХ  N  I ВХ ;
0
0
0

 I ВЫХ  N  I ВХ ,
 1
1
1

 I ВЫХ  N  I ВХ .
44
Рис.3.8. Дополнительные построения на неинвертирующей (а) и инвертирующей (б) передаточных характеристиках для определения характерных точек
и статических измеряемых параметров
Рис.3.9. Совместное построение входной и выходных характеристик
для определения логических уровней напряжения
45
Предельное значение нагрузочной способности N выбирается по


наименьшему значению N min  N , N .
Совместное построение входной и выходных характеристик позволяет
0
1
0
1
получить рабочие точки P , P и значения токов и напряжений в них.
46
4. Элементная база на биполярных транзисторах
По технологическим и ряду других причин, связанных с электрофизическими параметрами полупроводниковых материалов, в интегральных схемах часто используют кремниевую технологию. Наиболее
широко применяют n–p–n-транзисторы, так как вследствие большей
подвижности электронов в базе они имеют лучшие электрические параметры - более высокие граничные частоты и быстродействие.
4.1. Формирование биполярных транзисторов
Основные различия интегральных биполярных транзисторов (ИБТ)
полупроводниковых ИС от дискретных транзисторов:
1) ИБТ содержат дополнительные области, изолирующие их от
общей подложки и друг от друга;
2) все выводы от областей ИБТ располагаются в одной плоскости
на поверхности пластины; такая структура называется планарной.
Требования к структурам:
1) площадь, занимаемая ИБТ на полупроводниковой подложке,
должна быть минимально возможной для повышения плотности упаковки элементов и степени интеграции;
2) конструкция и технология изготовления ИБТ должны обеспечивать возможность одновременного создания других элементов (диодов, резисторов, конденсаторов) на основе полупроводниковых слоев,
используемых при формировании ИБТ.
Используемые методы изоляции элементов:
1) с помощью обратносмещенных p–n-переходов;
2) с помощью окисных диэлектрических областей;
3) посредством комбинированной изоляции.
Метод изоляции с помощью обратносмещенных p–n-переходов по
сравнению с другими характеризуется большими площадями изолирующих областей и более значительными паразитными емкостями.
Широкое распространение получили ИС, создаваемые по изопланарной технологии с диэлектрической изоляцией.
47
4.2. Основные операции в изопланарной технологии
Исходным материалом является подложка p-типа N  1015 см–3,
ориентированная по плоскости (111) или (100) (рис.4.1).
1. Формирование скрытого слоя (рис.4.2):
1) окисление SiO2;
2) покрытие фоторезистом;
3) фотолитография (т.е. засвечивание активных областей элементов);
4) вскрытие окон в маскиРис.4.1. Исходная
полупроводниковая пластина
рующем слое SiO2;
5) диффузия скрытого слоя
(ионная имплантация мышьяка или
сурьмы).
Имплантированный слой путем термической обработки разгоняют в глубь подложки
N c . c  1015  1016 см 3 ;
Рис.4.2. Формирование скрытого
слоя: шаблон и структура
Рис.4.3. Формирование
эпитаксиального слоя
Рис.4.4. Формирование
защитных слоев
48
Sn   c . c   15  20 Ом/квадрат ;
n +-скрытый слой используется в
качестве сильнолегированной области коллектора, предназначенной для уменьшения сопротивления коллектора.
2. Наращивание
эпитаксиального слоя (рис.4.3):
1) удаление окисла со всей поверхности подложки;
2) эпитаксиальное наращивание
слоя n-типа, являющегося коллекторной областью n–p–n-транзистора.
3. Формирование на поверхности пластины защитных слоев
(рис.4.4):
1) выращивание путем термического окисления SiO2  50 нм;
2) осаждение на поверхность Si3N4  100 нм.
SiO2 - буферный слой, предназначенный для защиты кремния от
возникновения дефектов, обусловленных упругими напряжениями в
ходе последующего высокотемпературного окисления.
Si3N4 плохо окисляется, предотвращая окисление лежащих под ним
слоев.
4. Формирование изоляции (рис.4.5):
1) покрытие фоторезистом;
2) фотолитография изолированных областей;
3) удаление Si3N4, SiO2 и половины эпитаксиального слоя путем
травления в местах изоляции элементов;
4) ионная имплантация бора в
протравленные участки для формирования областей, ограничивающих
распространение канала n-типа.
Цель операции - увеличение
уровня легирования подложки
p-типа под изолирующим окислом, предотвращающим инверсию
проводимости поверхности слаболегированной подложки p-типа;
5) удаление фоторезиста;
Рис.4.5. Формирование изолирующих
6) термическое
окисление
областей: шаблон и структура
SiO2;
7) удаление Si3N4.
Отметим, что высокотемпературные и длительные циклы проводятся до формирования активных
областей транзистора, чтобы избежать слишком глубокой разгонки
мелких p–n-переходов.
5. Формирование области
базы (рис.4.6):
1) окисление
поверхности
SiO2;
2) нанесение фоторезиста;
Рис.4.6. Формирование базовой
области: шаблон и структура
49
3) фотолитография области базы;
4) ионная имплантация бора в базовую область.
Имплантация бора проводится через пленку окисла, поэтому процесс каналирования ионов
примеси ослабевает и отпадает
необходимость в послеимплантационном отжиге в окисляющей
среде; N Б  10 см–3;
5) удаление фоторезиста.
6. Вскрытие контактных
окон (рис.4.7):
1) нанесение фоторезиста;
2) фотолитография
контактных окон;
3) травление в областях
контакта.
Расстояние между базой и
эмиттером определяется по минимально допустимому размеру
расположения контактных окон,
что приводит к уменьшению
Рис.4.8. Формирование областей эмиттера
размеров транзистора и снижеи подлегирование области контакта
нию сопротивления базы, т.е.
к коллектору: шаблон и структура
увеличению быстродействия;
4) удаление фоторезиста.
7. Формирование областей эмиттера и подлегирование контакта к коллектору (рис.4.8):
1) нанесение фоторезиста;
2) фотолитография областей эмиттера и коллектора;
3) ионная имплантация n+-ионов мышьяка с малой энергией, но
большой дозой.
Площадь эмиттера определяется минимально допустимым размером контактного окна;
4) разгонка на нужную глубину.
Рис.4.7. Формирование контактных
окон: шаблон и структура
50
16
Поверхность покрывается тонким слоем окисла
NЭ  1020 см3 ,
Х j Э  0,5 мкм .
8. Формирование металлизации (рис.4.9):
1) удаление SiO2;
2) металлизация (Ti, Pt, Au)-контактов к базе, эмиттеру, коллектору
и межсоединений;
3) нанесение фоторезиста;
4) фотолитография;
5) травление.
Рис.4.9. Формирование металлизации:
шаблон и структура
9. Защита ИС: пассивация - формирование толстого защитного окисла на поверхности кристалла. Пассивирующим окислом закрывается весь
кристалл, кроме окон к контактным площадкам ИС.
4.3. Эквивалентная модель интегрального
n–p–n биполярного транзистора
Для моделирования поведения транзистора используется эквивалентная модель Эберса - Молла (рис.4.10). Для интегрального транзистора она аналогична модели дискретного транзистора. Модель учитывает, что в структуре, кроме основного n–p–n-транзистора, имеется
паразитный p–n–p-транзистор.
51
Рис.4.10. Биполярный транзистор n–p–n-типа: а - условное обозначение;
б - структура; в - модель Эберса - Молла
Диоды моделируют свойства эмиттерного, коллекторного и подложечного p–n-переходов:

U БЭ
 1);
mТ
U
(exp БК  1);
mТ
U
(exp КП  1) .
mТ
I ЭД  I ЭД 0 (exp
I КД  I КД 0
I ПД  I ПД 0
Положительными считаются токи I ЭД , I КД , I ПД , соответствующие прямым включениям переходов; I ЭД 0 , I КД 0 , I ПД 0 - тепловые токи,
соответствующие обратным включениям переходов. Положительные
направления токов на внешних выводах соответствуют активному ре , U БК
 , U КП
 - напряжения на переходах;
жиму работы транзистора; U БЭ
они положительны, если переход открыт (включен в прямом направлении); m = 1  2 - безразмерный коэффициент, учитывающий неидеальность перехода.
Генераторы тока учитывают передачу тока через p–n-переход в результате взаимодействия областей транзистора соответственно: из эмиттера
52
в коллектор  N  I ЭД ; из коллектора в эмиттер  I  I КД ; из подложки в
коллектор  П I  I ПД ; из коллектора в подложку  П  I КД ;  N - коэффициент передачи по току транзистора, работающего в нормальном активном режиме (НАР) при включении с ОБ (  N - коэффициент передачи по
току транзистора, работающего в НАР при включении с ОЭ),
N 
N
N
; N 
;
1  N
1 N
 I - коэффициент передачи по току транзистора, работающего в инверсном режиме (ИР) при включении с ОБ (  I - коэффициент передачи
по току транзистора, работающего в ИР при включении с ОЭ);  П нормальный коэффициент передачи паразитного p–n–p-транзистора;
 П I - инверсный коэффициент передачи паразитного p–n–pтранзистора; rЭ, rБ, rК, rП - объемные сопротивления полупроводниковых областей эмиттера, базы, коллектора и подложки, учитывающие
потери напряжения.
В модели при анализе работы транзистора в импульсном режиме
учитываются емкости переходов, которые имеют барьерную и диффузионную составляющие:
С  СБАР  СДИФ ;
 , U БК
 , U КП
 ,
СБАР, СДИФ зависят от напряжений на переходах U БЭ
поэтому в модели определяют начальные значения при нулевых напряжениях.
Для повышения точности модели используют различные аппроксимации зависимостей СБАР(U), СДИФ(U).
Барьерные емкости p–n-переходов, связанные с неподвижными
зарядами ионизированных атомов в области пространственного заряда,
аппроксимируются выражением
СБАР 
СБАР (0) A
m
 U pn 
1 

К 

N N
К  T ln A 2 D ;
ni
;
(4.1)
53
СБАР (0) - удельная емкость при нулевом напряжении на переходе;
m = 1/2 или 1/3 соответственно для резкого и плавного p–n-переходов; A площадь перехода; U pn - напряжение, приложенное к p–n-переходу; К контактная разность потенциалов; NA - концентрация акцепторов; ND - концентрация доноров; ni - собственная концентрация полупроводника.
При этом СБАР(0) в зависимости от типа перехода определяется
следующим образом:
q   0  Si  N A  N D
qN   0  Si 2
; С БАР 0  3
;
2  К ( N A  N D )
12 К
N   grad N .
СБАР (0) 
(4.2)
Диффузионные емкости p–n-переходов связаны с подвижными
зарядами неосновных носителей, инжектированных открытым переходом в соседнюю область транзистора:
СДИФ   N  I Д / Т ,
(4.3)

где I Д  I ДО  exp

 1 - ток, протекающий через p–n-переход;
mT

U pn

 N - время жизни неосновных носителей.
Сравнение выражений для СБАР и СДИФ показывает, что для прямых
смещений p–n-перехода экспоненциальная зависимость СДИФ от напряжения значительно опережает степенную зависимость СБАР от напряжения. Таким образом, справедливо, что при прямом смещении перехода
СДИФ >> СБАР, а при обратном смещении СБАР >> СДИФ.
Уравнения ВАХ для транзистора из схемы Эберса - Молла по закону Кирхгофа записываются следующим образом:
 I Э  I ЭД   I I КД
 I  I 1     I 1      I
 Б
ЭД
N
КД
I
П I ПД

 I К   I КД 1   П   I ПД 1   П I    N I ЭД
 I П   I ПД   П I КД .

(4.4)
Для уменьшения паразитного влияния подложечный переход всегда включается в обратном смещении. Тогда IПД ≈ 0 (пренебрегаем тепловым током, т.е. IПД = IПД0 ≈ 0). В табл.4.1 приведены параметры модели n–p–n-транзистора.
54
Таблица 4.1
Параметры биполярного n–p–n-транзистора
IЭД0,
фА
IКД0,
фА
N
I
rЭ,
Ом
rБ,
Ом
rК, СБЭ0, СБК0, СКП0,
Ом фФ
фФ
фФ
9,5
30,3
250
2
3
600
75
40
40
75
N ,
нс
20
I ,
нс
200
4.4. Режимы работы биполярного транзистора
Поскольку транзистор имеет два полезных p–n-перехода, то возможны четыре режима работы: режим отсечки (РО), нормальный активный режим (НАР), режим насыщения (РН) и инверсный режим (ИР)
(табл.4.2).
Таблица 4.2
Режимы работы биполярного транзистора
Режим
работы
РО
НАР
Смещение
UБЭ
Обратное
Прямое
Смещение
UБК
Обратное
Обратное
Примечание
IЭ = IК = IБ = 0
0 < UБЭ < U БЭ ГР IЭ = IК = IБ = 0
U БЭ ГР  U БЭ  U БЭН
IK  N IЭ
IK  N IБ
РН
Прямое
Прямое
I Б  (1   N ) I Э  (4.5)

I Э  ( N  1) I Б 
0  U БК  U Б КГР по (4.5)
U Б КГР  U БК  U БКН по
 I Э  I ЭД   I I КД ;

 I Б  I ЭД 1   N   I КД 1   I  ;

 I К   N I Э Д  I К Д 1   П  ;
I   I
П КД
 П
ИР
Обратное
Прямое
I Э  I I Б
I К  ( I  1) I Б
Примечание: UБЭН, UБКН - напряжение насыщения соответствующего перехода; U БЭ ГР , U Б К ГР - граничное напряжение на соответствующем переходе,
при котором можно пренебречь током.
55
4.5. Эквивалентные схемы р–n–р-транзисторов
В интегральном производстве р–n–р-транзисторы создаются в одном технологическом маршруте с n–р–n-транзисторами. Возможны две
реализации транзисторов.
1. Вертикальный (паразитный) транзистор (рис.4.11).
Из эквивалентной схемы можно записать уравнения для токов:
 I Э  I ЭД   I I КД ;

 I Б  I ЭД 1   N   I КД 1   I  ;

 I К   I КД   N I ЭД .
Рис.4.11. Биполярный вертикальный p–n–p-транзистор: а - условное
обозначение; б - структура; в - эквивалентная схема
2. Горизонтальный (латеральный) транзистор (рис.4.12).
Из эквивалентной схемы можно записать уравнения для токов:
 I Э  I ЭД   I I КД   П IЭ I П Д ;

 I К   I КД   П I К I П Д   N I ЭД ;

 I Б  I ЭД 1   N   ПЭ   I КД 1   I   ПК   I П Д 1   П I Э   П I К  ;
I   I
ПД   ПЭ I ЭД   ПК I К Д .
 П
56
Рис.4.12. Биполярный горизонтальный p–n–p-транзистор:
а - структура; б - эквивалентная схема
Параметры горизонтального транзистора приведены в табл.4.3.
Таблица 4.3
Параметры биполярного горизонтального р–n–р-транзистора
IЭД0,
фА
IКД0,
фА
N
I
rЭ,
Ом
rБ,
Ом
rК,
Ом
43
17
80
30
13
2650
2000
СБЭ0,
СБК0,
фФ
36,5
СБП0,
фФ
N ,
нс
I ,
нс
86
12
84
57
4.6. Статические ВАХ транзистора
В схемотехнике успешно используются три включения транзистора:
1) включение n–р–n-транзистора с общей базой (ОБ) (рис.4.13).
Входной ток определяется эмиттерным как


U
I Э  I ЭД 0  exp БЭ  1 ;
mТ


Рис.4.13. Включение n–p–n-транзистора с ОБ: а - схема; б - входная ВАХ;
в - выходная ВАХ
2) включение n–р–n-транзистора с общим эмиттером (ОЭ)
(рис.4.14). Выходным током является коллекторный ток, который зави-
Рис.4.14. Включение n–p–n-транзистора с ОЭ: а - схема; б - входная ВАХ;
в - выходная ВАХ
58
сит от режима работы транзистора. В этом включении входной ток определяется базовым как


U
I Б  1   N   I ЭД 0  exp БЭ  1 .
m  Т


Наклон выходной характеристики в НАР
объясняется не идеальностью транзистора,
а именно эффектом модуляции ширины
базы;
3) включение n–р–n-транзистора с
общим коллектором (ОК) (рис.4.15). Такая схема включения транзистора называется эмиттерным повторителем, поскольку UВЫХ = UВХ – UБЭН.
Рис.4.15. Схема включения
n–p–n-транзистора с ОК
59
5. Диоды в интегральных схемах
5.1. Модель идеального диода
На рис.5.1 приведены условное обозначение и ВАХ идеального
диода. ВАХ диода описывается следующими уравнениями:
IД 0
UД


I Д  I Д 0 exp
 1 ;
mT



D p n Pn N p
 Dn  p N p Pn 
 qA 

Ln  p 
L p n 


Dn  p    n  p  T ;

 
 ;



Ln  p   Dn  p n  p  ;
Np 
ni2
;
NA
Pn 
ni2
,
ND
где I Д ,U Д - ток и напряжение на диоде; I Д 0 - начальный (тепловой,
обратный) ток диода; m - коэффициент неидеальности диода; Т -
Рис.5.1. Условное обозначение и ВАХ идеального диода
60
температурный потенциал; А - площадь диода; Dn ( p), D p (n) - коэффициенты диффузии неосновных носителей электронов n в p-области и дырок
p в n-области; Ln ( p), L p (n) - диффузионная длина неосновных носителей; N ( p), P(n) - концентрация неосновных носителей; ni - концентрация
собственных носителей в полупроводнике;  n( p ) - подвижность электронов (дырок);  n ( p ) - время жизни неосновных носителей.
5.2. Эквивалентная схема интегрального диода
На рис.5.2 приведена эквивалентная схема интегрального диода, в
которой учитывается, кроме идеального диода, его пассивное сопротивление rД и емкость p–n-перехода
СД 0 . Падение напряжения на интегральном диоде определяется как
U Д  I Д  rД  U Д'


 IД

 '
 1.
U Д  mT ln


 IД 0


Рис.5.2. Эквивалентная схема
интегрального диода
Емкость диодного перехода определяется барьерной и диффузионной составляющими (описание модели Эберса - Молла для n–p–n-транзистора выражениями (4.1)  (4.3)).
5.3. Аппроксимации ВАХ диода
При расчетах интегральных схем
аппроксимации ВАХ интегрального диода:
 линейная (рис.5.3):
встречаются
следующие
UД  UД Н ,
0
UД UД Н
IД  
при rД  0;
 I Д max U Д  U Д Н при rД  0 или I Д 
rД
61
Рис.5.3. ВАХ интегрального диода
при линейной аппроксимации

Рис.5.4. ВАХ интегрального диода при
кусочно-линейной аппроксимации
кусочно-линейная (рис.5.4):
0

U Д  U Д ГР
U Д  U Д ГР
IД  
U Д ГР  U Д  U Д Н
 rдиф
UД UДН
I
U Д  U Д Н при rД  0 или I Д 
при rД  0,
 Д max
rД
где rдиф 
dU Д
dIД
- дифференциальное сопротивление диода.
Напряжение U Д ГР определяется как напряжение, при котором
I Д  0,01 I Д max , а при напряжении U Д Н через диод протекает мак.
симальный ток I Д  I Д
max


IД
U Д ГР  mT ln 0,01 max  1 ,


IД 0


 IД

U Д Н  mT ln max  1 .
 IД 0



62
5.4. Варианты реализации интегральных диодов
Существует шесть диодных структур, совместимых с технологическим процессом получения n–p–n-транзистора, т.е. для изготовления таких диодов не требуется дополнительных технологических операций,
помимо тех, которые используются при получении n–p–n-транзистора.
В табл.5.1 приведены шесть основных конфигураций интегральных
диодов (пробивное напряжение перехода БЭ U БЭПР  6  7 В , пробивное
напряжение перехода БК U КЭПР  50  60 В ).
Таблица 5.1
Параметры интегральных диодов различных конфигураций
ОсобенПробив- Время
СопроUдн, В,
Конфи- ность
ное на- накоптивление
при
гурация включепряжение ления
диода rД IД = 10мА
ния
UПР, В
τ, нс
IЭ = 0 (без
эмиттерU БК ПР
rБ  rК
0,95
80
ной диффузии)
IЭ = 0
rБ  rК
0,95
U БК ПР
130
IК = 0
rБ
0,96
U БЭ ПР
70
UБК = 0
rБ /  N
0,85
U БЭ ПР
6
UБЭ = 0
rБ
 rК
I
0,94
U БК ПР
90
UКЭ = 0
rБ
0,95
U БЭ ПР
150
Коэффициент передачи
по току   I ВЫХ / I ВХ
1 П
1
1
 N П
1   П   N  I   П 
1
 П I КД
I ЭД  I КД ( I   П )
1
1
П
1  N  I
 П  I КД
I КД  I ЭД   N
 П  I КД
I ЭД (1   N )  I КД (1   I )
63
6. Пассивные элементы ИС
К пассивным элементам ИС относятся:
 резисторы;
 конденсаторы.
6.1. Основные параметры резисторов
Основными параметрами резисторов являются:
 поверхностное сопротивление  S ;
 температурный коэффициент сопротивления:
Т КС 
 
1 dR 

1/ C ;
R dT
 статистический разброс номинала резистора относительно проектного, обусловленный колебаниями  S и разбросом W (подтрав маскирующего окисла; разброс диффузии).
6.2. Реализация интегральных резисторов
Диффузионные резисторы. В полупроводниковых ИС диффузионные резисторы получили наибольшее распространение. Изготавливаются они одновременно с транзисторами, в едином технологическом
процессе. Для выполнения пригодны практически все технологические
области структуры. Чаще всего используется резистор, выполненный в
базовом слое р-типа (рис.6.1).
Дополнительный контакт используется для задания обратного
смещения на паразитном р–n-переходе, чтобы ток протекал только через резистор и не протекал через паразитный р–n-переход. Для этого
дополнительный контакт подключается к наибольшему потенциалу
(+UИП), а подложка - к наименьшему потенциалу (), если в схеме используется положительное питание UИП.
Практикуется использование единого кармана для группы резисторов.
64
Сопротивление резистора может быть выражено через S - поверхностное сопротивление, измеряемое в Ом/ или через V объемное удельное сопротивление,
измеряемое в [Омсм]:
R  S
L
L
 V
,
W
WXj
где L, W - длина и ширина резистивной диффузионной области; Рис.6.1. Изопланарная структура резиL/W - количество последовательно стора: 1 - резистивный слой (р-типа);
соединенных квадратов; Xj - глуби- 2 - карман, в котором выполнен резина диффузионного слоя, в котором стор (n-эпитаксиальный слой); 3 - изоляция резистора с боковых сторон словыполнен резистор.
Для получения максимальных ем SiO2; 4 - контакты резистора на
концах диффузионного слоя 1; 5 номиналов ширину резистивной обдополнительный контакт к карману
ласти W задают минимальной.
В зависимости от требуемого сопротивления резистор имеет конфигурацию полосковую или меандр (рис.6.2).
Рис.6.2. Конфигурации диффузионного резистора: а - полосковая; б - меандр
Для расчета сопротивления резистора конфигурации меандр используется формула с полуэмпирическими коэффициентами

R  S 



 Wii  n  0,55  k  ,
L
i

где n - количество изломов (углов) меандра; k - коэффициент, учитывающий форму контактных площадок (рис.6.3).
65
Разновидности диффузионных
резисторов приведены на рис.6.4 - 6.6.
Диффузионный пинч-резистор
(сжатый) позволяет увеличить поРис.6.3. Возможные формы контактверхностное сопротивление за счет
ных площадок: а - k = 0,1; б - k = 0,6
уменьшения Xj (рис.6.7).
Ионно-легированные
резисторы. Используется дополнительная операция ионного легирования
очень тонкого слоя Хj = 0,1 - 0,2 мкм
с высоким поверхностным сопротивлением S = 20 кОм/. Для получения качественных контактов формируют более толстые области p+Рис.6.4. Структура диффузионного типа (рис.6.8).
резистора, выполненного в эпитаксиальном слое (в области коллектора)
Рис.6.5. Структура диффузионного рези- Рис.6.6. Структура диффузионного резистора, выполненного в базовой области стора, выполненного в эмиттерной области
Рис.6.7. Структура пинч-резистора: а - в эпитаксиальном слое (дополнительный
контакт подключается к  при положительном питании, либо к –UИП при отрицательном питании, либо к низкому потенциалу резистора); б - в базовой области (дополнительный контакт подключается к +UИП при положительном питании
либо к высокому потенциалу резистора)
66
Рис.6.8. Структура
ионно-легированного резистора
Рис.6.9. Структура пленочного резистора: 1 - резистивный слой; 2 - подложка; 3 - металлические контакты
Пленочные резисторы чаще используют в гибридной технологии
(рис.6.9). При реализации пленочных гибридных резисторов используют следующие материалы:
 нихром - Xj = 0,1 мкм,
S = 300 Ом/,
вакуумное
ТКС = 0,01%/С
испарение;
 тантал - S = 1 кОм/,
ТКС = 0,02%/С
катодное
напыление;
 сплавы кремний + хром с S = 10 кОм/;
 керметы - смесь диэлектрик + металл (SiO2 + Cr  S = 50 кОм/,
ТКС = 0,02%/С).
Пленочные резисторы имеют маленький разброс (порядка 5%).
Относительный разброс составляет 0,1%. Поэтому пленочные резисторы более точно реализуют номинал.
В ИС пленочные резисторы получают с помощью дополнительной
операции нанесения поликремния (Si*) толщиной Хj = 0,2 - 0,3 мкм.
В табл.6.1 приведены основные параметры интегральных резисторов.
Таблица 6.1
Сводная таблица основных параметров интегральных резисторов
Тип резистора
Диффузионный:
эпитаксиального
слоя
базовой области
эмиттерной области
Поверхностное сопротивление S, Ом/
ТКС10–3/С
(1 - 10)103
3,5 - 5
30
5
100 - 300
2-3
1-3
0,1
10
10
1
1
Разброс, Относительный
%
разброс, %
67
Окончание
Тип резистора
Пинч-резистор:
эпитаксиального
слоя
базовой области
Ионно-легированный
Пленочный:
тантал (Та)
нихром (Ni-Cr)
оксид олова (SnO2)
Si* легированный
Si* нелегированный
Al
Поверхностное сопротивление S, Ом/
Разброс,
ТКС10 /С
%
–3
Относительный
разброс, %
(2 - 20)103
4
50
10
(5 - 10)103
500 - 20103
3-5
0,2 - 1
40
6
6
2
200 - 5103
40 - 400
80 - 4103
102 - 104
107
0,07 - 0,03
0,02
0,01
0  –1,5
1,5
5
5
8
50
0,2
0,1
2
10
6
20
5
6.3. Эквивалентная модель интегрального резистора
Каждый интегральный резистор имеет значительную паразитную
емкость, распределенную по его длине (рис.6.10).
При моделировании используется эквивалентная схема резистора с
сосредоточенными параметрами (рис.6.11).
Рис.6.10. Эквивалентная схема резисто- Рис.6.11. Эквивалентная схема резистора
ра с распределенными RC-параметрами
с сосредоточенными параметрами
(C - емкость паразитного p–n-перехода)
Схема включения интегрального резистора представляет собой RCфильтр низких частот (рис.6.12) с
постоянной времени  = RC/2.
L
R  S
Поскольку
и
W
C  CУД LW , то постоянная времени
Рис.6.12. Схема включения
интегрального резистора
68
  S
2
R 2CУДW 2
L CУД LW  S CУД L



.
W
2
2
2 S
Таким образом, паразитная емкость существенно ограничивает использование высокоомных резисторов на высоких частотах.
При  S = 200 Ом/, СУД = 100 пФ/мм2 время нарастания tн и полоса
пропускания f определяются следующим образом:
tн  2,2; f 
1
.
2  
В табл.6.2 приведены результаты расчета полосы пропускания интегрального резистора различного номинала.
Таблица 6.2
Результаты расчета временных и частотных параметров
интегрального резистора
R, кОм
Постоянная
Время нарастаШирина полосы прония tн, с
времени , с
пускания f, Гц
1
113·10–12
248·10–12
1,41·109
–9
–9
10
11,3·10
24,8·10
14,1·106
–6
–6
100
1,13·10
2,48·10
141·103
–6
–6
300
10,13·10
22,3·10
16·103
Кроме влияния паразитной емкости, необходимо учитывать включение распределенных р–n-переходов (рис.6.13) и зависимости напряжения на р–n-переходе Up–n от длины резистивной области (рис.6.14).
Рис.6.13. Структура (а) и модель (б) интегрального резистора
с учетом распределенного диода
69
Рис.6.14. Зависимость Up–n-переход от
длины резистивной области
Рис.6.15. Определение дифференциального сопротивления транзистора в
НАР по выходной ВАХ
Резисторы большого номинала можно реализовать на транзисторах, работающих в НАР (рис.6.15):
g КЭ 
U
I К
1
; R  g КЭ
 A,
U КЭ
IК
где gКЭ - выходная дифференциальная проводимость коллектор - эмиттер;
UА - напряжение Эрли; IК - ток коллектора.
6.4. Реализация интегральных конденсаторов
Кроме резисторов в ИС используют конденсаторы. Интегральные
конденсаторы реализуют:
1) на обратно-смещенном p–n-переходе;
2) на МДП-структуре;
3) пленочный.
Конденсатор на обратно-смещенном p–n-переходе. Емкость такого конденсатора определяется зарядной барьерной емкостью p–nперехода, значение которой зависит от обратного смещения на переходе:
СБАР 
СБАР (0)  А
 U pn 
1 


 К 

m
; К  T ln
N AND
ni2
,
где СБАР (0) - удельная емкость при нулевом напряжении на переходе;
m = 1/2 или 1/3 соответственно для резкого и плавного p–n-перехода;
А - площадь перехода; U pn - напряжение обратного смещения, приложенное к p–n-переходу;  К - контактная разность потенциалов;
70
T - тепловой потенциал; N A - концентрация акцепторов; N D - концентрация доноров; ni - собственная концентрация примеси.
Площадь перехода определяется как
A  AБОКОВАЯ  АДОННАЯ ,
где AБОКОВАЯ - боковая площадь p–n-перехода; АДОННАЯ - донная
площадь p–n-перехода;
Для резкого перехода:
СБАР (0) 
q   0  Si  N A  N D
;
2  К ( N A  N D )
для плавного перехода:
CБАР (0)  3
q  N / ( 0 Si ) 2
/
; N  grad N ,
12   К
где q - заряд электрона;  0 - диэлектрическая проницаемость вакуума; Si - относительная диэлектрическая проницаемость кремния;
N /  grad N - градиент концентраций.
В технологическом маршруте возможна реализация конденсаторов
на переходе:
1) коллектор - база (рис.6.16);
2) эмиттер - база (рис.6.17);
3) коллектор - подложка (рис.6.18).
Рис.6.16. Конденсатор на обратно-смещенном переходе коллектор - база:
а - структура; б - эквивалентная схема
71
Рис.6.17. Конденсатор на обратно-смещенном переходе эмиттер - база:
а - структура; б - эквивалентная схема
Рис.6.18. Конденсатор на обратно-смещенном переходе коллектор - подложка:
а - структура без скрытого слоя; б - структура со скрытым слоем;
в - эквивалентная схема
Недостатки конденсаторов, реализованных на обратно-смещенном
p–n-переходе:
1) определенная (отрицательная) полярность приложенного напряжения смещения p–n-перехода;
2) зависимость емкости от приложенного напряжения;
1
3) низкая добротность, которая определяется как Q  (2Crf ) ,
где С - эквивалентная емкость; r - эквивалентное сопротивление; f - частота.
МОП-конденсатор. Возможна реализация конденсатора на структуре металл - окисел - полупроводник (рис.6.19) Емкость такого конденсатора рассчитывается как емкость плоского конденсатора:
72
C
 0  ОК
А  СУД А ,
d ОК
где  0 - диэлектрическая проницаемость вакуума;  ОК  SiO 2 - относительная диэлектрическая проницаемость окисла; d ОК - толщина подзатворного окисла; A - площадь; С УД - удельная емкость. Можно получить большие емкости за счет малой толщины подзатворного окисла.
Рис.6.19. Реализация МОП-конденсатора: а - структура; б - эквивалентная схема
Преимущества конденсатора, выполненного на МОП-структуре:
1) емкость практически не зависит от приложенного напряжения;
2) можно использовать любую полярность приложенного напряжения.
Недостаток такого конденсатора заключается в том, что требуется дополнительная операция - создание окисла определенных толщины и состава.
Пленочный конденсатор. При многоуровневой металлизации
возможна реализация пленочного конденсатора (рис.6.20). Емкость такого конденсатора рассчитывается как емкость плоского конденсатора.
Рис.6.20. Реализация конденсатора пленочного типа: а - структура;
б - эквивалентная схема
73
В табл.6.3 приведены основные параметры интегральных конденсаторов.
Таблица 6.3
Сводная таблица параметров интегральных конденсаторов
Удельная емкость
Напряжение
Тип конденсатора
при U = –5 В, пФ/мм2
пробоя, В
Обратно-смещенный
p–n-переход:
К–Б
125
50
Э–Б
1000
7
К–П
без n+-скрытого слоя
60
50
с n+-скрытым слоем
90
50
МОП-конденсатор
(dОК = 50 нм)
70
60
Пленочные:
GaAs-SiO2-Si3N4
600
–
Me I-SiO2-Me II
20
–
74
7. Элементная база статических ЦИС
на биполярных транзисторах
Логическим элементом (ЛЭ) называется электронная схема, выполняющая простейшую логическую операцию.
ЛЭ используют в большинстве ЦИС, и наряду с элементами памяти они являются основными элементарными "кирпичиками", которые во
многом определяют параметры схем.
7.1. Резисторно-транзисторная логика (РТЛ)
Основная логическая функция РТЛ-элемента - инверсия, но можно
построить функцию ИЛИ-НЕ, подавая сигналы на параллельно включенные входные транзисторы (рис.7.1).
Рис.7.1. Логическая функция, реализуемая РТЛ-элементом:
а - с одним входом (НЕ); б - с двумя входами (ИЛИ-НЕ)
Самостоятельно РТЛ-элемент используется редко, однако является
составной частью большого числа других биполярных схем. На рис.7.2
Рис.7.2. Электрическая схема РТЛ-элемента с тремя входами
75
представлена электрическая схема РТЛ-элемента с тремя входами.
В табл.7.1 приведена его таблица истинности. При считывании логической функции для F = 1, когда А = 0, B = 0, С = 0, получим:
F  A B C  A  B  C .
Таблица 7.1
A
0
0
0
0
1
1
1
1
B
0
0
1
1
0
0
1
1
Таблица истинности РТЛ-элемента
C
F
Примечания
0
1
ТА, ТВ, ТС закрыты
1
0
ТС открыт
0
0
ТВ открыт
1
0
ТВ, ТС открыты
0
0
ТА открыт
1
0
ТА, ТС открыты
0
0
ТА, ТB открыты
1
0
ТА, ТВ, ТС открыты
При входных напряжениях, равных U0, все транзисторы находятся
в НАР с IЭ ~ 0. Поэтому ток не протекает через R4 и на выходе элемента
напряжение UИП (без нагрузки), определяющее U1 (см. рис.7.2).
Если хотя бы на один вход задано высокое напряжение U1, соответствующий транзистор начинает
работать в НАР с током IЭ и быстро
переходит в РН. Выходное напряжение определяет транзистор, работающий в РН U 0 = UКЭН.
Можно построить функцию
ИЛИ-НЕ, подавая сигналы на параллельно включенные входные резистоРис.7.3. РТЛ-элемент с параллельно ры. В этом случае реализуется МОНвключенными входными резисторами ТАЖНОЕ "ИЛИ" на втекающих токах
базы транзистора (рис.7.3).
7.1.1. Характеристики РТЛ
Для анализа режимов работы транзистора и построения характеристик
достаточно рассмотреть одновходовую схему РТЛ-элемента (рис.7.4).
Входная и передаточная характеристики РТЛ-элемента. Анализ
необходимо проводить для диапазона изменения входного напряжения
от UВХ = 0 В до UВХ = UИП.
76
Рис.7.4. Одновходовая электрическая схема РТЛ-элемента
Рис.7.5. Эквивалентная схема РТЛ-элемента,
когда транзистор работает в НАР
В точке А при UВХ = 0 В, Т1 работает в РО, так как переход Б-Э находится под нулевым смещением, а переход Б-К - под обратным смещением.
IВХ = IБ  0, IВЫХ = IК  0 и UВЫХ = UИП (без нагрузки).
Участок АВ 0 < UВХ  U ВХВ . Пока входное напряжение меньше
U БЭГР , ток через переход Б-Э практически не течет, транзистор работает
в НАР с IЭД = IЭД0  0. На рис.7.5 показана эквивалентная схема РТЛэлемента для расчета IВХ и UВЫХ.
Запишем систему уравнений:
U ВХ Ι ВХ  R rБ U Б Э ;

 Ι ВХ Ι Б    N ) Ι ЭД ;

I
U Б Э Т ln( ЭД  1);
I ЭД 0


 Ι К   N Ι ЭД ;

α
U
U ИП Ι К R 2U ИП α N Ι ЭД R 2U ИП  N Ι ВХ R 2
 ВЫХ
1 αN

U β Ι R 2U β R 2 U ВХ  U БЭ .
N ВХ
N
ИП

 ИП
R1  rБ

77
Так как на участке АВ IЭД  0, то IВЫХ = IК  0 и UВЫХ = UИП
(рис.7.6).
Рис.7.6. Входная (а) и передаточная (б) характеристики РТЛ-элемента
На участке ВС транзистор работает в НАР с током IЭД > 0. Граничное условие, при котором изменятся характеристики и режим работы
транзистора, определяется как UВХ = U БЭГР . Следовательно, на этом
участке справедливы эквивалентная схема и все уравнения предыдущего участка. После точки В ток эмиттерного диода возрастает по экспоненциальной зависимости и выходное напряжение падает. При учете
сопротивлений в цепи базы входная характеристика приобретает заметно линейный (омический) характер (см. рис.7.6).

 U ВХ

 1;
 I ВХ  1   N  I ЭД 0 exp 
 Т






I ВХ
  1 ;
 U ВХ  I ВХ R1  rБ   Т ln 
 1   N  I ЭД 0 



U

U ВЫХ  U ИП   N I ЭД R 2  U ИП   N R 2 I ЭД0 exp  БЭ  1.

 Т

Такая задача решается методом последовательных приближений.
Точка PП - пороговая точка передаточной характеристики, при которой UВХ = UВЫХ = UП = UБЭН. Граничное условие для точки C определяется условием перехода транзистора в РН (UБК = 0) (рис.7.7):
78
Рис.7.7. Эквивалентная схема РТЛ-элемента, когда транзистор работает в РН
U ВХC  U БЭН 
IК 
IК
( R1  rБ ) ;
N
U ИП  U БЭН
.
R 2  rК
Однако на участке CD при UБК  U Б КГР коллекторная область
не будет инжектировать носителей и IКД = IКД0  0, тогда уравнения
для описания входной и передаточной характеристик на этом участке
будут такими же, как и на предыдущем участке. Граничное условие
для определения входного напряжения в точке D:
U ВХD  U БЭН 
IК 
IК
( R1  rБ ) ;
N
U ИП  U БЭН  U Б К ГР
R 2  rК
.
На участке DE, когда UБК  U Б КГР , для анализа схемы необходимо
использовать соответствующую режиму насыщения полную схему
Эберса - Молла (см. рис.7.7). График передаточной характеристики на
этом участке можно строить только при помощи итерационного метода.
79

I ВХ  I Б  (1   N ) I ЭД  (1   I ) I КД
,


I К   N I ЭД  (1   П ) I КД
I Б (1   П )  I К (1   I )

 I ЭД  (1   )(1   )   (1   )

N
П
N
I
,

 N I Б  I К (1   N )
I 
 К Д (1   N )(1   П )   N (1   I )
U ВЫХ  U КЭН  I К rК  U БЭ  U БК  I К rК 

 I Б (1   П )  I К (1   I )I КД 0 

 Т ln 
  I К rК .



I

I
(
1


)
I


N Б
К
N
ЭД 0


Максимальные значения токов рассчитываются с учетом сопротивлений
областей коллектора и базы соответственно
I К max 
U ИП  U КЭ Н
,
R 2  rК
I Б max 
U ВХ  U БЭН
.
R1  rБ
Тогда для U ВХ  U ИП получим:
1
0
U ВЫХ
 U КЭ Н  I Кmax  rК .
Выходная характеристика РТЛ-элемента. Выходных характеристик две: для U ВХ  U ВХ и U ВХ  U ВХ . На рис.7.8 приведены соответствующие эквивалентные схемы.
Когда на входе 1, транзистор работает либо в РН при малых UВЫХ,
либо в НАР при больших UВЫХ (см. рис.7.8,а). Выходной ток определяется коллекторным током транзистора (рис.7.9,а). I ВЫХ  I К  I R 2 ~ I К .
Когда на входе 0, транзистор работает в НАР с нулевым током и
величину выходного тока определяет только резистор коллекторной цепи R2 (см. рис.7.8,б). Уравнение выходной характеристики определяется
по закону Ома (рис.7.9,б):
1
I ВЫХ  I R 2 
80
0
U ИП  U ВЫХ
.
R2
Рис.7.8. Эквивалентные схемы РТЛ-элемента для получения выходной
0
характеристики U 1ВХ (а) и U ВХ
(б)
0
Рис.7.9. Выходная характеристика РТЛ-элемента: а - U 1ВХ ; б - U ВХ
7.1.2. Влияние нагрузки на передаточную характеристику
Рассмотрим влияние нагрузочных элементов на работу РТЛ0
элемента (рис.7.10,а). При UВХ = U ВХ
транзистор Т1 работает в НАР с
IЭД = 0:
1
 I ВЫХ  N  I Н

1
U ИП  U БЭН  I Н ( R11  rБ1 )  I ВЫХ  R 2
 1
U ВЫХ  U ИП  I ВЫХ R 2
81
Рис.7.10. Влияние нагрузки на работу РТЛ-элемента: а - электрическая схема
РТЛ-элемента с нагрузкой; б - передаточная характеристика
1
IН

U ИП  U БЭН
,
R11  rБ1  N  R 2
1
1
U ВЫХ
 U ИП  N  I Н
 R2  U ИП 
N  R2
(U ИП  U БЭН ).
R11  rБ1  N  R2
С увеличением коэффициента разветвления по выходу N логиче1
0
ский уровень выходного напряжения U ВЫХ понижается. U ВЫХ не из0
меняется, поскольку I Н
 I ЭД0 ~ 0.
7.1.3. Основные параметры РТЛ-элемента
В результате проведенного расчета характеристик можно определить статические измеряемые параметры, характеризующие элемент:
N  R2
(U ИП  U БЭН );
R1  rБ  N  R2
U  U К ЭН
2) U 0  U КЭН  ИП
rК ;
R 2  rК
3) ΔUЛ  UИП – (UКЭН + IК · rК);
4) UП = UБЭН;
1) U 1  U ИП 
82
5) U ПЗ  U ИП  U БЭН ;
0
6) U ПЗ  UБЭН – (UКЭН + IК · rК).
Достоинством РТЛ-элемента является простая схемотехника, тогда
как к недостаткам можно отнести:
1) несимметричность передаточной характеристики, так как при
используемом напряжении питания UИП входное напряжение переклю1
чения равно UБЭН и UБЭН <<
U ИП
;
2
2) низкая помехозащищенность UПЗ, т.е. U ПЗ  U ПЗ .
1
0
7.2. Эмиттерно-связанная логика (ЭСЛ)
ЭСЛ-элемент имеет два входа и два выхода и реализует логические
функции ИЛИ и ИЛИ-НЕ (рис.7.11). ЭСЛ элементная база широко используется в биполярных ЦИС, так как имеет ряд достоинств:
1) широкие функциональные
возможности, поскольку схема имеет
парафазные выходы;
2) высокое
быстродействие,
так как время задержки вентиля может быть порядка 0,1 - 0,2 нс (поРис.7.11. Логические функции,
скольку все транзисторы в схеме равыполняемые ЭСЛ-элементом
ботают в НАР);
3) низкий уровень помех, создаваемых по цепям питания (IПОТР
практически не зависит от состояния схемы: U0 или U1);
4) высокая статическая нагрузочная способность, поскольку схема
имеет высокое входное и низкое выходное сопротивления;
5) высокая технологичность, т.е. хорошая воспроизводимость параметров. Параметры схемы зависят от отношения резисторов, а не от их номиналов. Разброс отношений резисторов меньше разброса номиналов:
R   S  (
L
);
W
R1 L1 L2

:
;
R2 W1 W2
R
L
( 1 )  2( ) .
R2
W
83
Но чтобы иметь полное представление о ЭСЛ-элементе, отметим
его недостатки:
1) большая потребляемая статическая мощность (PПОТР = UИПI0 =
= 5 В1 мА = 5 мВт);
2) низкий логический перепад UЛ = (0,4 - 0,8) В;
3) низкая помехозащищенность;
4) относительно большая площадь элемента.
Стандартные логические уровни напряжения для ЭСЛ-элемента
при U ИП  5 В определяются как
U 0  1,6 В;
U 1  0,8 В.
Опорное напряжение U ОП 
U 0 U1
  1,2 В.
2
7.2.1. Принцип работы
ЭСЛ-элемент состоит из переключателя тока (ПТ) и двух эмиттерных повторителей (ЭП). ПТ выполнен на транзисторах Т1, Т11, Т2 и резисторах R1 и R2. В ПТ I0 - идеальный источник тока. В электрическую
схему элемента также включены эмиттерные повторители по каждому
выходу - Т3, R3 и Т4, R4 (рис.7.12).
На ПТ выполняются логические функции, указанные в табл.7.2. Из
таблицы истинности получим:
F1  A  B  A  B;
F2  A  B.
Рис.7.12. Электрическая схема ЭСЛ-элемента с двумя входами
84
Эмиттерные повторители используются для понижения логических
уровней, чтобы обеспечить НАР работы входным транзисторам, и
понижения выходного сопротивления, чтобы увеличить нагрузочную
способность.
Таблица 7.2
Таблица истинности ЭСЛ-элемента с двумя входами
A
0
0
1
1
B
0
1
0
1
F1
1
0
0
0
F2
0
1
1
1
Примечания
Т1, Т11 - НАР (IЭ = 0), Т2 - НАР (IЭ = I0)
Т1, Т2 - НАР (IЭ = 0), Т11 - НАР (IЭ = I0)
Т11, Т2 - НАР (IЭ = 0), Т1 - НАР (IЭ = I0)
Т1, Т11 - НАР (IЭ = I0/2), Т2 - НАР (IЭ = 0)
Самым простым элементом, выполняющим роль источника тока,
является резистор. Поэтому в схеме ЭСЛ-элемента резистор R5 является
источником постоянного тока (рис.7.13).
Рис.7.13. ЭСЛ-элемент с резистором R5 в качестве источника тока
Рассмотрим работу одновходового ЭСЛ-элемента (рис.7.14). Считаем, что схема абсолютно симметрична: параметры моделей пары
транзисторов Т1, Т2 идентичны. Порогом срабатывания ПТ является
опорное напряжение U ОП .
85
Рис.7.14. Схема одновходового ЭСЛ-элемента

U ВХ  U БЭТ1  U Э ,


U ОП  U БЭТ 2  U Э .
Поэтому
U ВХ  U ОП  U БЭТ 2  U БЭТ1 .
1. При U ВХ  U ОП напряжение U БЭТ2  U БЭТ1 , поэтому ток
I R5  I 00 протекает через транзистор Т2, работающий в НАР. Коллекторный ток, протекающий через R2, вызывает падение напряжения на
0
нем. Таким образом, низкий уровень коллекторного напряжения U
передается эмиттерным повторителем на выход U ВЫХ2 . При этом, поскольку через транзистор Т1 ток не протекает, то на резисторе R1 нет
1
падения напряжения и высокий уровень коллекторного напряжения U
передается эмиттерным повторителем на выход U ВЫХ1 . Транзисторы
Т1, Т2 работают в НАР с эмиттерными токами, равными
I Э Т1  I Э 0  0;
IЭТ 2  I0.
2. При U ВХ  U ОП напряжение U БЭТ1  U БЭТ2 , поэтому ток
I R5  I 01 протекает через транзистор Т1, работающий в НАР. Коллек86
торный ток, протекающий через R1, вызывает падение напряжения на
0
нем. Таким образом, низкий уровень коллекторного напряжения U
передается эмиттерным повторителем на выход U ВЫХ1 . При этом, поскольку через транзистор Т2 ток не протекает, то на резисторе R2 нет
1
падения напряжения и высокий уровень коллекторного напряжения U
передается эмиттерным повторителем на выход U ВЫХ 2 . Транзисторы
Т1, Т2 работают в НАР с эмиттерными токами, равными
I Э Т1  I 01 ;
I Э Т 2  I Э 0  0.
3. При U ВХ  U ОП напряжение U БЭТ 1  U БЭТ 2 , поэтому ток
I R5  I 0 протекает через транзисторы Т1 и Т2, работающие в НАР, поровну. Протекающий через R1 и R2 ток вызывает падение напряжения.
При этом U ВЫХ1  U ВЫХ 2  U П , т.е. происходит переключение логического элемента из одного состояния в другое.
Для ЭСЛ-элемента необходимо, чтобы транзисторы Т1, Т2 работали в НАР. Для этого минимальный потенциал коллектора должен быть
равен максимальному потенциалу базы. Поэтому для понижения логических уровней используют эмиттерный повторитель, который понижает коллекторное напряжение ПТ на UБЭ.
Рассмотрим работу ЭСЛ-элемента по эквивалентной схеме
(рис.7.15).
Рис.7.15. Эквивалентная схема ЭСЛ-элемента
87
Во-первых,
U ВХ  U ОП  U БЭТ 2  U БЭТ1 .
Во-вторых, пренебрегая тепловыми токами, можно записать:
 I Э  I Э 0 exp(U БЭ / Т ),
Т1
 Т1
 I Э Т 2  I Э 0 exp(U БЭТ 2 / Т ),

 I Э Т1  I Э Т 2  I R5 .
(7.1)
После решения системы получим (рис.7.16):
I R5

,
 I Э Т1 
U ОП  U ВХ
1  exp

Т


I R5
I
.
ЭТ 2 
U ВХ  U ОП

1  exp

Т

(7.2)
При U ВХ  U ОП
I R0 5 
U ОП  U БЭНТ 2  U ИП
,
R5
при U ВХ  U ОП
Рис.7.16. ВАХ переключателя тока
I 1R5 
U ВХ  U БЭН Т1  U ИП
R5
.
7.2.2. Входная характеристика
Входной ток ЭСЛ-элемента является базовым током входного
транзистора Т1. Поэтому из эквивалентной схемы рис.7.15 запишем:
I ВХ  I Б Т1  (1   N ) I Э Т1 .
Рассмотрим режимы работы транзисторов на различных участках
входной характеристики (рис.7.17).
88
1. Т1 - РО (граничное условие
U БЭТ1  0 );
Т2 - НАР ( U БЭТ 2  U БЭН );
I Э Т1  I Э 0  0;
I Э Т 2  I R5 ;
I ВХ  I БТ 1  0 .
Граничное условие для перехода
на второй участок характеристики:
Рис.7.17. Входная характеристика
ЭСЛ-элемента
U ВХ I II  U ОП  U БЭТ 2  U БЭТ1  U ОП  U БЭН .
2. Т1 - НАР (граничное условие: 0  U БЭТ1  U БЭГР );
Т2 - НАР ( U БЭТ 2  U БЭН );
I Э Т1  I Э 0  0;
I Э Т 2  I R5 ;
I ВХ  I БТ 1  0 .
Граничное условие для перехода на третий участок характеристики:
U ВХ IIIII  U ОП  U БЭТ 2  U БЭТ1  U ОП  U БЭН  U БЭГР .
3. Т1 - НАР (граничное условие: U БЭГР  U БЭТ1  U БЭ Н );
Т2 - НАР (граничное условие: U БЭ Н  U БЭТ 2  U БЭГР );
I Э Т1  I Э Т 2  I R5 ;
I ВХ  I Б Т1  (1   N ) I Э Т1  (1   N )
I R5
.
U ОП  U ВХ
1  exp
Т
Граничное условие для перехода на четвертый участок характеристики:
U ВХ IIIIV  U ОП  U БЭТ 2  U БЭТ1  U ОП  U БЭГР  U БЭН .
89
4. Т1 - НАР ( U БЭТ1  U БЭН );
Т2 - НАР ( U БЭТ 2  U БЭГР );
I Э Т1  I R5 ;
I Э Т 2  I Э 0  0;
I ВХ  (1   N )
U ВХ  U БЭН  U ИП
.
R5
Граничное условие для перехода на пятый участок характеристики:
U Б К Т1  0
U ВХ IVV  U ВЫХ  U БЭТ 3 .
5. Т1 - РН (граничное условие: U БЭТ1  U БЭН , 0  U БК Т1  U БКН );
Т2 - НАР ( U БЭТ 2  U БЭГР );
I Э Т1  I R5 ;
I Э Т 2  I Э 0  0;
I ВХ  (1   N ) I Э0 exp
U БЭН
U
 (1   I ) I К0 exp БКН .
Т
Т
Граничное условие для перехода на шестой участок характеристики:
U БКТ1  U БКН
U ВХ V VI  U ВЫХ  U БЭН Т 3  U БКН Т1 .
6. Т1 - РН ( U БЭТ1  U БЭН , U БК Т1  U БКН );
Т2 - НАР ( U БЭТ 2  U БЭГР );
I Э Т1  I R5 ;
I Э Т 2  I Э 0  0;
I ВХ 
(1   I  N ) U ВХ  U БКН


1  П   I  N
R1

 N П
 1 
 1  П   I  N
90
 U ВХ  U БЭН  U ИП

.
R5

7.2.3. Передаточная характеристика
Для построения передаточной характеристики запишем уравнения
для U ВЫХ i :
U К i   N I Э i R i ;
U ВЫХ i  U БЭН   N I Э i R i 
 U БЭН   N
(7.3)
U ВХ  U БЭН  U ИП
R
Ri  f ( i ) .
R5
R5
Обычно для совпадения логических уровней на выходах резисторы
R1 и R2 выбираются из соотношения
R1 I R0 5 U ОП  U БЭН  U ИП

 1
.
R 2 I 1R5 U ВХ
 U БЭН  U ИП
При построении передаточной характеристики (рис.7.18) учитываются уравнение (7.3) и режимы работы транзисторов на различных участках (см. входную характеристику).
Рис.7.18. Передаточная характеристика ЭСЛ-элемента
7.2.4. Выходная характеристика
Для получения выходной характеристики рассмотрим эквивалентную схему (рис.7.19). Поскольку схема симметричная, то достаточно
91
Рис.7.19. Эквивалентная схема для
расчета выходной характеристики
Рис.7.20. Выходные характеристики
ЭСЛ-элемента
рассмотреть половину ее. При этом в зависимости от входного напряжения транзистор Т2 будет находиться в следующих режимах:
0
при U ВХ
→ Т2 открыт,   1 ,
при U ВХ → Т2 закрыт,   0 .
Система уравнений для выходной характеристики по эквивалентной схеме (см. рис.7.19) запишется:
1
U ВЫХ 2  U ИП
 I ЭТ 4 ,
R4
U K Т 2  U ВЫХ 2
exp
,
Т
I ВЫХ  I R 4  I ЭТ 4 
I ЭТ 4  I ЭД  I Э 0
I БТ 4  (1   N ) I ЭТ 4 ,
I К Т 2   N I R0 5 ,


U К Т 2   I БТ 4  I К Т 2 R 2 .
Наконец, получим уравнение для ВАХ выходной характеристики
(рис.7.20)


 IЭ

U ВЫХ 2   1   N I Э Т 4   N I R0 5 R 2  T  ln Т 4  1 .
 IЭ 0

92
7.2.5. Основные параметры ЭСЛ-элемента
В результате расчета статических характеристик элемента можно,
наконец, определить основные параметры:
1) U1 = –UБЭН;
2) U0 = –UБЭН – UЛ = –UБЭН –  N I R5 R1;
3) UП = –UОП = (U1 + U0)/2;
4) средняя мощность, потребляемая переключателем тока и эмиттерными повторителями:
0
0
1
I 0  I 1R 5
I ПТ
 I ПТ
 U ИП R 5

2
2
U U Л  1
1 
 ИП
 
;
2
 R1 R 2 
I  I R4
PЭП  U ИП R 3
;
2
0
 1

I R3  I R 4   U ИП  U  U ИП  U  U ИП  
R3(4) 
 R3(4)
PПТ  U ИП I ПТ  U ИП
P2 ЭП  U ИП


U ИП U 1  U 0  2U ИП
R3(4)
  2U
ИП
U ОП  U ИП 
R3(4)
.
7.2.6. Многоярусные ЭСЛ (МяЭСЛ)
Многоярусное включение переключателей тока в схемах ЭСЛ позволяет расширить логические возможности схемы. Рассмотрим схему,
имеющую три входа (A, B, C) и восемь выходов (F1 - F8) (рис.7.21).
Принцип работы МяЭСЛ аналогичен принципу работы обычной
ЭСЛ-схемы. Опорные напряжения UОП1, UОП2, UОП3 выбраны таким образом, чтобы уровни входных логических напряжений нуля были ниже,
а уровни входных логических напряжений единицы были выше опорных напряжений в соответствующих ярусах. Ток I0 в зависимости от
комбинации входных сигналов протекает только в одной ветви.
Для заполнения таблицы истинности рассмотрим первую комбинацию входных сигналов, когда A = 0, B = 0, C = 0 (табл.7.3). В этом случае входные напряжения меньше опорных напряжений, поэтому ток I0
протекает через транзисторы Т14, Т11, Т6 и резистор R6. Таким обра93
Рис.7.21. Электрическая схема многоярусной ЭСЛ
зом, за счет падения напряжения на резисторе R6 только на выходе F6
будет низкое выходное напряжение - уровень логического нуля. Поскольку в остальных ветвях ток не протекает, т.е. нет падения напряжения на резисторах, на выходах формируется высокое напряжение (равное потенциалу земли) - уровень логической единицы.
Подобным образом рассмотрев все возможные комбинации входных сигналов, заполним таблицу истинности (табл.7.3). В примечании
указаны элементы, через которые протекает ток I0 в соответствующем
состоянии входных напряжений.
Таблица 7.3
Таблица истинности МяЭСЛ
Входные
уровни
A
B
C
0
0
0
0
1
1
1
1
94
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
Выходные уровни
Примечания
F1
F2
F3
F4
F5
F6
F7
F8
1
1
1
1
1
0
0
1
1
0
0
0
0
0
0
Т14, Т11, Т6 и R6
Т14, Т11, Т5 и R5
Т14, Т12, Т7 и R7
Т14, Т12, Т8 и R8
Т13, Т10, Т3 и R3
Т13, Т10, Т4 и R4
Т13, Т9, Т2 и R2
Т13, Т9, Т1 и R1
Считаем макстермы нулевых значений логической функции, чтобы
записать алгебраические выражения по выходам F1 - F8 в совершенной
конъюнктивной форме:





F1  (0  A B C )  A  B  C ;
F2  (0  A B C )  A  B  C ;

F3  (0  A B  C )  A  B  C ;


F4  (0  A B  C )  A  B  C ;

F5  (0  A  B  C )  A  B  C ;
F6  (0  A  B  C  A  B  C ;

F7  (0  A  B C )  A  B  C ;


F8  (0  A  B C )  A  B  C .
Достоинства этой схемы:
1) имеем универсальный элемент, так как на выходах схемы получили полный набор минтермов для входных переменных. На универсальном элементе можно реализовать любую логическую функцию;
2) мощность потребления МяЭСЛ-схемой равна мощности обычного ЭСЛ-элемента, так как ток генератора тока I0 протекает только в
одной ветви дерева;
3) быстродействие МяЭСЛ практически совпадает с быстродействием обычной ЭСЛ.
Условием быстродействия является обеспечение НАР работы всех
транзисторов переключателя тока. При этом:
1) верхний ярус должен иметь стандартные выходные логические
уровни –U0 = –1,6 В, U1 = –0,8 В;
2) уровни входных сигналов определяются соответствующим
опорным напряжением и логическим перепадом
U i1  U Б max  U ОПi 
i
U Л
,
2
где i - номер яруса;
95
3) опорные напряжения задаются для обеспечения более высокого
потенциала коллектора, чем базы для НАР работы транзисторов.
С одной стороны,
U К i  U ОПi 1  U БЭН ;
с другой стороны,
U Кmin  U Бmax .
i
i
После подстановки получим:
U Л
;
2
U Л

;
2
U ОП i 1  U БЭН  U ОП i 
U ОП i 1  U ОП i  U БЭН
4) количество ярусов L ограничивается напряжением питания и
определяется следующим образом:
L
U ИП  U ГТ  U Л
,
U Л
U БЭН 
2
где UГТ - падение напряжения на генераторе тока I0.
При
UИП = –5,2 В,
UГТ = UБЭН = 0,8 В,
∆UЛ = 0,8 В
получим
L
5,2  0,8  0,8 3,6

 3 (яруса).
0,8  0,4
1,2
Рассмотрим различные варианты объединения выходов с точки
зрения выполняемой логической функции МяЭСЛ.
1. Объединение выходов в переключателе тока приведет к реализации любой логической функции (рис.7.22).
*
*
В результате на выходах F1 и F2 :
F1*  F1  F3  F5  F7  ( A  B  C )  ( A  B  C )  ( A  B  C )  ( A  B  C ) 
 A  B  C  A  B  C  A  B  C  A  B  C;
F2*  F2  F4  F6  F8  F1* .
96
Рис.7.22. Преобразованная электрическая схема многоярусной ЭСЛ
2. Параллельное соединение выходов - подключение единой нагрузки к выходам эмиттерных повторителей - позволяет реализовать
функцию ПРОВОДНОЕ (МОНТАЖНОЕ) ИЛИ (рис.7.23 и табл.7.4).
F  F1  F2 .
Рис.7.23. Расширение функциональных возможностей ЭСЛ-элемента
при объединении выходов
97
Таблица 7.4
Таблица истинности при параллельном
соединении выходов МяЭСЛ
F1
0
0
1
1
F2
0
1
0
1
F
0
1
1
1
Отметим, что:
1) максимальное количество ярусов при стандартном питании ограничивается тремя;
2) для обеспечения НАР работы транзисторов требуются формирователи опорных напряжений UОП2, UОП1 и входных логических сигна0
1
0
1
лов U A , U A , U B , U B ;
3) для повышения стабильности логического уровня единицы используется отрицательное питание.
7.3. Диодно-транзисторная логика
Достоинства:
1) простая схемотехника;
2) простая технология (n–p–n-транзисторы, диоды и резисторы);
3) простая топология.
Недостатки:
1) узкая зона помехоустойчивости;
2) высокая потребляемая мощность;
3) низкая нагрузочная способность;
4) среднее быстродействие.
На рис.7.24 и 7.25 приведены условное обозначение и электрическая схема ДТЛ-элемента. Табл.7.5 является таблицей истинности ДТЛэлемента, выполняющего логическую функцию И-НЕ.
98
Рис.7.24. Условное обозначение
ДТЛ-элемента
Рис.7.25. Электрическая схема
ДТЛ-элемента 2И-НЕ
Таблица 7.5
Таблица истинности ДТЛ-элемента
UВХ1
0
0
1
1
UВХ2
0
1
0
1
Примечания
Д1, Д2 открыты
Д1 открыт, Д2 закрыт
Д1 закрыт, Д2 открыт
Д1, Д2 закрыты
UВЫХ
1
1
1
0
U ВХ 2  U (Д1 открыт, Д2 закрыт)
1. При U ВХ1  U
Т1 в НАР ( I Э Т 1  0 );
0
1
Т2 - в РО;
UВЫХ = UИП2 = U1 (без нагрузки).
2. При U ВХ1  U ВХ 2  U (Д1, Д2 закрыты)
Т1 в НАР;
Т2 в РН;
UВЫХ = UКЭН = U0 (без нагрузки).
Если хотя бы на одном входе задан U 0 , соответствующий входной
диод открыт (Д1, Д2); T1 работает в НАР с I ЭТ 1  0, Т2 в РО и на вы1
ходе U 1 .
Только, когда на всех входах задан U 1 , входные диоды Д1, Д2 закрыты, T1 работает в НАР, а Т2 в РН и на выходе U 0 .
99
7.3.1. Расчет передаточной и входной характеристик
Рассмотрим одновходовую схему
ДТЛ-элемента (рис.7.26).
1. На участке AВ 0 < UВХ < U ВХ ГР 1 .
Ток протекает только через R1,
R2 и Д1,
Д1 открыт → U Б Т1  U ВХ  U Д1Н ,
Рис.7.26. Одновходовая электрическая схема ДТЛ-элемента
так как U Б Т1  U Д3ГР  U БЭ1ГР , то
T1 работает в НАР с IЭ = 0, Д3 открыт
с IД = 0, Т2 работает в РО
U Б Э Т 2  U R3  0 . Тогда


U ВЫХ  U ИП2  I К Т 2 R4  U ИП2 (так как I К T 2  0 ) (рис.7.27),
I ВХ 
U ИП1  U Д1 Н  U ВХ
R1  R 2
(рис.7.28).
Граничное условие перехода на следующий участок определяется
моментом, когда ток потечет через транзистор Т1, диод Д3 и резистор R3:
U ВХ ГР 1  U Д3ГР  U БЭ1ГР  U Д1Н .
Рис.7.27. Передаточная характеристика
ДТЛ-элемента
100
Рис.7.28. Входная характеристика
ДТЛ-элемента
2. На участке ВС при U ВХ ГР 1  U ВХ  U ВХ ГР 2 ток протекает от
UИП1 через R1, R2: одна часть тока через Д1, другая - через T1, Д3, R3.
Тогда Д1 открыт, Т1 в НАР, Д3 открыт, Т2 в НАР с IЭ = 0.
С увеличением UВХ растет UR3 (0  U R3  U БЭT 2 ) . При этом
UВЫХ = UИП2 (см. рис.7.27),
I ВХ  I R1  I R3 

U ИП1  U Д1 Н  U ВХ
R1  R 2

U ВХ  U Д1 Н  U БЭ1  U Д3
R3
(см. рис.7.28).
Граничное условие перехода на следующий участок определяется
моментом открывания транзистора Т2, т.е. U БЭТ 2  U БЭГР . Тогда
U ВХ ГР 2  U БЭ 2 ГР  U Д3Н  U БЭ1Н  U Д1Н ~ U БЭГР  U БЭН .
3. На участке СD при U ВХ ГР 2  U ВХ  U ВХ ГР 3 ток протекает от
UИП1 через R1, R2: одна часть тока течет через Д1, другая - через T1, Д3,
далее часть тока течет через R3 и часть - через Т2.
Тогда Д1 открыт, Т1 в НАР, Д3 открыт, Т2 в НАР.
UВЫХ = UИП2 – IК2R4 (см. рис.7.27),
I ВХ  I R1  I R3  (1   N ) I ЭТ 2 (см. рис.7.28).
Граничное условие
U ВХ ГР 3 определяется моментом перехода
транзистора Т2 в РН U Б КТ 2  0, т.е. U ВЫХ  U БЭТ 2 . При этом
Н
U ВХ ГР 3  U БЭ 2 Н  U Д3Н  U БЭ1Н  U Д1Н .
4. На участке DE при U ВХ ГР 3  U ВХ  U ВХ ГР 4 ток протекает от
UИП1 через R1, R2: одна часть тока течет через Д1, другая - через T1, Д3,
R3 и Т2, работающий в РН. U БК Т2 увеличивается и UВЫХ уменьшается:
101
U ВЫХ  U ИП2  I К2 R4 
 U ИП2  [ N I ЭД Т2  I КД Т2 (1   П )]R4 . (см. рис.7.27),
I ВХ  I R1  I R3  (1   N ) I ЭД Т2  (1   I ) I КД Т2 (см. рис.7.28).
Граничное условие перехода на следующий участок работы схемы
определяется моментом, когда закрывается входной диод Д1:
U ВХ ГР 4  U БЭ 2 Н  U r Б 2  U Д3 Н  U БЭ1Н  U Д1ГР 
 3U БЭ 2 Н  U Д ГР  U r Б .
5. На участке EF при U ВХ ГР 4 < UВХ < UИП ток протекает только в
правой части схемы (от UИП1 через R1, R2, Т1, Д3, а также от источника
питания UИП2 через R4 и транзистор Т2 (см. рис.7.27 и 7.28):
U ВЫХ  U КЭН Т 2 ,
I ВХ   I Д0 .
7.3.2. Выходная характеристика
Выходная
характеристика
является характеристикой инвертора Т2, R4, поэтому она подобна
выходной характеристике РТЛэлемента (рис.7.29).
7.3.3. Влияние нагрузки
на логические уровни
Рис.7.29. Выходная характеристика
ДТЛ-элемента
102
Рассмотрим, как изменяются
логические уровни ДТЛ-элемента
при подключении к выходу N нагрузочных подобных элементов
(рис.7.30).
Рис.7.30. Электрическая схема ДТЛ-элемента с подключенной нагрузкой
Если на входе ДТЛ-элемента задано UВХ = U0, то на выходе получим UВЫХ = U1. При этом Д1 открыт, Д11…N закрыты. Тогда
1
1
IН
 IД
1  I Д 0  0;
1
1
U ВЫХ
N  U ИП2  I R 4 R4  U ИП2  N  I Н  U ИП2  N  I Д0  U ИП2 .
Если на входе ДТЛ-элемента задано UВХ = U1, то на выходе получим UВЫХ = U0. При этом Д1 закрыт, Т2 в РН, Д11…N открыты. Тогда
I H0  I Д0 1 
0
U ИП1  U ВЫХ
 U Д1 H
N
I R4 
U ИП2
R1  R2
0
 U ВЫХ
R4
N
;
;
103
I К2  I R 4  N  I Д0 1;
0


U ИП2  U ВЫХ
N
0
0

;
U ВЫХ

U

I
r

U

r
N

I

КЭН2
К2 К
КЭН2
К
Н
N
R4


  U ИП1  U ДН  U ИП2 
 
U КЭН2  rК  N  

R 4 
  R1  R 2 

0
U ВЫХ N 
.
r
rК
1 К  N
R4
R1  R 2
7.4. Транзисторно-транзисторная логика
Рис.7.31. Условное обозначение
ТТЛ-элемента
На рис.7.31 приведено условное
обозначение ТТЛ-элемента, схема выполняет функцию И-НЕ и относится к
классу схем среднего быстродействия.
Достоинства:
1) простая схемотехника;
2) простая технология (n–p–nтранзисторы и резисторы);
3) простая топология.
Недостатки:
1) узкая зона помехоустойчивости;
2) высокая потребляемая мощность;
3) низкая нагрузочная способность.
7.4.1. ТТЛ-элемент с простым
инвертором
Рис.7.32. Электрическая схема ТТЛэлемента с простым инвертором
104
Рассмотрим работу двухвходового ТТЛ-элемента с простым инвертором (рис.7.32). В таблице истинности (табл.7.6) приведены логические
состояния выхода при возможных
комбинациях входных переменных.
UВХ1
0
0
1
1
Таблица 7.6
Таблица истинности ТТЛ-элемента
UВХ2
UВЫХ
Примечания
0
1
Т1 в РН, Т2 в НАР
1
1
Т1 в РН, Т2 в НАР
0
1
Т1 в РН, Т2 в НАР
1
0
Т1 в ИР, Т2 в РН
1. При U ВХ1  U
0
U ВХ 2  U 1 , или U ВХ1  U 1 U ВХ 2  U 0 ,
или U ВХ1  U ВХ 2  U
( I Э Т 2  0), поэтому
Т1 работает в РН, а Т2 находится в НАР
0
UВЫХ = UИП = U1.
2. При U ВХ1  U ВХ2  U Т1 находится в ИР, Т2 работает в РН,
поэтому
UВЫХ = UКЭН = U0.
Если хотя бы на одном входе задан низкий логический уровень U0,
то T1 работает в РН, а T2 - в НАР с ( I Э Т 2  0), и на выходе U1.
1
И только, когда на всех входах задан высокий логический уровень
U1, то T1 работает в ИР, а T2 - в РН, и на выходе U0.
7.4.2. Передаточная характеристика
Рассмотрим одновходовую схему ТТЛ-элемента (рис.7.33).
1. На участке АВ 0  U ВХ  U ВХ ГР1 T1 работает в РН с IК = 0. Ток
в схеме протекает только от источника питания через резистор R1 и открытый эмиттерный переход T1 U БЭТ1  U БЭН . Переход БК открыт,
так как U Б Т1 выше U К Т1 . Поэтому
U Б Т1  U ВХ  U БЭН Т1 ,
(7.4)
U К Т1  U Б Т 2  U ВХ  U КЭН Т1 , (7.5)
так как U БЭТ 2  0 , а UК  UИП, т.е.
UБК < 0, то Т2 в НАР (IЭ = 0), тогда
UВЫХ = UИП (см. рис.7.33).
Рис.7.33. Одновходовая схема
ТТЛ-элемента
105
При увеличении UВХ напряжения на базах транзисторов UБ1 и UБ2
возрастают в соответствии с уравнениями (7.4) и (7.5), но UВЫХ = UИП.
( I К Т 2  0),
U БЭТ 2  U БЭ ГР 1

U Б 1  U ВХ  U БЭН Т1 ,

U Б 2  U ВХ  U КЭН Т1  U БЭ ГР Т 2 ,
U
 ВЫХ  U ИП  I К Т 2  R 2  U ИП ,
(7.6)
Режим работы не меняется до тех пор, пока не откроется переход
Б-Э транзистора Т2.
U ВХ ГР1  U БЭГРТ 2  U КЭН Т1 .
2. На участке ВС транзистор Т2 работает в НАР с током I Э Т 2 , поэтому в соответствии с уравнением (7.6)
U ВЫХ  т.к. I К Т2   N I Э Т2 ,
I Э Т 2  I Э 0 (exp
U БЭТ2
Т
 1) - экспоненциальная зависимость.
U БТ 1  U БЭНТ 2  U БКНТ 1 , т.е. Т1 в РН и
U Б Т2  U БЭН Т 2 .
U ВЫХ  U ИП  I К Т2  R2.
В точке С Т2 переходит в РН
U БКТ 2  0  U К Т 2  U Б Т 2  U БЭН Т2 ,
т.е. U ВЫХ  U БЭН Т2  I К Т2  rК  U БЭН Т2 .
Получим пороговую точку С (рис.7.34)
UП  UВЫХ  UВХ = UБЭН.
3. На участке CD при дальнейшем увеличении UВХ (см. рис.7.34)
U ВЫХ  U БЭН Т2  U БКТ2 ,
106
Рис.7.34. Передаточная характеристика ТТЛ-элемента
при этом
U БКТ 2  U БК ГР
I К Т 2   N I БТ 2
и Т2 работает в РН,
U ВЫХ  U КЭН Т2
IКТ2 
U ИП  U КЭН Т2
R2  rК
.
Граничным условием для определения точки D является переход
Т1 в ИР,
U ВХ ГР 3  U Б Т1  U БЭН Т 2  U БКН Т1 .
4. На участке DE Т1 работает в ИР, а Т2 по-прежнему работает в
РН. При этом
U ВЫХ  U КЭН .
7.4.3. Входная характеристика
На рис.7.35 приведена входная характеристика ТТЛ-элемента.
На первом участке при U ВХ  U
I ВХ  I Э Т1  I Б Т1 
0
Т1 работает в РН с IК = 0, поэтому
U ИП  U БЭН  U ВХ
при 0  U ВХ  U ВХ ГР1 .
R1
107
На последнем участке при
UВХ  U1 Т1 работает в ИР, поэтому
I ВХ   I I Б Т1 при U ВХ  U ВХ ГР3 ;
I Б Т1 
U ИП  U БЭН Т 2  U БКН Т1
R1
.
7.4.4. Выходная
характеристика
Рис.7.35. Входная характеристика
ТТЛ-элемента
На рис.7.36 приведена выходная характеристика для ТТЛэлемента, которая является характеристикой инвертора на Т2, R2,
поэтому подобна выходной характеристике РТЛ-элемента.
Рис.7.36. Выходная характеристика ТТЛ-элемента
7.4.5. Влияние нагрузки на передаточную характеристику
Рассмотрим влияние нагрузочных элементов на логические уровни
ТТЛ (рис.7.37). При U ВЫХ  U 1 U ВХ  U 0  T11  T1N работают в ИР
1
IН
 I
U ИП  U БЭН  U БКН
,
R1
1
1
U ВЫХ
 U ИП  R 2  I Н
N .
108
Рис.7.37. Схема ТТЛ-элемента с нагрузкой
При U ВЫХ  U 0 U ВХ  U 1  T11 T1N работают в РН (с IК = 0),
I Н0 
0
U ВЫХ
0
U ИП  U БЭН  U ВЫХ
,
R1
U
 U  U БЭН
U КЭН  rК  ИП
N  ИП
R1
R2


1 
N
1  rК  

 R1 R 2 


.
На передаточной характеристике (рис.7.38) наблюдаются
изменения: U ВЫХ  U ВЫХ ,
кроме того, в точке А сдвиг характеристики, который связан с
включением существенного тока
нагрузки. Необходимо увеличение UВХ, чтобы компенсировать
ток нагрузки, не вызывая изме- Рис.7.38. Изменение передаточной характеристики под влиянием нагрузочных
нения UВЫХ.
1
0
элементов
109
7.4.6. Основные параметры
1
1. U 1  U ИП  N  I Н
 R2 .
U ИП  U 0
)
R2
r
r
 U КЭН  rК I Н0 N  К U ИП  К U 0 ;
R2
R2
U
U КЭН  rК ( I Н0 N  ИП )
0
R2 .
U 
rК
1
R2
3. U П  U БЭН .
2. U 0  U КЭН  rК ( I Н0 N 
U ИП  U БЭН  U 0
.
R1
U  U БЭН  U БКН
1
 IН
  I I Б Т1   I ИП
.
R1
0
4. I ВХ
 I Н0 
1
5. I ВХ
7.4.7. Многоэмиттерный транзистор
Рассмотрим более подробно многоэмиттерный
(рис.7.39). Пусть:
 общее число входов (элементов) - n;

транзистор
0
число входов с U ВХ , работающих в РН, - n0;
1
 число входов с U ВХ , работающих в ИР, - n1.
Эквивалентная схема для этого случая приведена на рис.7.40.
Если имеется хотя бы один вход с U ВХ  U ВХ , n0  0 , то I К  0 .
0
Если I К  0 , то по закону Кирхгофа
I КД 
n0
  0Ni I ЭД i   П I КД ;
1
1
 0
I Б0  n1I ВХ
  П I КД
,
 I ВХ 
n0

 I 1  1 I .
I КД
 ВХ
110
Рис.7.39. Многоэмиттерный транзистор: а - условное обозначение; б - структура
Рис.7.40. Эквивалентная схема многоэмиттерного транзистора
111
7.4.8. ТТЛ-элемент со сложным выходным каскадом
Использование сложного выходного каскада позволяет:
1) существенно увеличить помехоустойчивость;
2) увеличить коэффициент разветвления по выходу (нагрузочную
способность);
3) повысить быстродействие при работе на значительную емкостную нагрузку.
На рис.7.41 приведена схема ТТЛэлемента со сложным выходным каскадом:
Т2, R2, R3 - фазорасщепляющий
каскад;
Т2 - фазорасщепляющий транзистор, обеспечивающий противофазное
переключение выходных транзисторов
Т3 и Т4;
R2, R3 обеспечивают парафазный
сигнал для Т3, Т4, увеличивают порог
Рис.7.41. Электрическая схема переключения (U
Б Т2  U БЭ ) .
ТТЛ-элемента со сложным
выходным каскадом
На элементах Т3, Т4, Д1, R4 выполнен выходной каскад.
R4 ограничивает ток в выходном каскаде во время выключения
схемы, когда транзистор Т4 еще находится в режиме насыщения, а
транзистор Т3 уже открылся. При уменьшении R4 время выключения
уменьшается.
В табл.7.7 приведены режимы работы транзисторов на различных
участках, определенных граничными условиями.
Таблица 7.7
Режимы работы транзисторов в ТТЛ со сложным выходным каскадом
Режим
Граничные условия
работы
I
U ВХГР 1  U БЭ2ГР  U КЭНТ1
Т1
Т2
РН
НАР
(IК = 0) (IЭ = 0)
II
U ВХГР 2  2U БЭГР  U КЭНТ1
РН
НАР
III
U ВХГР 3  2U БЭН  U КЭНТ1
-"-
-"-
IV
U ВЫХГР 4  U БЭН
-"-
-"-
112
Т3
Т4
НАР
(IЭ = 0
без нагрузки)
-"-
РО
НАР/[РН
с нагрузкой]
РН/[НАР
с нагрузкой]
НАР
(IЭ = 0)
НАР
РН
Окончание
Режим
работы
V
Граничные условия
Т1
Т2
U ВЫХГР 5  U КЭН
-"-
РН
VI
U ВХГР 6  2U БЭН  U БКН
ИНР
-"-
VII
U ВХГР 7  3U БЭН  U БКН
ИАР
-"-
Т3
Т4
НАР
РН
(IЭ = 0
(IК = 0
без нагрузки) без нагрузки)
-"-"-"-
-"-
Диаграммы напряжений в узлах схемы показаны на рис.7.42.
Рис.7.42. Передаточная характеристика и напряжения в узлах
ТТЛ-элемента со сложным выходным каскадом
Основные параметры схемы при подключении N нагрузочных элементов:
1N
U 1  U ИП  2U БЭН  I Н
R2
;
N 1
113
U  2U БЭН

 N  1
U КЭН  rК  N  I H0  ИП
R2

;
U0 
rК
 N  1
1
R2
U П  U БЭгр  2U БЭН  U КЭН ;
 1 U ИП  2U БЭИ  U БКН
IH 
I ,

R1  N


 I H0  U ИП  U КЭН .

NrК  1

P
U ИП  U ИП  U БЭН  U 0 U ИП  2U БЭН  U БКН

2 
R1
R1

.


В качестве особенностей ТТЛ со сложным выходным каскадом
следует отметить недопустимость соединения выходов нескольких
схем. Поскольку, если соединить несколько схем, когда один выход
имеет состояние U0, а другой состояние U1, то через последовательные
элементы Т3, Д1 одной схемы и Т4 другой схемы потечет сквозной ток.
При этом резко возрастет потребляемая мощность.
7.4.9. Модификация логического элемента
На рис.7.43 приведена схема ТТЛ-элемента, имеющего улучшенные характеристики и параметры. Введение дополнительных элементов
позволило:
1) повысить помехоустойчивость, так как диоды Д1 и Д2, подключенные ко входам логического элемента, защищают схему от воздействия отрицательной импульсной помехи;
2) повысить нагрузочную способность и уменьшить время переключения из 0 в 1, поскольку составной транзистор в сложном выходном каскаде, реализованный на Т3 и Т5, включенных по схеме Дарлингтона, имеет высокий коэффициент усиления по току;
3) повысить быстродействие за счет использования цепи нелинейной коррекции, состоящей из резисторов R3, R5 и транзистора Т4 и
ограничивающей степень насыщения транзистора Т6. Когда на входах
114
Рис.7.43. Схема ТТЛ-элемента с улучшенными параметрами
логического элемента 1, то при включении транзистора Т2 его эмиттерный ток втекает в базу транзистора Т6, который быстро открывается.
Затем открывается транзистор Т4 и шунтирует низкоомным сопротивлением R5 эмиттерный переход Т6. При выключении Т6 избыточный
заряд неосновных носителей удаляется из базовой области возросшим
током Т4.
Быстродействие ТТЛ-элемента определяется инерционными свойствами биполярного транзистора, работающего в режиме насыщения.
При выключении такого транзистора требуется дополнительное время,
называемое временем удержания, для рассасывания заряда неосновных
носителей, накопленного в базе. Время удержания можно исключить,
обеспечив условие, при котором транзистор, работающий в нормальном
активном режиме, не попадает в режим насыщения. В современных
ТТЛ это достигается включением диода Шотки. Транзисторы с диодами
Шотки, расположенными между базой и коллектором (рис.7.44,а), не
попадают в область насыщения и
называются транзисторами с фиксирующими диодами Шотки, или
транзисторами Шотки (рис.7.44,б).
Падение напряжения на диоде Шотки в прямом направлении меньше,
Рис.7.44. Транзистор Шотки: а чем на обычном, и составляет 0,25 В
схема; б - условное обозначение
против 0,6 В. У обычного транзи115
стора напряжение между базой и коллектором в режиме насыщения
равно 0,4 В (рис.7.45,а). В транзисторе Шотки благодаря применению
диода Шотки ток базы разветвляется, и часть его отводится в коллектор
прежде чем транзистор попадает в режим насыщения (рис.7.45,б). На
рис.7.46 приведена схема ТТЛ-элемента с использованием диода Шотки.
Рис.7.45. Работа транзистора при больших базовых токах: а - обычный
транзистор в РН; б - транзистор с диодом Шотки, предотвращающим насыщение
Рис.7.46. Схема ТТЛ-элемента с диодами Шотки
116
7.5. Интегральная инжекционная логика
Логические элементы интегральной инжекционной логики (И2Л) используются в БИС. Основой И2Л-элемента является структура, показанная
на рис.7.47,а. Этот элемент состоит из токозадающего горизонтального
p–n–p-транзистора Тp и переключающего вертикального n–p–n-транзистора
Тn (рис.7.47,б). Базовая область Тp совмещена с эмиттерной областью Тn и
заземлена, а коллекторная область Тp совмещена с базовой областью Тn.
Рис.7.47. И2Л-инвертор: а - физическая структура; б - электрическая схема
Достоинства:
1) высокая степень интеграции;
2) малое напряжение питания;
3) малая потребляемая мощность.
Недостатки:
1) малое значение логического перепада (0,4 - 0,6) В;
2) низкая помехоустойчивость.
7.5.1. И2Л-элементы
Рассмотрим работу схемы И2Л. На инжекторный p–n-переход для
смещения его в прямом направлении с помощью резистора R, подключеного к выводу 1, подается напряжение UИП. Ток инжекции дырок определяется сопротивлением R:
IЭ 
U ИП  U БЭН
R
.
Часть дырок, инжектированных эмиттерным p–n-переходом горизонтального p–n–p-транзистора Тp, составляет коллекторный ток
I i   N  I Э , попадающий в область базы n–p–n-транзистора Тn. Это
117
приводит к нарушению условия электронейтральности базы и протеканию тока через эмиттерный переход. Транзистор Тp,
включенный по схеме с общей базой, обладает большим выходным сопротивлением.
Таким образом, инжекторный транзистор Тp
можно заменить генератором тока Ii
(рис.7.48). Базовый ток переключающего
Рис.7.48. Схема инвертора
транзистора Тn, как показано ранее, опредес источником тока
ляется резистором R небольшого номинала
и может быть использован для большого числа инжекторов. Ток инжектора может изменяться в широких пределах: от 1 нА до 1 мА. Это позволяет, во-первых, использовать оптимальное питание базовых цепей;
во-вторых, управлять быстродействием элемента. На трех элементах
строится цепочка инверторов (рис.7.49). Если входной сигнал А = 1, то
инжекционный ток I1 течет в базу транзистора Т1, который работает
Рис.7.49. Цепочка из трех инверторов
в режиме насыщения. Его коллекторный ток равен току инжекции I2.
0
Напряжение U КЭН , соответствующее уровню U , недостаточно, чтобы открыть эмиттерный переход Т2. Транзистор работает в НАР с
I Э  I Э0  0 . Соответственно ток инжекции I3 откроет эмиттерный
переход Т3 и напряжение на базе транзистора равняется
U Б3  U БЭН  I 3  rБ . Таким образом, n–p–n-транзисторы выполняют
функцию переключателей тока инжекторов.
7.5.2. Реализация логических функций
Простейший логический элемент можно построить на основе двух
инверторов с помощью монтажного соединения их выходов (рис.7.50,а).
В результате монтажного соединения реализуется операция логического
118
Рис.7.50. Схемы логических элементов ИЛИ-НЕ: а - с одноколлекторными
транзисторами; б - с двухколлекторными транзисторами
умножения выходных сигналов инверторов: F  A  B  A  B . F = 1
только тогда, когда A  B  1 , что соответствует закрытому состоянию
транзисторов Т1, Т2. F = 0, если хотя бы один из транзисторов находится в открытом состоянии. Над входными сигналами выполняется операция ИЛИ-НЕ, которая называется "монтажное И". Возможна реализация
логического элемента с использованием многоколлекторной транзисторной структуры. На рис.7.50,б приведена схема двухвходового логического элемента, выполненного на двухколлекторном переключающем
транзисторе.
Недостатком, ограничивающим применение И2Л, является несовместимость номиналов питающего напряжения и логических уровней с
другими элементами (ТТЛ, КМДП).
Основные параметры И2Л-элемнета:
1) U  U БЭН  I i  rБ ;
1
2) U  U КЭН .
0
119
8. Полевые транзисторы
Полевые транзисторы первоначально назывались МДП - металлдиэлектрик-полупроводник, но поскольку в интегральном исполнении в
качестве диэлектрика использовали окисел, то они стали называться
МОП - металл-окисел-полупроводник.
Полевой транзистор - униполярный прибор, в котором работает
один тип носителей. Если работают электроны, то прибор называется
n-МОП, если работают дырки - p-МОП. В основе полевого транзистора
лежит принцип модуляции проводимости сток-исток.
8.1. Типы полевых транзисторов
Существует четыре типа транзисторов.
1. МОП-транзистор с индуцированным каналом (рис.8.1 и 8.2).
Напряжение UЗИ при токе стока IС = 1 мкА называется пороговым
напряжением, т.е. напряжением, при котором открывается транзистор.
120
Так как при UЗИ = 0 IС = 0, то транзистор называется нормальнозакрытым (НЗ).
2. МОП-транзистор со встроенным каналом (рис.8.3 и 8.4).
121
Напряжение UЗИ при токе стока IС = 1 мкА называется напряжением отсечки, т.е. напряжением, при котором закрывается транзистор.
Так как при UЗИ = 0 IС = IС0, то транзистор называется нормальнооткрытым (НО), а IС0 называется током отсечки.
3. Полевой транзистор с p–n-переходом (рис.8.5 и 8.6). Это НО
транзистор, у которого проводимость сток-исток модулируется областью пространственного заряда с p–n-перехода.
122
4. ПТШ - полевой транзистор с затвором Шотки (рис.8.7).
В арсенид-галлиевой технологии применяется именно такой тип
транзистора. Проводимость сток-исток в нем управляется областью
пространственного заряда контакта Шотки (металл-полупроводник).
Рис.8.7. ПТШ: а - условное обозначение; б - структура;
в - проходная характеристика
123
8.2. Определение физических параметров
Рассмотрим физические параметры транзистора на примере n-МОП
с индуцированным каналом (рис.8.8): w - ширина транзистора (затвора
или канала); l - длина затвора (канала); hОК - толщина подзатворного
окисла; xj - глубина диффузионных областей стока, истока; ОПЗ область пространственного заряда.
Рис.8.8. Определение физических параметров n-МОП
с индуцированным каналом
Между полупроводниковыми областями n-типа и p-типа возникают обедненные ОПЗ.
Между слоем металла и диффузионной областью n+-типа создается
омический контакт.
Пороговое напряжение - это физический параметр, который характеризует напряжение на затворе относительно истока:
U ПОР0  МП  В 
ПС

 В ,
СОК СОК
где МП - разность работ выхода электронов из материала затвора и
полупроводника подложки; В - потенциал инверсии, В  2F ;  F уровень Ферми,
N
 F  T  ln  П
 ni
kT
T 
,
q
124

;

где N П - концентрация подложки; ni - собственная концентрация полупроводника; ПС - фиксированный заряд на границе полупроводник
(Si) - окисел (SiO2), определяемый зарядом поверхностных состояний,
ПС  q  N ПС ,
N ПС - плотность поверхностных состояний на границе полупроводник
(Si) - окисел (SiO2);  В - заряд в подложке, наведенный потенциалом на
затворе,
В  2  q  Si  0 2  T  N П ;
СОК - удельная емкость подзатворного окисла,
СОК 
 0   ОК
.
hОК
Пороговое напряжение зависит от напряжения подложка-исток:
U ПОР  U ПОР0    U ПИ ;
 - коэффициент влияния подложки.
Однако коэффициент влияния подложки зависит от напряжения
подложки - исток:
  f (U ПИ );

hОК
 ОК  0
2 0  Si qN П
.
U ПИ   В
Для упрощения расчетов считают, что коэффициент влияния
подложки - величина постоянная,
Рис.8.9. Зависимость порогового напрянезависимая от рабочего напряже- жения от напряжения подложка-исток
ния подложка-исток U ПИ Р (рис.8.9).
8.3. Эквивалентная модель полевого транзистора
На рис.8.10 приведена эквивалентная схема полевого транзистора
n-типа: RG - объемное сопротивление затвора; RD - объемное сопротивление стока; RS - объемное сопротивление истока; RB - объемное сопро125
Рис.8.10. Эквивалентная схема полевого транзистора n-типа
тивление подложки; RDS - сопротивление утечки сток-исток; CBD - емкость донной части перехода сток-подложка при нулевом смещении;
CBS - емкость донной части перехода исток-подложка при нулевом
смещении; CGS - емкость перекрытия затвор-исток; CGD - емкость перекрытия затвор-сток; CGB - емкость перекрытия затвор-подложка.
8.4. Режимы работы и уравнения ВАХ
полевого транзистора
Рис.8.11. Режимы работы полевого
транзистора на выходной ВАХ
Рис.8.11 иллюстрирует выходную ВАХ полевого транзистора, на
которой указаны три режима работы.
При расчетах используют следующие уравнения для аппроксимации трех режимов работы ВАХ полевого транзистора:
I - область отсечки:
U ЗИ  U ПОР ;
U СИ  ;
IC  0 .
126
II - крутая область:
U ЗИ  U ПОР ;
U СИ 
U ЗИ  U ПОР
;
1 
2 
U U  U ПОР  U СИ
I C  k  СИ ЗИ

 1   ;
1 
2 

k - крутизна полевого транзистора, измеряемая в А/В2,
k  k УД
W
;
L
k УД    СОК  
 0   ОК
.
hОК
III - пологая область:
U ЗИ  U ПОР ;
U СИ 
IC 
U ЗИ  U ПОР
;
1 
k U ЗИ  U ПОР 2

.
2
1 
Граничное условие для тока стока при переходе из крутой в пологую область определяется при U СИ 
IC 
U ЗИ  U ПОР
, т.е.
1 
k
 U СИ 2  1   .
2
8.5. Технологический маршрут изготовления
КМОП пары
Рассмотрим кратко основные технологические операции формирования комплементарной пары полевых транзисторов.
Исходным материалом является подложка p-типа (рис.8.12).
1. Формирование кармана для создания p-МОП (рис.8.13):
а) маскирующее окисление под карман dОК = 0,35 мкм SiO2;
127
Рис.8.12. Исходная подложка для формирования структур
Рис.8.13. Формирование кармана n-типа для p-МОП
Рис.8.14. Формирование защитных слоев
Рис.8.15. Формирование охранных областей для n-МОП
128
б) 1 фл - фотолитография области кармана р-МОП-транзистора;
в) травление маскирующего окисла SiO2;
г) снятие фоторезиста;
д) ионное легирование фосфором (Р) Е = 40 кэВ; D = 0,9 мкКл/см2;
разгонка примеси при температуре Т = 1150 °С в течение
t = 2 ч (О2) + 14 ч (N2); в результате получается область глубиной
xj = 5,5 - 6,0 мкм, с поверхностным сопротивлением s = 1,3 - 1,4 кОм/□,
толщина поверхностного окисла dОК = 0,22 - 0,25 нм.
2. Формирование слоев, защищающих активные области транзисторов (рис.8.14):
а) стравливание SiO2, окисление перед нанесением нитрида кремния в HCl (dОК = 42,5 нм);
б) 2 фл - фотолитография слоя нитрида кремния для защиты активных областей;
в) дубление фоторезиста;
г) плазмохимическое травление (ПХТ) нитрида кремния (Si3N4);
3. Формирование охранных областей n-МОП (рис.8.15):
а) 3 фл - фотолитография "охраны n-транзисторов";
б) ионное легирование бором (В) Е = 100 кэВ; D = 5,9 мкКл/см2;
в) снятие фоторезиста.
4. Формирование охранных областей p-МОП (рис.8.16):
а) 4 фл - фотолитография "охраны р-транзисторов";
б) ионное легирование фосфором (Р) Е = 40 кэВ; D = 2,5 мкКл/см2;
в) снятие фоторезиста.
5. Подгонка порогового напряжения (рис.8.17):
а) выращивание фонового окисла SiO2 толщиной dОК = 0,85 мкм,
стравливание защитной маски Si3N4, освежение окисла SiO2;
б) предварительное окисление при температуре Т = 900 °С в течение t = 5'–10'–5'; dОК = 70 нм; стравливание SiO2;
в) подгонка порогового напряжения U ПОР0 с помощью ионного
легирования бором (В): 1) Е = 100 кэВ; D = 0,3 мкКл/см2; 2) E = 40 кэВ;
D = 0,1 мкКл/см2.
6. Формирование подзатворного окисла SiO2 толщиной dОК = 42,5 нм
(рис.8.18).
129
Рис.8.16. Формирование охранных областей для p-МОП
Рис.8.17. Ионное легирование бора для подгонки порогового напряжения
Рис.8.18. Формирование подзатворного окисла
130
7. Формирование поликремниевого затвора (рис.8.19):
а) выращивание поликремния Si* толщиной dОК = 0,4 мкм;
б) легирование Si* с помощью диффузии фосфора (Р), снятие фосфорно-силикатного стекла (ФСС);
в) 5 фл - фотолитография поликремниевого затвора Si* (рис.8.19);
г) ПХТ Si*.
8. Формирование областей стока-истока n-МОП (рис.8.20):
а) 6 фл - фотолитография областей стока-истока n+-типа ;
б) ионное легирование мышьяком (As) E = 60 кэВ; D = 1000 мкКл/см2.
9. Формирование областей стока-истока p-МОП (рис.8.21):
а) окисление при температуре Т = 950 °С в течение t = 30 мин в сухом кислороде (О2);
б) 7 фл - фотолитография областей стока-истока р+-типа (рис.8.21);
в) ионное легирование (BF2) E = 80 кэВ; D = 700 мкКл/см2.
10. Формирование контактных окон:
а) окисление при температуре Т = 950 °С в течение t = 30 мин в сухом кислороде (О2);
б) 8 фл - вскрытие контактных окон к областям n+ и Si* (рис.8.22);
в) ПХТ SiO2;
г) снятие фоторезиста;
д) ионное подлегирование фосфором (Р) контактов Е = 40 кэВ,
D = 1400 мкКл/см2;
е) оплавление ФСС + разгонка Р в контактах при температуре
Т = 1000 °С;
ж) 9 фл - вскрытие контактных окон к областям р+ (рис.8.23);
з) ПХТ ФСС и SiO2, химический дотрав.
11. Формирование слоя металлизации (рис.8.24):
а) химическая обработка поверхности пластины, освежение
(буферный травитель);
б) нанесение слоя металлизации Al и кремния Si толщиной
d = 0,8 мкм;
в) запыление Si (dx = 20 нм).
г) 10 фл - фотолитография для слоя металлизации;
д) ПХТ Al;
е) нанесение защиты.
131
Рис.8.19. Фотолитография поликремниевого затвора
Рис.8.20. Формирование областей стока-истока для n-МОП
Рис.8.21. Формирование областей стока-истока для p-МОП
132
Рис.8.22. Вскрытие контактных окон к областям стока-истока
n-МОП и поликремнию
Рис.8.23. Вскрытие контактных окон к областям стока-истока p-МОП
Рис.8.24. Формирование слоя металлизации
133
9. Элементная база на полевых транзисторах
Как отмечалось ранее, цифровые схемы можно создавать, используя элементы, выполняющие основные логические операции: инверсию,
дизъюнкцию и конъюнкцию. Рассмотрим основные логические элементы на полевых транзисторах.
9.1. Классификация инверторов на МОП-транзисторах
Рис.9.1. Структурная схема
инвертора
Структурная схема ключа, или инвертора, или логического элемента, выполняющего функцию НЕ, показана на
рис.9.1: М0 - n-МОП-транзистор с индуцированным каналом, выполняющий
функцию переключения; ZН - нагрузочный элемент.
Для уменьшения влияния паразитных подложечных переходов необходимо
задать на них обратные смещения, т.е.
подложку p-типа подключить к наименьшему потенциалу, который используется в питании схемы (при положительном напряжении питания p-подложку
соединяют с землей).
При UВХ = U0 так как U0 < UПОР, то М0 работает в РО и IC = 0. Поскольку при подключении к выходу подобных логических элементов
мы получим только емкостную нагрузку, то IC = IН = 0 и UВЫХ = UИП = U1.
При UВХ = U1 М0 работает в крутой области и его IC определяется
нагрузочным током IН:
IС  IН 
U ИП  U ВЫХ
;
ZН
U ВЫХ  U 0 .
134
Рис.9.2. Инвертор с линейной
нагрузкой
Рис.9.3. Инвертор с нелинейной
нагрузкой
По типу нагрузочного элемента различают следующие инверторы.
1. Инвертор с линейной нагрузкой (рис.9.2)
Z Н  RН ;
RН 
0
U ИП  U ВЫХ
I С0
.
2. Инвертор с нелинейной нагрузкой (рис.9.3):
Z Н  М Н - n-МОП-транзистор с индуцированным каналом, работающий всегда в пологой области
U СИ Н 
U ЗИ Н  U ПОРН
1 
.
Так как U СИ Н  U ЗИ Н , это условие
всегда выполняется.
3. Инвертор с квазилинейной нагрузкой (рис.9.4):
Z Н  М Н - n-МОП-транзистор с
индуцированным каналом, работающий
всегда в крутой области
U СИ Н 
U ЗИ Н  U ПОРН
1 
.
Рис.9.4. Инвертор с квазилинейной
нагрузкой
135
4. Инвертор с токостабилизирующей нагрузкой (рис.9.5):
ZН  МН - n-МОП-транзистор со
встроенным каналом (НО). Из ВАХ
МН-транзистора можно определить, что:
U ЗИ Н = 0
при
М Н открыт
(рис.9.6,а);
U СИН = UИП  UВЫХ (рис.9.6,б);
Рис.9.5. Инвертор с токостабилизирующей нагрузкой
при UВЫХ = U1 МН работает в крутой области;
при UВЫХ = U0 МН работает в пологой области.
Рис.9.6. Режимы работы n-МОП со встроенным каналом: а - проходная ВАХ;
б - выходная ВАХ
Рис.9.7. КМОП-инвертор
136
5. Комплементарный МОП-инвертор, у которого в паре с n-МОП-транзистором Мn используется транзистор
Мp дополняющего типа проводимости,
т.е. p-МОП с индуцированным каналом
(рис.9.7).
На рис.9.8 приведена структура
КМОП-инвертора на p-подложке с nкарманом для p-канального транзистора.
В КМОП-элементах для уменьшения влияния паразитных p–n-переходов
выполняют дополнительные контакты.
Контакт в подложке p-типа соединяют
Рис.9.8. Структура КМОП-инвертора
с шиной земли, а контакт к карману n-типа - с шиной питания. Как правило, такие контакты выполняют на группу транзисторов, топологически расположенных рядом.
9.2. Передаточная характеристика и параметры
инвертора с линейной нагрузкой
На рис.9.9 приведена электрическая схема инвертора с линейной
нагрузкой. Для получения аналитического выражения передаточной
характеристики распишем напряжения, управляющие транзистором М0.
U СИ  U ВЫХ ,
Для М0 →
U ЗИ  U ВХ ,
U ПИ  0 ,
U ПОР  U ПОР0 .
Рис.9.9. Электрическая схема инвертора с линейной нагрузкой
На рис.9.10 приведены характеристики инвертора с линейной нагрузкой.
Рассмотрим более подробно режимы транзистора на различных
участках работы.
Участок АВ  0  U ВХ  U ВХ B .
М0 работает в режиме отсечки.
Исходя из режимов работы и условия равенства токов, распишем
систему уравнений и определим выходное напряжение:
137
Рис.9.10. Характеристики инвертора с линейной нагрузкой: а - совместная ВАХ;
б - передаточная
 I C0  0 ;

U ИП  U ВЫХ

;
I Н 
RН

 I C0  I Н ;
1
U ВЫХ  U ВЫХ
 U ИП .
Граничное условие: в точке В транзистор переходит из режима отсечки в режим пологой области, т.е. U ВХ B  U ПОР0 .
Участок BC → U ВХ B  U ВХ  U ВХ C .
М0 работает в режиме пологой области
2
2

K 0 (U ЗИ  U ПОР0 )
K 0 (U ВХ  U ПОР0 )



;
 I C0 
2
(1  )
2
(1  )


U ИП  U ВЫХ
;
 IН 
RН

 I C0  I Н .
2
K 0 (U ВХ  U ПОР0 )
U  U ВЫХ

 ИП
;
2
(1  )
RН
U ВЫХ
138
2
K 0  RН (U ВХ  U ПОР0 )
 U ИП 

.
2
(1  )
(9.1)
На участке ВС передаточная характеристика имеет квадратичную
зависимость.
Граничное условие: в точке С транзистор М0 переходит из режима
пологой в режим крутой области:
U ЗИ  U ПОР
1 
U СИ 
или
U ВХ С  U ПОР0
U ВЫХ С 
1 
.
(9.2)
Решив совместно уравнения (9.1) и (9.2), получим:
U ВЫХ С
2
U ВХ С  U ПОР0
K 0  RН (U ВХ С  U ПОР0 )
 U ИП 


;
2
(1  )
1 
2
U ВХ С  U ПОР0
K 0  RН (U ВХ С  U ПОР0 )


 U ИП  0;
2
(1  )
1 
U ВХ С  U ПОР0 
1  2 K 0 RНU ИП (1  )  1
.
K 0 RН
C одной стороны точка переключения РП принадлежит участку BC,
а с другой стороны в этой точке UВЫХ = UВХ = UП. Поэтому после подстановки UП в уравнение (9.1) получим:
2
K 0  RН (U П  U ПОР0 )
U П  U ИП 

;
2
(1  )
1 2
U П  U ПОР0 
K 0  RН
(U ИП  U ПОР0 )  1
(1  )
.
K 0  RН
(1  )
139
Участок СD → U ВХ C  U ВХ  U ВХ D .
М0 работает в режиме крутой области
2

U ВЫХ (U ВХ  U ПОР0 ) U ВЫХ


 I C0  K 0  
  (1  );
(1  )
2 



U ИП  U ВЫХ
;
 IН 
RН

 I C0  I Н .
2
U ВЫХ (U ВХ  U ПОР0 ) U ВЫХ

U ИП  U ВЫХ
K0  

;
  (1  ) 
(1  )
2 
RН

U ВХ
2
(1  )
U ИП  U ВЫХ K 0  U ВЫХ

RН
2

 U ПОР0 
K 0U ВЫХ
 U ПОР0 
U ИП
(1  ) U ВЫХ
1


;
RН K 0 RН K 0U ВЫХ
2
U ВЫХ 
U ИП
.
RН K 0U ВХ
На этом участке передаточная
гиперболическая.
Основные параметры:
характеристика
U 1  U ИП ;
U0 
1 2
U П  U ПОР0 
140
1
;
RН K 0
K 0  RН
(U ИП  U ПОР0 )  1
(1  )
.
K 0  RН
(1  )
линейно-
9.3. Передаточная характеристика и параметры
инвертора с нелинейной нагрузкой
На рис.9.11 приведена электрическая схема инвертора с нелинейной нагрузкой. Распишем напряжения на транзисторах.
U СИ  U ВЫХ ,
Для М0 → U ЗИ  U ВХ ,
U ПИ  0,
U ПОР  U ПОР0 .
U СИ  U ИП  U ВЫХ ,
Для МН → U ЗИ  U ИП  U ВЫХ ,
U ПИ  0  U ВЫХ  U ВЫХ ,
U ПОР  U ПОР0  U ВЫХ .
В инверторе с нелинейной
нагрузкой транзистор МН всегда
работает в пологой области, так как
U СИ Н 
U ЗИ Н  U ПОРН
1 
.
Рис.9.11. Электрическая схема
инвертора с нелинейной нагрузкой
После подстановки напряжений получим следующее выражение:
IН 
2
2
K Н (U ЗИ Н  U ПОРН )
K (U ИП  U ВЫХ  U ПОР0  U ВЫХ )

 Н

2
(1  )
2
(1  )
(9.3)
2
[
U

U

(
1


)
U
]
K
ИП
ПОР0
ВЫХ
 Н
.
2
(1  )
На рис.9.12 приведены совместная ВАХ и передаточная характеристики.
Рассмотрим более подробно режимы транзисторов на различных
участках характеристик логического элемента.
Участок AB → 0  U ВХ  U ВХ B .
М0 работает в режиме отсечки, МН - в пологой области. Исходя из
режимов работы и условия равенства токов, распишем систему уравнений и определим выходное напряжение:
141
Рис.9.12. Характеристики инвертора с нелинейной нагрузкой:
а - совместная ВАХ; б - передаточная
 I C0  0 ;

 I Н  (9.3);
I  I ;
Н
 C0
1
U ВЫХ  U ВЫХ

U ИП  U ПОР0
1 
.
Граничное условие: в точке В транзистор М0 переходит из режима
отсечки в режим пологой области, т.е. U ВХ B  U ПОР0 .
Участок BC → U ВХ B  U ВХ  U ВХ C .
М0 работает в режиме пологой области, МН - в пологой области.
2
2

K 0 (U ЗИ  U ПОР0 )
K 0 (U ВХ  U ПОР0 )
I




;
 C0
2
(1  )
2
(1  )


 I Н  (9.3);

 I C0  I Н ;
2
2
K 0 (U ВХ  U ПОР0 )
K Н [U ИП  U ПОР0  (1  )U ВЫХ ]



,
2
(1  )
2
(1  )
U ВЫХ 
142
U ИП  U ПОР0
1 

K 0 (U ВХ  U ПОР0 )

.
KН
(1  )
(9.4)
На участке ВС передаточная характеристика имеет линейную зависимость.
Граничное условие: в точке С транзистор М0 переходит из режима
пологой в режим крутой области:
U СИ 
U ЗИ  U ПОР0
1 
или
U ВЫХ C 
U ВХ C  U ПОР0
1 
.
(9.5)
Решив совместно уравнения (9.4) и (9.5), получим:
U ВЫХ С 
U ИП  U ПОР0
1 

K 0 (U ВХ C  U ПОР0 ) U ВХ C  U ПОР0


,
KН
(1  )
1 
U ИП 
U ВХ C 
U ВЫХ С 
K0
 U ПОР0
KН
,
K0
KН
1
U ИП  U ПОР0
K0
(1 
)(1  )
KН
.
C одной стороны точка переключения РП принадлежит участку BC,
а с другой стороны в этой точке UВЫХ = UВХ = UП. Поэтому
UП 
U ИП  U ПОР0
1 

K 0 (U П  U ПОР0 )

.
KН
(1  )
Отсюда
U ИП  (1 
UП 
1  
K0
)U ПОР0
KН
.
K0
KН
143
Участок СD → U ВХ C  U ВХ  U ВХ D .
М0 работает в режиме крутой области, МН - в пологой области.
2
U ВЫХ (U ВХ  U ПОР0 ) U ВЫХ


I

K


  (1  );
0 
 C0
(1  )
2 


 I  (9.3);
 Н

 I C0  I Н .
2
U ВЫХ (U ВХ  U ПОР0 ) U ВЫХ

K0  

  (1  ) 
(1  )
2 


2
K Н [U ИП  U ПОР0  (1  )U ВЫХ ]

;
2
(1  )
U ВХ  U ПОР0 

K Н (U ИП  U ПОР0 )
K0

K Н (U ИП  U ПОР0 ) 2
2 K 0 (1  )U ВЫХ

(1  )U ВЫХ
K
(1  Н );
2
K0
U ВЫХ 
K Н (U ИП  U ПОР0 ) 2
2 K 0 (1  )U ВХ
.
На этом участке характер зависимости линейно-гиперболический.
Основные параметры:
U1 
U0 
U ИП  U ПОР0
;
1 
K Н (U ИП  U ПОР0 )
2K 0
U ИП  (1 
UП 
1  
144
;
K0
)U ПОР0
KН
K0
KН
.
9.4. Передаточная характеристика и параметры
инвертора с квазилинейной нагрузкой
На рис.9.13 приведена электрическая схема инвертора с квазилинейной нагрузкой. Распишем напряжения на транзисторах.
U СИ  U ВЫХ ,
Для М0 → U ЗИ  U ВХ ,
U ПИ  0 ,
U ПОР  U ПОР0 .
U СИ  U З  U ВЫХ ,
Для МН → U СИ  U ИП  U ВЫХ ,
U ПИ  0  U ВЫХ   U ВЫХ ,
U ПОР  U ПОР0   U ВЫХ .
В инверторе с квазилинейной
нагрузкой транзистор МН всегда
работает в крутой области:
U СИ Н 
U ЗИ Н  U ПОРН
1 
U ИП  U ВЫХ 
Рис.9.13. Электрическая схема
инвертора с квазилинейной нагрузкой
;
U З  U ВЫХ  U ПОР0  U ВЫХ
1 
;
U З  U ИП (1  )  U ПОР0 .
(9.6)
Таким образом, для обеспечения режима крутой области нагрузочного транзистора необходимо выполнение условия для напряжения питания на затворе относительно напряжения питания. При этом ток, протекающий через нагрузочный транзистор, определяется как
U СИ (U ЗИ  U ПОР ) U СИ 2 
Н
Н
Н
Н
  (1  ) .
IН  KН  

( 1  )
2 


После подстановки напряжений получим следующее выражение:
145
 (U ИП  U ВЫХ )(U З  U ПОР0  (1  )U ВЫХ )
IН  KН  

(1  )


(U ИП  U ВЫХ ) 2 
  (1  ) 
2


 2(U З  U ПОР0 )

KН
 (U ИП  U ВЫХ )  
 (U ИП  U ВЫХ )  (1  ) .
2
(1  )


(9.7)
На рис.9.14 приведены совместная ВАХ и передаточная характеристики. Рассмотрим более подробно режимы транзисторов на различных
участках работы логического элемента.
Рис.9.14. Характеристики инвертора с квазилинейной нагрузкой:
а - совместная ВАХ; б - передаточная
Участок AB → 0  U ВХ  U ВХ B .
М0 работает в режиме отсечки, МН - в крутой области.
Исходя из режимов работы и условия равенства токов, распишем
систему уравнений и определим выходное напряжение.
Тогда
 I C0  0;

 I Н  (9.7);
I  I ,
Н
 C0
1
U ВЫХ  U ВЫХ
 U ИП .
Граничное условие: в точке В транзистор М0 переходит из режима
отсечки в режим пологой области, т.е. U ВХ B  U ПОР0 .
146
Участок BC → U ВХ B  U ВХ  U ВХ C .
М0 работает в режиме пологой области, МН - в крутой области.
2
2

K 0 (U ЗИ 0  U ПОР0 )
K (U ВХ  U ПОР0 )

 0
;
 I C0 

2
(1  )
2
(1  )

 I Н  (9.7);

 I C0  I Н .
2
K 0 (U ВХ  U ПОР0 )


2
(1  )

 2 (U З  U ПОР0 )

KН
 (U ИП  U ВЫХ )  
 (U ИП  U ВЫХ )  (1  ) ,
2
(1  )


U ВХ  U ПОР0 
 (1  )
 2 (U З  U ПОР0 )
 (9.8)
KН
(U ИП  U ВЫХ ) 
 (U ИП  U ВЫХ ) .
K0
(1  )


На участке ВС передаточная характеристика имеет квадратичную
зависимость.
Граничное условие: в точке С транзистор М0 переходит из режима
пологой в режим крутой области:
U СИ 
U ЗИ  U ПОР0
1 
или
U ВЫХ С 
U ВХ С  U ПОР0
1 
.
(9.9)
Решив совместно уравнения (9.8) и (9.9), получим:
U ВХ С  U ПОР0 
 (1  )
 2 (U З  U ПОР0 )

KН
(U ИП  U ВЫХ С ) 
 (U ИП  U ВЫХ С ) ;
K0
(1  )


147
U ВХ С  U ПОР0  (1  ) 
K Н [U ИП (1  )  U ВХ С  U ПОР0 ]  2 (U З  U ПОР0 ) U ИП (1  )  U ВХ С  U ПОР0


K0
(1  )
(1  )
(1  )



.

C одной стороны точка переключения РП принадлежит участку BC,
а с другой стороны в этой точке UВЫХ = UВХ = UП. Поэтому
U П  U ПОР0
(1  )

 2 (U З  U ПОР0 )

KН
(U ИП  U П ) 
 (U ИП  U П ) .
K0
(1  )


Участок СD → U ВХ C  U ВХ  U ВХ D .
М0 работает в режиме крутой области, МН - в крутой области.
2
U ВЫХ (U ВХ  U ПОР ) U ВЫХ


I

K



  (1  );
0
 С0
(1  )
2 



 I Н  (9.7);

 IС 0  IН .
2
U ВЫХ (U ВХ  U ПОР0 ) U ВЫХ

K0  

  (1  ) 
(1  )
2 

 2 (U З  U ПОР0 )

KН
 (U ИП  U ВЫХ )  
 (U ИП  U ВЫХ )  (1  ) .
2
(1  )



U ВХ  U ПОР0
 2 (U З  U ПОР0 )

2
K Н (U ИП  U ВЫХ ) 
 (U ИП  U ВЫХ )  K 0U ВЫХ
(
1


)




2 K 0U ВЫХ
 (1  )  U ПОР0 


K НU ИП (U З  U ПОР0 )
K 0U ВЫХ

K Н (U З  U ПОР0 )
K НU ВЫХ (1  ) U ВЫХ (1  )

 U ПОР0 
2K 0
2

K НU ИП 2 (U З  U ПОР0 )  U ИП (1  )
148
2 K 0U ВЫХ
K0

K Н (U З  U ПОР0 )
K0
2
K НU ИП
(1  )

2 K 0U ВЫХ

  U ВЫХ (1  )  K Н  1;
2
K
 0


U ВЫХ 
K НU ИП [2(U З  U ПОР0 )  U ИП (1  )]
2 K 0U ВХ
.
На этом участке характер зависимости линейно-гиперболический.
Основные параметры:
U 1  U ИП ;
U0 
K Н [2(U З  U ПОР0 )  U ИП (1  )]
2K 0
.
9.5. Передаточная характеристика и параметры
инвертора с токостабилизирующей нагрузкой
На рис.9.15 приведена электрическая схема инвертора с токостабилизирующей нагрузкой. Распишем напряжения на транзисторах.
U СИ  U ВЫХ ,
Для М0 →
U ЗИ  U ВХ ,
U ПИ  0 ,
U ПОР  U ПОР0 .
U СИ  U ИП  U ВЫХ ,
Для МН → U ЗИ  0 ,
U ПОР  U ОТС .
В инверторе с токостабилизирующей нагрузкой транзистор
МН со встроенным каналом, т.е. Рис.9.15. Электрическая схема инвертора
с токостабилизирующей нагрузкой
его пороговое напряжение меньше
нуля. При UЗИ = 0 транзистор МН
находится в открытом состоянии (см. рис.9.6). Ток, протекающий через
нагрузочный транзистор, зависит от напряжения UСИ (UВЫХ), которое
определяет режим работы транзистора (крутая или пологая область).
На рис.9.16 приведены совместная ВАХ и передаточная характеристики инвертора с токостабилизирующей нагрузкой.
149
Рис.9.16. Характеристики инвертора с токостабилизирующей нагрузкой:
а - совместная ВАХ; б - передаточная
Участок АВ  0  U ВХ  U ВХ B .
М0 работает в режиме отсечки, МН - в крутой области.
Исходя из режимов работы и условия равенства токов, распишем
систему уравнений и определим выходное напряжение.
 I C0  0;

 (U ИП  U ВЫХ )(U ОТС ) (U ИП  U ВЫХ ) 2 

I

K
(
1


)


;
 Н
Н
1 
2



I  I ;
Н
 C0
1
U ВЫХ  U ВЫХ
 U ИП .
Граничное условие: в точке В транзистор М0 переходит из режима
отсечки в режим пологой области, т.е. U ВХ B  U ПОР0 .
Участок BC → U ВХ B  U ВХ  U ВХ C .
М0 работает в режиме пологой области, МН - в крутой области.
2
2

K 0 (U ЗИ  U ПОР0 )
K 0 (U ВХ  U ПОР0 )
I




;
 C0
2
(1  )
2
(1  )

 (U ИП  U ВЫХ )(U ОТС ) (U ИП  U ВЫХ ) 2 

I

K
(
1


)


;
Н
 Н
1 
2




 I C0  I Н .
150
2
K 0 (U ВХ  U ПОР0 )


2
(1  )
 (U  U ВЫХ )(U ОТС ) (U ИП  U ВЫХ ) 2 
 K Н (1  )   ИП

,
1 
2


U ВХ  U ПОР0 
 (1  ) 
 2 (U ОТС )

KН
(U ИП  U ВЫХ ) 
 (U ИП  U ВЫХ ) .
K0
 (1  )

(9.10)
На участке ВС передаточная характеристика имеет квадратичную
зависимость.
Граничное условие: в точке С транзистор МН переходит из режима
крутой в режим пологой области:
U СИ 
U ЗИ  U ПОР
1 
или
U ИП  U ВЫХ С 
 U ОТС
,
1 
U ВЫХ С  U ИП 
U ОТС
.
1 
(9.11)
Решив совместно уравнения (9.10) и (9.11), получим:
U ВХ С  U ПОР0 
 (1  )
 2 (U ОТС )

KН
(U ИП  U ВЫХ С ) 
 (U ИП  U ВЫХ С ) ,
K0
 (1  )

U ВЫХ С  U ИП 
U ОТС
,
1 
U ВХ С  U ПОР0  U ОТС
KН
.
K0
151
Участок CD → U ВХ C  U ВХ  U ВХ D .
М0 и МН работают в режиме пологой области.

(U  U ПОР0 ) 2 K 0 (U ВХ  U ПОР0 ) 2
 I C0  K 0  ЗИ


;
2
(1  )
2
(1  )

2

K Н U ОТС
;
 IН 
2 1 

 I C0  I Н .
2
2
K 0 (U ВХ  U ПОР0 )
K U

 Н ОТС ,
2
(1  )
2 1 
KН
U ВХ  U ПОР0  U ОТС
.
K0
(9.12)
Получили вертикальную прямую на передаточной характеристике.
При этом выходное напряжение изменяется от U ВЫХ С до U ВЫХ D .
Граничное условие: в точке D транзистор М0 переходит из режима
пологой области в режим крутой области:
U ЗИ  U ПОР
1 
U СИ 
или
U ВЫХ D 
U ВХ D  U ПОР0
.
1 
После подстановки этого условия в уравнение (9.12) получим:
 U ОТС
U ВЫХ D 
1 
KН
K0
.
C одной стороны точка переключения РП принадлежит участку CD, а с
другой стороны в этой точке U ВЫХ  U ВХ  U П  U ПОР0  U ОТС
152
KН
.
K0
Участок DE → U ВХ D  U ВХ  U ВХ E .
М0 работает в режиме крутой области, МН - в режиме пологой
области:
2

U

(U  U ПОР ) U ВЫХ

 I C0  K 0   ВЫХ ВХ
  (1  ) ,
(1  )
2 



2
K U
 I Н  Н ОТС ,
2 1 

 I C0  I Н .
2
U ВЫХ (U ВХ  U ПОР0 ) U ВЫХ

K Н U ОТС 2
K0  

;
  (1  ) 
(1  )
2 
2 1 

U ВХ  U ПОР0 
K Н  U ОТС 2
U
(1  )
 ВЫХ
.
2 K 0 (1  )U ВЫХ
2
На этом участке характер зависимости линейно-гиперболический.
Основные параметры:
U 1  U ИП ;
U0 
K Н U ОТС 2
;
2 K 0 (1  )U ИП
U П  U ПОР0  U ОТС
KН
.
K0
9.6. Передаточная характеристика и параметры
комплементарного инвертора
В комплементарном инверторе транзистор Мр р-канальный, т.е. его
пороговое напряжение меньше нуля, транзистор Мn n-канальный, т.е.
его пороговое напряжение больше нуля (рис.9.17).
153
U СИ  U ВЫХ ,
Для Мn →
U ЗИ  U ВХ ,
U ПИ  0 ,
U ПОР  U ПОРn 0 .
U СИ  U ВЫХ  U ИП ,
Для Мp →
U ЗИ  U ВХ  U ИП ,
U ПИ  0 ,
U ПОР  U ПОР p 0 .
Рис.9.17. Электрическая схема
КМОП-инвертора
На
рис.9.18
приведены
совместная ВАХ и передаточная
характеристики КМОП-инвертора.
Рис.9.18. Характеристики КМОП-инвертора: а - совместная ВАХ;
б - передаточная
На участке AB 0  U ВХ  U ВХ B .
Мn работает в режиме отсечки, Мp - в режиме крутой области.
Исходя из режимов работы и условия равенства токов, распишем
систему уравнений и определим выходное напряжение:
I n  0;

 (U ВЫХ  U ИП )(U ВХ  U ИП  U ПОР p 0 ) (U ВЫХ  U ИП ) 2 


;
I p  K p (1  ) 
1 
2



I  I ;
p
 n
1
U ВЫХ  U ВЫХ
 U ИП .
154
Граничное условие: в точке В транзистор Мn переходит из режима
отсечки в режим пологой области, т.е. U ВХ B  U ПОРn 0 .
Участок BC → U ВХ B  U ВХ  U ВХ C .
Мn работает в режиме пологой области, Мp - в режиме крутой области.
2
2
K n (U ЗИ  U ПОРn 0 )
K n (U ВХ  U ПОРn 0 )

I




;
 n
2
(1  )
2
(1  )


2
 I  K (1  )  (U ВЫХ  U ИП )(U ВХ  U ИП  U ПОР p 0 )  (U ВЫХ  U ИП )  ;


p
p

1 
2



I

I
.

p
 n
2
K n (U ВХ  U ПОРn 0 )


2
(1  )
 (U ВЫХ  U ИП )(U ВХ  U ИП  U ПОР p 0 ) (U ВЫХ  U ИП ) 2 
K p (1  ) 

,
1 
2


(U ВХ  U ПОРn 0 ) 2 
2K p
Kn
(1  ) 2 
 (U ВЫХ  U ИП )(U ВХ  U ИП  U ПОР p 0 ) (U ВЫХ  U ИП ) 2 


  0.
1 
2


(9.13)
На участке ВС передаточная характеристика имеет квадратичную
зависимость.
Граничное условие: в точке С транзистор Мp переходит из режима
крутой в режим пологой области:
U СИ 
U ЗИ  U ПОР
1 
или
U ВЫХ С  U ИП 
U ВХ С  U ИП  U ПОР p 0
1 
,
155
U ВЫХ С 
U ВХ С  U ИП  U ПОР p 0
1 
.
(9.14)
Решив совместно уравнения (9.13) и (9.14), получим:
(U ВХ С  U ПОРn 0 ) 2 
U ВХ С 
Kp
Kn
(U ВХ С  U ИП  U ПОР p 0 ) 2  0 ;
U ИП  U ПОРn 0  U ПОР p 0
1
Kp
.
Kn
Участок CD → U ВХ C  U ВХ  U ВХ D .
Мn и Мp работают в режиме пологой области.
2
2

K n (U ЗИ  U ПОРn 0 )
K n (U ВХ  U ПОРn 0 )
I




;
 n
2
(
1


)
2
(
1


)

2
2
K p (U ЗИ  U ПОР p 0 )
K p (U ВХ  U ИП  U ПОР p 0 )


;
Ip 
2
(1  )
2
(1  )

 I n  I p .
2
2
K p (U ВХ  U ИП  U ПОР p 0 )
K n (U ВХ  U ПОРn 0 )


;
2
(1  )
2
(1  )
Kp


)  2U ВХ U ПОРn 0 
(U ПОР p 0  U ИП ) 
Kn
Kn


Kp
2
 U ПОР

(U ПОР p 0  U ИП ) 2  0 .
n0
Kn
2
U ВХ
(1 
Kp
(9.15)
Получили вертикальную прямую на передаточной характеристике.
При этом выходное напряжение изменяется от U ВЫХ С до U ВЫХ D .
Граничное условие: в точке D транзистор Мn переходит из режима
пологой в режим крутой области:
156
U СИ 
U ЗИ  U ПОР
1 
или
U ВЫХ D 
U ВХ D  U ПОРn 0
1 
.
После подстановки этого условия в уравнение (9.15) получим:
U ИП 
U ВЫХ D 
Kp
Kn
U ПОРn 0  U ПОР p 0

1  1 

K p 
Kn 

.
C одной стороны точка переключения РП принадлежит участку CD,
а с другой стороны в этой точке
U ВЫХ  U ВХ  U П 
U ИП  U ПОРn 0  U ПОР p 0
1
.
Kp
Kn
Участок DE → U ВХ D  U ВХ  U ВХ E .
Мn работает в режиме крутой области, Мp - в режиме пологой области.
2
U ВЫХ (U ВХ  U ПОРn 0 ) U ВЫХ


I

K



  (1  ) ;
n
n

1 
2 


2
K p (U ВХ  U ИП  U ПОР p 0 )

;
I p 
2
(1  )

 I n  I p .
U ВЫХ (U ВХ  U ПОРn 0 ) U ВЫХ 2 
Kn  

  (1  ) 
1 
2 


2
K p (U ВХ  U ИП  U ПОР p 0 )
2
(1  )
;
157
U ВЫХ 

U ВХ  U ПОРn 0
1 
(U ВХ  U ПОРn 0 ) 2
(1  ) 2


2
K p (U ВХ  U ИП  U ПОР p 0 )
Kn
(1  ) 2
.
На этом участке характер зависимости квадратичный.
Граничное условие: в точке E транзистор Мp переходит из режима
пологой области в режим отсечки:
U ВХ E  U ЗИ p  U ПОР p 0 ,
U ВХ E  U ИП  U ПОР p 0 ,
U ВХ E  U ИП  U ПОР p 0 .
Участок EF → U ВХ E  U ВХ  U ВХ F  U ИП .
Мn работает в режиме крутой области, Мp - в режиме отсечки.
2
 I  K  U ВЫХ (U ВХ  U ПОРn 0 )  U ВЫХ   (1  ) ;

n 
 n
(1  )
2 


Ip  0;

 I n  I p .
U ВЫХ  0  U 0 .
Основные параметры:
U 1  U ИП ;
U 0  0;
U ИП  U ПОРn 0  U ПОР p 0
UП 
.
Kp
1
Kn
158
9.7. Переходные характеристики логических элементов
на полевых транзисторах
Быстродействие логических элементов на МОП-транзисторах ограничивается сравнительно большими нагрузочными емкостями, которые определяются входными емкостями нагрузочного элемента (затвористок, затвор-сток). Повышение быстродействия требует увеличения
рабочих токов, а следовательно крутизны, т.е. ширины канала и площади, занимаемой транзистором. Поэтому интегральные логические элементы на МОП-транзисторах обладают меньшим быстродействием, чем
элементы на биполярных транзисторах.
В КМОП-логических элементах заряд нагрузочной емкости происходит через открытый нагрузочный транзистор, работающий в крутой
области, что повышает быстродействие.
Для объяснения переходной характеристики рассмотрим подробнее
процесс перезаряда нагрузочной емкости СН (рис.9.19):
 разряд СН происходит при изменении UВЫХ 1→0, когда UВХ переключается 0→1 током IЗАРЯДА = IС0,
протекающим через транзистор М0
(рис.9.20);
 заряд СН происходит при изменении UВЫХ 0→1, когда UВХ переключаРис.9.19. Обобщенная схема
ется 1→0 током IЗАРЯДА = IН, протекаюинвертора
с емкостной нагрузкой
щим через нагрузку (рис.9.20).
Рис.9.20. Совместная ВАХ различных инверторов для анализа
переходной характеристики
159
Рис.9.21. Переходная характеристика
инвертора на полевых транзисторах
Для обеспечения наименьшего
уровня логического нуля U 0 ~ K Н
K0
выбирают KН << K0, поэтому ток
разряда больше тока заряда
(IС0 >> IН). Таким образом, переходной процесс для п-МОП логических элементов несимметричный,
т.е. t10 << t01, tС << tФ (рис.9.21). Исключением
является
КМОПинвертор, в котором U0 = 0 и для
выравнивания фронтов переключения задают Kn0 = Kp0.
9.8. Логические элементы на МОП-транзисторах
Логическая функция в элементах выполняется с помощью группы
переключающих транзисторов, к затворам которых подключены входные напряжения (рис.9.22). При этом необходимо отметить, что нагрузка к группе переключающих транзисторов подключается единая.
1. Группа переключающих транзисторов, включенных последовательно.
Рассмотрим ее на примере двухвходового логического элемента
(рис.9.23). В табл.9.1 приведены режимы работы транзисторов логического элемента.
Рис.9.22. Обобщенная схема многовходового логического элемента
160
Рис.9.23. 2И-НЕ логический
элемент
Таблица 9.1
Таблица истинности элемента
с последовательно включенными транзисторами
А
В
F
Примечания
0
0
1
МА, МВ закрыты
0
1
1
МА закрыт
1
0
1
МВ закрыт
Сквозной ток протекает через
1
1
0
открытые МА-, МВ-транзисторы
Считав логическую функцию с таблицы истинности в совершенной
конъюнктивной форме для F = 0, получим:
F  A  B  A  B.
Таким образом, последовательно включенные транзисторы в
переключающей группе выполняют
логическую функцию И-НЕ.
2. Группа
переключающих
транзисторов, включенных параллельно (рис.9.24). В табл.9.2 приведены режимы работы транзисторов
логического элемента.
Рис.9.24. 2ИЛИ-НЕ логический
элемент
Таблица 9.2
Таблица истинности элемента
с параллельно включенными транзисторами
А
0
В
0
F
1
0
1
0
1
0
0
1
1
0
Примечания
МА, МВ закрыты
Сквозной ток протекает через
открытый МВ-транзистор
Сквозной ток протекает через
открытый МА-транзистор
Сквозной ток протекает через
открытые МА-, МВ-транзисторы
Считав логическую функцию с таблицы истинности в совершенной
дизъюнктивной форме для F = 1, получим:
161
F  A B  A  B .
Таким образом, параллельно включенные транзисторы в переключающей группе выполняют логическую функцию ИЛИ-НЕ.
Пример. Разработать электрическую схему для выполнения логической функции


F  A  CD  B  C

в n-МОП-базисе с нелинейной нагрузкой.
1. Поскольку в n-МОП базисе логическая функция всегда имеет
инверсию, то необходимо преобразовать заданную логическую функцию с помощью правила двойной инверсии к базису И-ИЛИ-НЕ:


 
  
 А  C D  В  С  А  С  D   B  С .
F  A  CD  B  C  A  CD  B  C 
2. Для разработки электрической схемы учтем, что логическое
умножение реализуется последовательным включением транзисторов
переключающей группы, а логическое сложение - параллельным включением транзисторов (рис.9.25).
3. Теперь необходимо подключить единую нагрузку, соответствующую заданному типу логики (рис.9.26).
Рис.9.25. Электрическая схема соединения
n-МОП переключающих транзисторов
логического элемента
162
Рис.9.26. Электрическая схема логического элемента с нелинейной нагрузкой
4. Для задания инверсного сигнала C в электрическую схему
включается инвертор (рис.9.27).
При использовании КМОП элементной базы р-канальные транзисторы включаются по правилу обратной логики (рис.9.28).
Поскольку удельная крутизна p-канальных транзисторов меньше
n-канальных, то для выравнивания фронта и среза необходимо увеличивать топологические размеры W p-МОП.
Рис.9.27. Полная электрическая схема логического элемента,
выполняющего логическую функцию F  A  CD B  C



Рис.9.28. Логические элементы на КМОП: а - 2И-НЕ; б - 2ИЛИ-НЕ
163
9.9. Определение эквивалентной крутизны группы
переключающих транзисторов
Так как крутизна измеряется в [мА/В2], то ее можно определить как
проводимость при единичном напряжении.
Для определения напряжения
уровня логического нуля необходимо знать эквивалентную крутизну
группы переключающих транзисторов (рис.9.29).
При последовательном соединении переключающих транзисторов,
имеющих крутизны k1, k2, …, kn, эквивалентная крутизна этой группы будет определяться как
Рис.9.29. Схема логического элемента с эквивалентным транзистором
1
kЭКВ

1
1
1

 ... 
;
k1 k 2
kn
если k1 = k2 = …= kn = k, то получим
kЭКВ 
k
,
n
где n - число последовательно включенных транзисторов в переключающей группе.
При параллельном соединении переключающих транзисторов,
имеющих крутизны k1, k2, …, kn, эквивалентная крутизна этой группы
будет определяться как
kЭКВ  k1  k2  ...  kn ;
если k1 = k2 = …= kn = k, то получим
k ЭКВ  k  n ,
где n - число параллельно включенных транзисторов в переключающей
группе.
164
9.10. Расщепление передаточной характеристики.
Определение наихудшего случая
для уровня логического нуля
Рассмотрим логические элементы И-НЕ (рис.9.30), ИЛИ-НЕ
(рис.9.31) и определим крутизну эквивалентного транзистора.
В логическом элементе И-НЕ сквозной ток протекает через нагрузку и открытые транзисторы МА, МВ, имеющие одинаковую крутизну k
только при UА,В = 1. Тогда IН = IА = IВ, и уровень логического нуля пропорционален
kН
, где
k ЭКВ
kЭКВ 
k
.
2
В логическом элементе ИЛИ-НЕ сквозной ток протекает через нагрузку и открытые транзисторы МА, МВ, имеющие одинаковую крутизну
k, в трех случаях:
kЭКВ  k ;
 при UА = 1
открыт МА,
I Н = I А,
 при UВ = 1
открыт МВ,
I Н = I В,
 при UА,В = 1
открыты МА, МВ,
I Н = I А = I В,
Рис.9.30. Сквозной ток, протекающий
в логическом элементе 2И-НЕ
kЭКВ  k ;
kЭКВ  2k.
Рис.9.31. Сквозной ток, протекающий
в логическом элементе 2ИЛИ-НЕ
165
Рассмотрим совместную ВАХ и передаточную характеристики
(рис.9.32). Более высокий уровень логического нуля соответствует наихудшему случаю.
Рис.9.32. Расщепление уровня логического нуля U0: а - совместная ВАХ;
б - передаточная характеристика
Таким образом, наихудшим случаем для определения уровня логического нуля U0 в элементе ИЛИ-НЕ является условие kЭКВ = k.
Пример. Определить максимальную и минимальную эквивалентную крутизну для переключающих транзисторов логического элемента
(рис.9.33). Транзисторы все одинаковые и имеют крутизну k.
Рис.9.33. Электрическая схема логического элемента
166
Составим таблицу истинности:
А
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
В
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
С
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
D
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
F
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
kЭКВ
kЭКВ1 = k/3
kЭКВ2 = k/2
*
Распишем более подробно расчет эквивалентной крутизны для
случая, отмеченного (*):
kCD  k / 2;
3k
;
2
1 2
5
 

;
k 3k 3k
k BCD  k  k / 2 
1
k ЭКВ 3

1
k ABCD
3k
;
5
 k ЭКВ 2  kЭКВ 1 .
kЭКВ 3 
kЭКВ 3
Следовательно, в наихудшем случае наибольшее значение уровня
логического нуля соответствует наименьшей эквивалентной крутизне,
определяемой самой длинной последовательной цепочкой переключающих транзисторов kmin = k/3.
Наименьшее значение уровня логического нуля соответствует наибольшей крутизне, определяемой с учетом всех параллельных цепей
включения транзисторов kmax = 3k/5.
167
9.11. Влияние параметров транзисторов
на характеристики логического элемента
Пороговое напряжение U ПОР0 , коэффициент влияния подложки η,
удельная крутизна kУД - физические параметры, которые определяются
технологической структурой транзистора.
1
Напряжение уровня логической единицы U для элементов с линейной, квазилинейной, токостабилизирующей нагрузкой и КМОП
пропорционально UИП; для элемента с нелинейной нагрузкой
U1 
U ИП  U ПОР0
1 
.
Таким образом, U1 зависит от условий эксплуатации UИП и физических параметров U ПОР0 , η.
Схемы логических элементов на МОП-транзисторах называются
схемами с отношением, поскольку напряжение уровня логического нуля
зависит от соотношения kН/k0.
Так как
k  k УД
W
,
L
то
U0 
WН  L0
.
LН  W0
Если крутизну нагрузочного транзистора увеличить в 2 раза, то
kН↑(WН↑ или LН↓), I 2k Н  I k Н в 2 раза,
U 20k Н  U 0 (рис.9.34).
Если крутизну переключающего транзистора увеличить в 2 раза, то
k0↑ (W0↑ или L0↓), I 2k 0  I k 0 в 2 раза,
U 20k 0  U 0 (см. рис.9.34).
168
Рис.9.34. Влияние крутизны транзисторов на уровень логического нуля U0
Для обеспечения высоких помехоустойчивости и помехозащищенности логического элемента необходимо понижать напряжение уровня
логического нуля, т.е. уменьшать крутизну нагрузочного транзистора и
увеличивать крутизну переключающего транзистора.
9.12. Сопряжение ТТЛ- и КМОП-схем
Наиболее широкое применение имеют логические элементы на
МОП-транзисторах, поскольку по своим логическим уровням совместимы с ТТЛ-элементами. НСТ-схемы - быстродействующие КМОП, совместимые с ТТЛ (High-speed CMOS, TTL compatible), работают с напряжением питания 5 В и их можно использовать совместно с ТТЛсхемами, работающими с таким же напряжением питания. Логические
уровни НСТ-схем составляют U1 = (2 ÷ 3,4) В, U0 = (0,33 ÷ 0,8) В. Эти
уровни устанавливаются в процессе изготовления путем создания транзисторов с разными порогами переключения, что приводит к различным
передаточным характеристикам.
При сопряжении ТТЛ- и КМОП-схем следует учитывать:
1) запас помехоустойчивости по постоянномй току, который зависит от напряжения на выходе схемы, являющегося источником сигнала,
а также напряжения на входе, подключенного к данному выходу;
2) коэффициент разветвления по выходу. Если ТТЛ-схема управляет КМОП, то проблем не возникает, так как при любом уровне сигна169
ла входы КМОП представляют собой емкостную нагрузку. Если КМОП
управляет ТТЛ-схемой, особенно при низком уровне входного сигнала,
то требуется значительный ток по сравнению с возможностями выходных каскадов НСТ-схем;
3) величину емкостной нагрузки, которая приводит к увеличению
как задержки, так и мощности рассеивания. Особенно чувствительным к
емкостной нагрузке является НСТ-элемент.
В табл. 9.3 приведены параметры, характеризующие логические
элементы. Из нее следует, что КМОП с напряжением питания 3,3 В могут работать совместно с ТТЛ-схемами с напряжением питания 5 В.
Таблица 9.3
Сравнение логических уровней различных элементов
Параметр, В
КМОП
ТТЛ
UИП
5
3,3
5
UВЫХ1
4,44
2,4
2,4
UВХ1
3,5
2,0
2,0
UП
2,5
1,5
1,5
UВХ0
1,5
0,8
0,8
UВЫХ0
0,5
0,4
0,4
На входы элемента не всегда можно подавать напряжение, превышающее напряжение питания UИП. Эта проблема возникает в том случае, если в системе применяются логические схемы с напряжением питания как 5 В так и 3,3 В. На рис. 9.35,а приведена схема входного
каскада НСТ, которая содержит два смещенных в обратном направлении фиксирующих диода. Диод Д2, включенный между входом и шиной питания, замыкает вход на шину питания, когда входной сигнал
превышает напряжение питания UИП. С помощью диода Д1 шунтируют
вход на землю, когда входной сигнал становится отрицательным во
время переходного процесса. Однако вход с шунтирующими диодами
имеет небольшое входное сопротивление в отличие от КМОП, которое
определяется сопротивлением смещенного в прямом направлении диода, по которому потечет большой ток. На рис. 9.35,б приведена КМОПсхема, на вход которой можно подавать напряжение 5 В. Во входном
каскаде отсутствует диод Д2, но благодаря диоду Д1 сохраняется шунтирование при отрицательных выбросах напряжения. В этом случае
транзисторы, используемые в схемах, должны выдерживать напряжения
большие, чем UИП.
170
Рис.9.35. Схемы входных каскадов: а - не допускающие напряжение 5 В;
б - допускающие напряжение 5 В
Когда выходы схемы с тремя состояниями с напряжением питания
3,3 и 5 В объединяются, то необходимо проверить возможность выходных цепей выдерживать напряжение 5 В. Схема с источником 5 В является источником сигнала для выхода 3,3-вольтовой схемы. На рис.9.36,а
в обычной КМОП-схеме, находящейся в состоянии высокого импеданса
на выходе, если напряжение на затворе М1 поддерживается равным 0 В,
Рис.9.36. Схемы выходных каскадов с тремя состояниями: а - не допускающие
напряжение 5 В; б - допускающие напряжение 5 В
171
а напряжение на затворе М2 - равным напряжению питания, то оба
транзистора закрыты. Далее, если на выход элемента с питанием 3,3 В
поступает напряжение 5 В, то на стоке М2 будет 5 В, тогда как на затворе - 3,3 В. Так как потенциал затвора ниже, чем потенциал стока, то
М2 откроется и потечет большой ток с выхода до шины питания. Таким
образом, напряжение 5 В для этих схем недопустимо. На рис.9.36,б приведен выходной каскад, допускающий напряжение 5 В. Дополнительный p-канальный транзистор М3 предотвращает отпирание М2. Если
напряжение на выходе выше напряжения питания, то открывается М3,
обеспечивая малое сопротивление между выходом и затвором М2. При
этом транзистор М2 остается закрытым, поскольку напряжение на его
затворе выше напряжения на стоке.
Итак, при применении в одной системе ТТЛ и КМОП с пониженным питанием следуют три правила сопряжения:
1) выходы КМОП можно непосредственно подавать на входы ТТЛ
при соблюдении обычных ограничений на выходной ток;
2) выходы ТТЛ можно непосредственно соединять со входами
КМОП, если они допускают входные напряжения 5 В;
3) выходы ТТЛ и КМОП в третьем состоянии можно соединять,
если выходы КМОП допускают напряжение 5 В.
172
10. Элементы памяти
Кроме логических элементов для комбинационных схем при построении последовательностных схем требуются элементы памяти (ЭП),
которые осуществляют хранение двоичной информации в течение требуемого времени.
В зависимости от способа хранения информации элементы памяти
подразделяют на:
1) статические - в качестве ЭП используется бистабильная ячейка
(БЯ), позволяющая хранить информацию сколь угодно долго;
2) динамические - состоят из компонента (конденсатор, транзистор
или диод), имеющего емкость, которую можно перезаряжать, и транзисторных ключей, управляющих процессами его зарядки и разрядки.
Информация в таких элементах сохраняется в течение времени, определяемого перезарядом, вызванным током утечки.
БЯ представляет собой два инвертирующих логических элемента
(ИЛИ-НЕ или И-НЕ), соединенных перекрестными связями: прямой и
обратной (рис.10.1).
На основе ЭП строятся триггеры - схемы, имеющие два устойчивых состояния, которые устанавливаются при подаче соответствующей
комбинации сигналов на управляющие входы и сохраняются в течение
заданного времени после окончания действия этих сигналов. Многие
Рис.10.1. БЯ хранения: а - на элементах ИЛИ-НЕ и "Запрет";
б - на элементах И-НЕ и "Импликация"
173
типы триггеров, наряду с хранением информации, осуществляют ее
преобразование: сдвиг во времени, счет и др.
В зависимости от комбинации сигналов, управляющих переключением, триггеры могут быть RS, JK, T, D.
По типу используемых ЭП триггеры подразделяют на:
 статические;
 динамические;
 статико-динамические.
10.1. Классификация полупроводниковых
запоминающих устройств
Запоминающие устройства (ЗУ) предназначены для приема, хранения и выдачи информации и характеризуются числом единиц хранимой
информации (бит).
В цифровых системах с большой емкостью памяти, например в
компьютерах, ЗУ подразделяются на внешние и внутренние.
Внешние ЗУ служат для хранения информации в виде базы данных
и программного обеспечения системы. Это дискеты, магнитные CDдиски. Достоинством внешних ЗУ является сохранение информации при
отключении питания. Однако внешние ЗУ довольно громоздки и имеют
низкое быстродействие.
Внутренние ЗУ делятся на оперативные и постоянные.
Оперативные ЗУ (ОЗУ) выполняют запись, хранение и считывание
произвольной двоичной информации. Они определяют процесс текущей
обработки информации и массив обрабатываемых данных. Сверхоперативные ЗУ (СОЗУ) имеют быстродействие, соответствующее основным
функциональным блокам системы. Ассоциативные ЗУ (АЗУ) кроме
функций хранения, оперативной записи и считывания реализуют операцию ассоциативного сравнения.
Постоянные ЗУ (ПЗУ) осуществляют хранение и выдачу единожды
записанной информации, содержание которой в ходе работы системы
не изменяется. Они сохраняют информацию при отключении питания.
ПЗУ используют для сохранения в процессе работы стандартных подпрограмм и табличных значений различных функций. Применение ПЗУ
увеличивает логические возможности, повышает быстродействие и надежность, уменьшает емкость ОЗУ. В ПЗУ хранимая информация фиксируется на одном из этапов изготовления. В программируемых ПЗУ
174
информация фиксируется однажды электрическим способом. Если
необходимо периодическое изменение информации, используют репрограммируемые ПЗУ (РПЗУ). Однако в этом случае запись не является
оперативной, так как время записи значительно превышает время считывания.
В состав ОЗУ и ПЗУ входят накопитель информации и схемы обслуживания. Накопитель содержит запоминающие ячейки (ЗЯ), хранящие информацию в двоичном коде необходимой разрядности. Каждый
разряд хранится в отдельной ЗЯ. Например, ОЗУ емкостью 1 Кбит 1024 бит (ЗЯ).
По способу выдачи информации устройства памяти подразделяются на ЗУ с произвольной и последовательной выборками.
В ЗУ с произвольной выборкой в произвольный момент времени
можно выполнить запись или считывание информации в любой ЗЯ.
В ЗУ с последовательной выборкой содержимое каждого ЭП может изменяться или выдаваться только через определенные периоды
времени, называемые периодами обращения. Период обращения складывается из отдельных тактов, равных количеству ЗЯ. За такт происходит опрос одной ЗЯ. Поэтому ЗУ с последовательной выборкой имеют
меньшее быстродействие, чем ЗУ с произвольной выборкой. В зависимости от структуры организация выборки может быть одноразрядной
или словарной, когда выбирается слово или его часть.
10.2. Основные параметры запоминающих устройств
К основным параметрам ЗУ относятся:
 информационная емкость N - максимальный объем хранимой
информации, определяемый числом ЗЯ;
 быстродействие, которое характеризуют два параметра:
- время выборки - интервал времени между моментом подачи
сигнала выборки и моментом появления информации на выходе;
- цикл записи - минимально допустимое время между моментом
подачи сигнала выборки при записи и моментом начала последующей операции считывания.
Остальные параметры - потребляемая мощность Р, логические
уровни U0, U1, помехоустойчивость, нагрузочная способность - определяются так же, как для цифровых схем.
175
10.3. Структура ОЗУ с произвольной выборкой
Рассмотрим схему ОЗУ с произвольной выборкой (рис.10.2). Накопитель или матрица состоит из n-строк и m-столбцов, образующих mразрядное слово. Информационная емкость памяти N = nm бит
(n-слов по m-разрядов). Шины, по которым соединены входы и выходы,
называются адресными и разрядными.
Рис.10.2. Схема ОЗУ с произвольной выборкой
176
Адресные и разрядные формирователи согласовывают уровни сигналов, поступающих от внешних схем по входам X, Y, с логическими
уровнями схем обслуживания.
Дешифраторы осуществляют выбор требуемых ЗЯ подачей сигналов. Дешифратор преобразует n-входов в 2n-выходов.
В структуре статического ОЗУ используются сигналы управления:
ИВ - информационный вход; РЗ - разрешение записи; ВК - выборка кристалла. Сигнал выборки кристалла выбирает требуемую микросхему
памяти в ЗУ, состоящем из ряда микросхем. Сигнал разрешения записи
при наличии сигнала выборки кристалла осуществляет операцию записи. Сигнал на информационном входе определяет записываемую информацию (0 или 1). Выходной сигнал (Выход) имеет уровни, согласующиеся с цифровыми схемами.
Режимы работы схемы памяти определяются режимом работы
элементов памяти:
 статические, в которых сохранение информации обеспечивается с помощью постоянного источника питания; при отключении источника питания информация разрушается;
 динамические, в которых информация сохраняется в виде зарядов на конденсаторах, входящих в состав элементов памяти, а регенерация информации (восстановление) происходит периодически во время
действия импульсов питания;
 квазистатические, в которых информация сохраняется также в
виде зарядов на конденсаторах, входящих в состав элементов памяти,
однако регенерация информации происходит во время специально выделяемых периодов регенерации, в течение которых производится считывание и повторная запись считанной информации в каждом элементе
накопителя. Такие схемы памяти характеризуются периодом хранения
информации.
177
11. Топологическое проектирование
Планарная технология позволяет использовать групповой метод
изготовления ИС. Это означает, что в каждой технологической операции обрабатывается вся кремниевая пластина (а иногда и несколько
пластин) целиком. При этом каждая пластина содержит сотни кристаллов ИС, а кристалл, в свою очередь, состоит из сотен, тысяч и даже
миллионов компонентов. Поэтому перед каждой основной технологической операцией необходимо обеспечить селективность воздействия на
поверхность пластины. Для этого перед операциями легирования, травления, окисления на пластине создается защитный слой (или маска), в
котором вскрываются окна над теми участками интегральной структуры, которые действительно должны подвергаться обработке при выполнении данной технологической операции.
Следовательно, для реализации электронную схему представляют
двумерным многослойным рисунком, состоящим из геометрических
замкнутых фигур, изображающих отверстия в каждой маске для определенного процесса - топологическим чертежом, или топологией.
Наиболее производительным методом переноса двумерного топологического рисунка на пластину с целью создания трехмерных интегральных структур и схемы в целом является литография.
В микроэлектронике известны следующие методы литографии:
1) фотолитография;
2) электронная литография;
3) рентгеновская литография.
Литография - одна из многократно повторяющаяся операция в изготовлении ИС. От качественных и количественных характеристик
(вносимые загрязнения, дефекты, минимальный воспроизводимый размер) этой операции зависят работоспособность ИС, ее стоимость, быстродействие, потребляемая мощность и т.д.
По мере возрастания плотности компоновки ИС требуется все более жесткий контроль точности взаимного расположения областей интегральной структуры, особенно соответствующих различным топологическим слоям.
В общем случае можно выделить основные причины, приводящие
к трансформации размеров элементов:
178
 случайный уход:
1) при изготовлении фотошаблонов;
2) при переносе изображения на пластину:
а) искажение размеров фигур одного слоя;
б) рассовмещение при экспонировании относительно ранее сформированных слоев:
- для взаимно совмещаемых слоев;
- для взаимно несовмещаемых слоев;
3) в процессе технологической обработки пластины.
 систематический уход:
1) при изготовлении фотошаблонов. Знак (направление) ухода для
каждого экспонирования зависит от типа используемого фоторезиста
(негативный или позитивный) и тональности фотошаблона (светлопольный или темнопольный). Суммарная (алгебраическая) величина
ухода определяется количеством экспонирований, необходимых для
создания рабочего фотошаблона;
2) при переносе изображения на пластину. Знак ухода зависит от тональности рабочего фотошаблона (светлопольный или темнопольный);
3) при технологической обработке пластины. Знак ухода зависит от
типа операции (окисление, травление, легирование и т.п.); величина - от
способа обработки (например, травление может быть плазмохимическим или жидкостным).
Разработчик обязан проанализировать возможные уходы размеров
и в соответствии с требованиями к взаимному расположению областей
интегральной структуры сформулировать проектные топологические
нормы, т.е. ограничения на минимально допустимые размеры топологических примитивов. Тщательно разработанные топологические нормы
должны обеспечивать, с одной стороны, минимизацию размеров кристалла, а с другой стороны - максимальный выход годных с учетом возможного разброса значений каждого размера.
Существенный вклад в упрощение процесса проектирования ИС
внесли Мид и Конвей в 1980 году.
Во-первых, они разработали упрощенную формализованную топологическую модель ИС на n-канальных МДП-транзисторах, которая при
формировании структуры использует всего три основных слоя:
1) диффузионный (тонкий окисел);
2) поликремний;
3) металлизация.
179
Во-вторых, они предложили определять все размеры элементов ИС в
относительных единицах. Известно, что прогресс в изготовлении ИС сопровождается постоянным уменьшением минимально допустимых характерных размеров элементов. Поэтому в качестве единицы измерения
удобнее использовать не абсолютные, а относительные единицы. Такой
единицей, обозначаемой , было предложено считать максимальную величину случайного смещения (возникающего в процессе формирования
транзисторной структуры) элемента топологии на кристалле от того места, где его необходимо расположить. Такой подход позволяет быстро определять минимально допустимые размеры топологических областей.
Мид и Конвей сформулировали правила, соблюдение которых значительно упрощало процесс топологического проектирования ИС:
1. Минимальный размер областей:
 для поликремния Si*, диффузионной области и тонкого окисла - 2;
 для шин металлизации - 3.
Максимальная ширина шин не лимитируется.
2. Минимальный зазор между областями:
 между поликремниевыми (Si*) шинами - не менее 2;
 между диффузионными областями и шинами металлизации
(Ме) - не менее 3;
 между Si* и диффузионной областью вне транзистора - не менее .
Ограничения, соответствующие правилам 1 и 2, иллюстрирует
рис.11.1.
3. При формировании транзистора поликремниевый (Si*) затвор
должен выходить за пределы тонкого окисла не менее чем на 2
(рис.11.2) (так называемый "вылет затвора").
4. При формировании контактов необходимо учитывать несколько
положений. Контакт к любому слою имеет тождественную конфигурацию. Контактное окно (КО) имеет размер 22. Слои, между которыми
создается контакт, должны перекрывать контактное окно на  с каждой
стороны. Принято, что КО не рекомендуется создавать больше, чем минимально допустимый размер (см. рис.11.2). Однако если это необходимо или позволяет место, можно выполнить несколько КО. Наконец,
КО не должно располагаться на расстоянии, меньшем чем 2, от соседних несоединяемых областей.
5. Область тонкого подзатворного окисла должна перекрывать
диффузионную область (вдоль канала) не менее чем на  (рис.11.3).
180
Рис.11.1. Топологические ограничения по шинам металлизации,
диффузионным областям и поликремнию
Рис.11.2. Топологические ограничения при проектировании
МОП-транзистора с поликремниевым затвором
181
Рис.11.3. Топологические ограничения при проектировании
МОП-транзистора с металлическим затвором
6. Область металлического затвора должна перекрывать область
канала не менее чем на 2 со всех сторон (см. рис.11.3).
Фирмы, занимающиеся изготовлением ИС, разрабатывают технологическое описание по существующим маршрутам. В них прописывают необходимый комплект шаблонов технологических слоев и более
точные правила проектирования.
182
Литература
1. Алексенко А.Г., Шагурин И.И. Микросхемотехника. - М.: Радио и
связь, 1990.
2. Джон Ф. Уэйкерли. Проектирование цифровых устройств:
В 2-х кн. - М.: ПОСТМАРКЕТ, 2002.
3. Мурога С. Системное проектирование сверхбольших интегральных схем / Пер. с англ. под ред. В.М. Кисельникова: В 2-х кн. М.: Мир, 1985.
4. Агаханян Т.М. Интегральные микросхемы. - М.: Энергоатомиздат, 1983.
5. Старосельский В.И. Физика полупроводниковых приборов
микроэлектроники: учеб. пособие. - М.: Юрайт, 2011.
6. Королев М.А., Крупкина Т.Ю., Ревелева М.А. Технология, конструкции и методы моделирования кремниевых интегральных микросхем / Под ред. Ю.А. Чаплыгина. - 2-е изд., электронное. - М.: БИНОМ.
Лаборатория знаний, 2012. - 397 с. - URL: http://e.lanbook.com/.
7. Хоровиц П., Хилл У. Искусство схемотехники: Пер. с англ. 7-е изд. - М.: БИНОМ, 2015.
8. Браммер Ю.А., Пащук И.Н. Импульсные и цифровые устройства. - М. : Высшая школа, 2004.
9. Опадчий Ю.Ф., Глудкин О.П., Гуров А.И. Аналоговая и цифровая
электроника / Под ред. О.П. Глудкина. - М.: Горячая линия-Телеком, 2007.
10. Новожилов О.П. Электротехника и схемотехника: В 2-х т. М.: Юрайт, 2015.
11. Угрюмов Е.П. Цифровая схемотехника: учеб. пособие. СПб.: БХВ-Петербург, 2010.
12. Гусев В.Г. Электроника и микропроцессорная техника (для бакалавров): учеб. пособие. - 6-е изд., стер. - М.: Кнорус, 2016.
183
Оглавление
Предисловие .................................................................................................. 3
1. Основы микросхемотехники ИС .......................................................... 5
1.1. Основные термины и определения ................................................... 6
1.2. Этапы и направления развития ИС ................................................... 8
1.3. Классификация ИС ............................................................................. 9
1.3.1. Конструктивно-технологическая классификация ................ 9
1.3.2. Классификация по функциональному назначению ............... 11
1.3.3. Классификация по схемотехнической реализации .............. 13
1.3.4. Классификация по степени интеграции .............................. 13
1.4. Последовательность разработки ИС.............................................. 14
2. Основы цифровой техники .................................................................. 16
2.1. Представление чисел и выполнение арифметических
операций ............................................................................................ 16
2.2. Основы алгебры-логики и выполнение логических
операций ............................................................................................ 19
2.3. Основные логические операции ...................................................... 20
2.4. Формы представления логической функции ................................. 22
2.5. Структурное проектирование цифровых схем
комбинационного типа .................................................................... 26
2.6. Примеры преобразований логических функций ........................... 30
3. Основные параметры и характеристики ЦИС ................................ 35
3.1. Основные параметры ЦИС .............................................................. 36
3.2. Характеристики ЦИС ....................................................................... 40
3.3. Определение измеряемых параметров по характеристикам ........ 43
4. Элементная база на биполярных транзисторах ............................... 47
4.1. Формирование биполярных транзисторов ..................................... 47
4.2. Основные операции в изопланарной технологии .......................... 48
184
4.3. Эквивалентная модель интегрального n–p–n биполярного
транзистора ....................................................................................... 51
4.4. Режимы работы биполярного транзистора .................................... 55
4.5. Эквивалентные схемы p–n–p-транзисторов ................................... 56
4.6. Статические ВАХ транзистора........................................................ 58
5. Диоды в интегральных схемах ............................................................ 60
5.1. Модель идеального диода ................................................................ 60
5.2. Эквивалентная схема интегрального диода ................................... 61
5.3. Аппроксимации ВАХ диода ............................................................ 61
5.4. Варианты реализации интегральных диодов ................................. 63
6. Пассивные элементы ИС...................................................................... 64
6.1. Основные параметры резисторов.................................................... 64
6.2. Реализация интегральных резисторов ............................................ 64
6.3. Эквивалентная модель интегрального резистора .......................... 68
6.4. Реализация интегральных конденсаторов ...................................... 70
7. Элементная база статических ЦИС на биполярных
транзисторах ............................................................................................... 75
7.1. Резисторно-транзисторная логика (РТЛ) ....................................... 75
7.1.1. Характеристики РТЛ ............................................................ 76
7.1.2. Влияние нагрузки на передаточную характеристику ........ 81
7.1.3. Основные параметры РТЛ-элемента .................................. 82
7.2. Эмиттерно-связанная логика (ЭСЛ) ............................................... 83
7.2.1. Принцип работы..................................................................... 84
7.2.2. Входная характеристика ...................................................... 88
7.2.3. Передаточная характеристика ........................................... 91
7.2.4. Выходная характеристика.................................................... 91
7.2.5. Основные параметры ЭСЛ-элемента .................................. 93
7.2.6. Многоярусные ЭСЛ (МяЭСЛ) ................................................ 93
7.3. Диодно-транзисторная логика ......................................................... 98
7.3.1. Расчет передаточной и входной характеристик ............. 100
7.3.2. Выходная характеристика.................................................. 102
7.3.3. Влияние нагрузки на логические уровни .............................. 102
185
7.4. Транзисторно-транзисторная логика ............................................ 104
7.4.1. ТТЛ-элемент с простым инвертором ................................ 104
7.4.2. Передаточная характеристика ......................................... 105
7.4.3. Входная характеристика .................................................... 107
7.4.4. Выходная характеристика.................................................. 108
7.4.5. Влияние нагрузки на передаточную характеристику ...... 108
7.4.6. Основные параметры .......................................................... 110
7.4.7. Многоэмиттерный транзистор ......................................... 110
7.4.8. ТТЛ-элемент со сложным выходным каскадом ................ 112
7.4.9. Модификация логического элемента .................................. 114
7.5. Интегральная инжекционная логика ............................................ 117
7.5.1. И2Л-элементы ....................................................................... 117
7.5.2. Реализация логических функций .......................................... 118
8. Полевые транзисторы ......................................................................... 120
8.1. Типы полевых транзисторов ......................................................... 120
8.2. Определение физических параметров .......................................... 124
8.3. Эквивалентная модель полевого транзистора ............................. 125
8.4. Режимы работы и уравнения ВАХ полевого транзистора .......... 126
8.5. Технологический маршрут изготовления КМОП пары .............. 127
9. Элементная база на полевых транзисторах .................................... 134
9.1. Классификация инверторов на МОП-транзисторах .................... 134
9.2. Передаточная характеристика и параметры инвертора
с линейной нагрузкой..................................................................... 137
9.3. Передаточная характеристика и параметры инвертора
с нелинейной нагрузкой ................................................................. 141
9.4. Передаточная характеристика и параметры инвертора
с квазилинейной нагрузкой ........................................................... 145
9.5. Передаточная характеристика и параметры инвертора
с токостабилизирующей нагрузкой .............................................. 149
9.6. Передаточная характеристика и параметры
комплементарного инвертора........................................................ 153
9.7. Переходные характеристики логических элементов
на полевых транзисторах ............................................................... 159
186
9.8. Логические элементы на МОП-транзисторах ............................. 160
9.9. Определение эквивалентной крутизны группы
переключающих транзисторов .................................................... 164
9.10. Расщепление передаточной характеристики. Определение
наихудшего случая для уровня логического нуля ..................... 165
9.11. Влияние параметров транзисторов на характеристики
логического элемента ................................................................... 168
9.12. Сопряжение ТТЛ- и КМОП-схем ............................................... 169
10. Элементы памяти .............................................................................. 173
10.1. Классификация полупроводниковых запоминающих
устройств ....................................................................................... 174
10.2. Основные параметры запоминающих устройств ...................... 175
10.3. Структура ОЗУ с произвольной выборкой ................................ 176
11. Топологическое проектирование .................................................... 178
Литература ................................................................................................ 183
187
Учебное издание
Миндеева Алла Алексеевна
Микросхемотехника. Учебное пособие
Редактор Е.Г. Кузнецова. Технический редактор Л.Г. Лосякова.
Подписано в печать с оригинал-макета 20.12.2016. Формат 6084 1/16. Печать
офсетная. Бумага офсетная. Гарнитура Times New Roman. Усл. печ. л. 10,90.
Уч.-изд. л. 9,4. Тираж 200 экз. Заказ 102.
Отпечатано в типографии ИПК МИЭТ.
124498, г. Москва, г. Зеленоград, площадь Шокина, дом 1, МИЭТ.