동기-비동기 계수회로
[1. 실험목적]
비동기 및 동기 n진 계수회로의 구성 원리를 통해서 플립플롭의 응용방법을
이해하는데 목적을 둔다.
[2. 관련 이론]
[1] 비동기 n진 계수회로 리플 계수회로(ripple counter)로 n진 계수회로를 설계하는
경우에는 일반적으로
을 만족하는 m을 구한다. 여기서 m은 플립플롭의 개수로서 이것을 사용해서 진 계수
회 로를 만든 다음 n-1 에 대한 2진수를 구한다. n-1 일때 1인 모든 플립플롭의
출력(Q)과 계수회로의 CP입력으로 NAND게이트를 사용한다. 이때 n이 우수이면
CP입력을 직접 NAND게이트에 연결하고 기수이면 CP입력을 약간 지연시켜
트리거(trigger)입력으로 한다. NAND게이트의 출력을 n-1일때 0 인 플립플롭의
preset에 연결한다.
(1) 3진 계수회로
3진 계수회로는 진리표와 같이 Q1, Q2 가 모두 1인 상태, 즉
Z = ( Q1 ∙ Q2 )' = 0 일 때
Z를 조합 논리회로로 만들어 (NAND게이트 사용) Z로서 Q1, Q2 를 모두 0의 상태로
클리어(clear)시킨다. 이것을 회로로 구성하면 그림 8.1과 같다.
<표 8.1> 진리표
(2) 비동기 10진 계수회로 6진 계수회로는 표 8.2에서 보는 바와 같이 Q2와 Q4 가
모두 1인 상태, 즉 Z = ( Q2 · Q4 )' = 0
인 출력으로 Q2 ∼ Q4 를 모두 클리어 시키면 1010 -> 0000 으로 변화하는 10진
계수회로 가 되며 이것을 회로로 구성하면 그림 8.2와 같다.
<표 8.2> 진리표
그림 8.2 비동기 10진계수회로
[2] 동기 n진 계수회로
동기순서 회로의 설계는 상태의 천이표(transition table)를 만들고 이에 의해 입력과
현 상태에 대한 다음 상태를 얻기 위하여서는 어떤 플립플롭을 사용하고 그
플립플롭의 다음 상태(1개의 클록펄스가 가해진 후의 상태)는 어떤 제어 입력이
준비되어 있을 때 얻어질 수 있는가를 생각할 수 있어야 한다. 다음에 제시된 방법에
의해 설계할 때 복잡한 순서회로의 경우 논리 소자의 개수 등을 고려한 경제적이고
안정된 회로를 설계하기 위해서는 많은 경 험이 필요하다.
➀ 회로동작의 기술
모든 입력 및 출력의 관계를 기술한다.
➁ 상태표의 결정
➀의 입출력 관계로부터 초기 상태 및 상태표를 만든다.
➂ 상태표의 최소화
상태표에서 여분 상태를 제거하여 간소화시킨다.
➃ 상태 천이표의 작성
상태표로부터 상태 천이표를 만든다.
➄ 회로의 구성
상태 천이표로부터 어떤 플립플롭을 사용할 것인가를 결정하고 입출력 및 현
상태와 제어신호가 결정되면 회로를 구성한다.
(1) 5진 계수회로
동기식 2진 계수회로를 설계하여 보면 우선 표 8.3과 같은 천이표와 진리표를 만들 수
있다.
<표 8.3> 천이표 및 진리표
Q3i
Q2i
Q1i
Q3j
Q2j
Q1j
J3
K3
J2
K2
J1
K1
0
0
0
0
0
1
0
d
0
d
➀
d
0
0
1
0
1
0
0
d
➀
ⓓ
ⓓ
1
0
1
0
0
1
1
0
d
d
0
➀
d
0
1
1
1
0
0
➀
d
ⓓ
➀
ⓓ
1
1
0
0
0
0
0
d
1
0
d
0
d
1
0
1
d
d
d
d
d
ⓓ
ⓓ
d
d
1
1
0
d
d
d
d
d
d
d
d
d
1
1
1
d
d
d
ⓓ
d
ⓓ
ⓓ
d
d
5진 계수회로의 각 제어 입력에 대한 논리식을 구해보면 다음과 같다.
J3= Q2i ⋅ Q1i , K3=1
J2= Q1i , K2= Q1i
J1=Q3' , K1
논리식에 의해 회로를 구성하면 그림 8.3과 같다.
그림 8.3 5진 계수회로
2) 6진 계수회로
6진 계수회로의 각 제어 입력에 대한 논리식을 구해보면 다음과 같다.
J1=Q2', J2=Q1, CP3=Q2
K1=1, K2=1, K3= J3= 1
Qj= JQi' +K'Qi
이므로
Q1j= Q2i' ⋅ Q1i'
Q2j= Q1j ⋅ Q2’
Q3j= Q3i'
단, CP3=Q2j=1 -> 0이 될 때이다.
이것을 가지고 진리표를 만들면 표 8.4와 같다. 또 6진 계수 회로는 그림 8.4와 같다.
<표8.4> 6진 계수회로의 진리표( : Q3j=Q3i')
* 상태 번호 2에서 Q2i=CP3=1 일 때 Q2i=1에서 0으로 되면서 Q3j=0 ->상태로 바뀔
수 있 다. 그리고 상태 번호 5의 경우도 CP3=Q2i=1 이 0으로 되면서 Q3j도 1에서
0으로 상태가 바뀐다.
그림 8.4 동기 6진 계수회로
[3. 실험 준비물]
• DC power supply
• 오실로스코프
• 단일 펄스 발생기
• 구형파 발생기
• 7400(2-입력 NAND 게이트)
• 7408(2-입력 AND 게이트)
• 7476(DUAL JK 플립플롭)
[4. 실험 방법]
1) 1개의 7476 dual JK 플립플롭과 7400 2-입력 NAND 게이트를 이용해서 그림 8.5와
같은 회로를 구성한다.
<표 8.5> 비동기 논리표
클록펄스의 수
B(Q2)
A(Q1)
0
1
2
3
리셋 시킨 다음 단일 펄스 발생기를 CP단자에 접속시켜 단일 펄스를 1개씩
순차적으로 가 해가면서 각 지점에서 측정된 전압값을 표 8.5에 기입하라.
2) 구형파 발생기에서 발생된 10[kHz]의 펄스를 그림 8.5의 1번 핀에 연결한 다음 각
지점에서의 파형을 관찰하여 그림 8.6에 그려라.
그림 8.6 비동기 3진 계수회로 파형
3) 두 개의 7476 dual JK 플립플롭과 7400 2-입력 NAND게이트를 이용해서 그림
8.7과 같은 회로를 구성한다.
그림 8.7 비동기 10진 계수기
단일 펄스 발생기를 CP단자에 접속시켜 단일 펄스를 1개씩 순차적으로 입력하면서
각 지점 에서 측정된 전압 값을 표 8.6에 기입하라.
<표 8.6> 10진계수기 결과
클록펄스의 수
0
1
2
3
4
5
6
7
8
9
10
D
C
B
A
4) 구형파 발생기로 10[kHz]의 펄스를 그림 8.7의 1번 핀에 연결한 다음 각 지점에서의
파형을 관찰하여 그림 8.8에 그려라.
5) 2개의 7476 dual JK 플립플롭과 7408 2-입력 AND게이트를 이용해서 그림 8.9와
같 은 회로를 구성한다.
그림 8.9 5진 계수회로
리셋 시킨 다음 단일 펄스 발생기를 CP단자에 접속시켜 단일 펄스를 1개씩
순차적으로 입 력하면서 각 지점에서 측정된 전압 값을 표 8.7에 기입하라.
<표 8.7> 5진계수기 결과
클럭펄스의 수
A(20)
B(21 )
C(22 )
0
1
2
3
4
6
6) 구형파 발생기에서 발생한 10[kHz]의 펄스를 그림 8.9의 1번 핀에 연결한 다음 각
지점에서의 파형을 관찰하고 그림 8.10에 그려라.
그림 8.10 5진 계수회로의 파형
7) 2개의 7476 dual JK플립플롭을 이용해서 그림 8.11과 같은 회로를 구성한다.
그림 8.11 동기 6진 계수회로
리셋 시킨 다음 단일 펄스 발생기를 CP단자에 접속시켜 단일 펄스를 1개씩
순차적으로 입 력하면서 각 지점에서 측정된 전압 값을 표 8.8에 기입하여라.
<표 8.8> 계수기 회로 결과
클록펄스 의 수
A(22 )
B(21 )
C(20 )
0
1
2
3
4
5
6
8) 구형파 발생기에서 발생한 10[kHz]의 펄스를 그림 8.11의 1번 핀에 연결한 다음 각
지점에서의 파형을 관측하여 그림 8.12에 그려라.
그림 8.12 6진 계수회로 파형