什么是闩锁效应？
单片机开发 2009-11-29 00:03:09 阅读 425 评论 0 字号：大中小
闩锁效应是 CMOS 工艺所特有的寄生效应，严重会导致电路的失效，甚至烧毁芯片。闩锁效应是由 NMOS 的有源区、P 衬底、N 阱、PMOS 的
有源区构成的 n-p-n-p 结构产生的，当其中一个三极管正偏时，就会构成正反馈形成闩锁。避免闩锁的方法就是要减小衬底和 N 阱的寄生电阻，使寄
生的三极管不会处于正偏状态。
静电是一种看不见的破坏力，会对电子元器件产生影响。ESD 和相关的电压瞬变都会引起闩锁效应（latch-up）是半导体器件失效的主要原因之
一。如果有一个强电场施加在器件结构中的氧化物薄膜上，则该氧化物薄膜就会因介质击穿而损坏。很细的金属化迹线会由于大电流而损坏，并会由
于浪涌电流造成的过热而形成开路。这就是所谓的“闩锁效应”。在闩锁情况下，器件在电源与地之间形成短路，造成大电流、EOS（电过载）和器
件损坏。
MOS 工艺含有许多内在的双极型晶体管。在 CMOS 工艺下，阱与衬底结合会导致寄生的 n-p-n-p 结构。这些结构会导致 VDD 和 VSS 线的短路，
从而通常会破坏芯片，或者引起系统错误。
例如，在 n 阱结构中，n-p-n-p 结构是由 NMOS 的源，p 衬底，n 阱和 PMOS 的源构成的。当两个双极型晶体管之一前向偏置时（例如由于流经
阱或衬底的电流引起），会引起另一个晶体管的基极电流增加。这个正反馈将不断地引起电流增加，直到电路出故障，或者烧掉。
可以通过提供大量的阱和衬底接触来避免闩锁效应。闩锁效应在早期的 CMOS 工艺中很重要。不过，现在已经不再是个问题了。在近些年，工艺
的改进和设计的优化已经消除了闩锁的危险。
Latch up 的定义
? Latch up 最易产生在易受外部干扰的 I/O 电路处, 也偶尔发生在内部电路
? Latch up 是指 cmos 晶片中, 在电源 power VDD 和地线 GND(VSS)之间由于寄生的 PNP 和 NPN 双极性 BJT 相互影响而产生的一低阻抗通路, 它
的存在会使 VDD 和 GND 之间产生大电流
? 随着 IC 制造工艺的发展, 封装密度和集成度越来越高,产生 Latch up 的可能性会越来越大
? Latch up 产生的过度电流量可能会使芯片产生永久性的破坏, Latch up 的防范是 IC Layout 的最重要措施之一
Latch up 的原理分析
Q1 为一垂直式 PNP BJT, 基极(base)是 nwell, 基极到集电极(collector)的增益可达数百倍；Q2 是一侧面式的 NPN BJT，基极为 P substrate，
到集电极的增益可达数十倍；Rwell 是 nwell 的寄生电阻；Rsub 是 substrate 电阻。
以上四元件构成可控硅（SCR）电路，当无外界干扰未引起触发时，两个 BJT 处于截止状态，集电极电流是 C-B 的反向漏电流构成，电流增益非常
小，此时 Latch up 不会产生。当其中一个 BJT 的集电极电流受外
部干扰突然增加到一定值时，会反馈至另一个 BJT，从而使两个 BJT 因触发而导通，VDD 至 GND（VSS）间
形成低抗通路，Latch up 由此而产生。
产生 Latch up 的具体原因
? 芯片一开始工作时 VDD 变化导致 nwell 和 P substrate 间寄生电容中产生足够的电流，当 VDD 变化率大到一定地步，将会引起 Latch up。
? 当 I/O 的信号变化超出 VDD-GND（VSS）的范围时，有大电流在芯片中产生，也会导致 SCR 的触发。
? ESD 静电加压，可能会从保护电路中引入少量带电载子到 well 或 substrate 中，也会引起 SCR 的触发。
? 当很多的驱动器同时动作，负载过大使 power 和 gnd 突然变化，也有可能打开 SCR 的一个 BJT。
? Well 侧面漏电流过大。
防止 Latch up 的方法
? 在基体（substrate)上改变金属的掺杂，降低 BJT 的增益
? 避免 source 和 drain 的正向偏压
? 增加一个轻掺杂的 layer 在重掺杂的基体上，阻止侧面电流从垂直 BJT 到低阻基体上的通路
? 使用 Guard ring: P+ ring 环绕 nmos 并接 GND；N+ ring 环绕 pmos 并接 VDD，一方面可以降低 Rwell 和 Rsub 的阻值，另一方面可阻止栽子到
达 BJT 的基极。如果可能，可再增加两圈 ring。
? Substrate contact 和 well contact 应尽量靠近 source,以降低 Rwell 和 Rsub 的阻值。
? 使 nmos 尽量靠近 GND，pmos 尽量靠近 VDD,保持足够的距离在 pmos 和 nmos 之间以降低引发 SCR 的可能
? 除在 I/O 处需采取防 Latch up 的措施外，凡接 I/O 的内部 mos 也应圈 guard ring。
? I/O 处尽量不使用 pmos(nwell)
COMS 电路由于输入太大的电流，内部的电流急剧增大，除非切断电源，电流一直在增大这种效应就是锁定效应。当产生锁定效应时，COMS 的内部
电流能达到 40mA 以上，很容易烧毁芯片。
防御措施：
1）在输入端和输出端加钳位电路，使输入和输出不超过不超过规定电压。
2）芯片的电源输入端加去耦电路，防止 VDD 端出现瞬间的高压。
3）在 VDD 和外电源之间加线流电阻，即使有大的电流也不让它进去。
4）当系统由几个电源分别供电时，开关要按下列顺序：开启时，先开启 COMS 电路得电源，再开启输入信号和负载的电源；关闭时，先关闭输入
信号和负载的电源，再关闭 COMS 电路的电源。