CURSO:
“MICRO/NANO SISTEMAS ELECTRÓNICOS”
LABORATORIO Nº 2
(CICLO 2021-2)
“DISEÑO GEOMÉTRICO DE ASICs”
INDICACIONES PARA LOS LAYOUTS:
- El área debe aproximarse a un cuadrado.
- Agrupar todos los transistores tipo P en un sólo N-WELL.
- Usar la capa de polisilicio (rojo) para formar transistores y
excepcionalmente solo para conexiones muy cortas.
- Usar metal 1, metal 2, para las conexiones.
-Verificar el DRC desde el inicio y mantener dimensiones mínimas.
- Realizar la simulación funcional con señales de entrada cuya
frecuencia sea mucho menor de la frecuencia máxima de operación (la
inversa del retardo máximo dado por el simulador).
-Unir con capa de metal la entrada o salida del mismo nombre para
sea un solo pin I/O.
- Usar CMOS 0.25 micras. Fuente de tensión 2.5V.
IMPORTANTE:
DURACIÓN: 01 SEMANA
El informe es INDIVIDUAL, esta prohibido copiar.
El informe debe ser ordenado y claro, incluir una CARÁTULA con los
datos del alumno.
El informe debe enviarse ANTICIPADAMENTE (el día anterior) para
proceder a su revisión.
La revisión se realiza al inicio de clases y es OBLIGATORIA la
presencia del alumno.
El alumno SUSTENTA en clases las preguntas que ha implementado.
Mostrar en detalle el procedimiento de diseño y simulación. No se
revisa en caso contrario.
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INFORME DE LABORATORIO
Preparar el informe en WORD y en PDF, adjuntar los archivos *.MSK de los diseños. Enviar
SIN COMPRIMIR, con sus apellidos y enviar por e-mail a los correos:
(ralarconm@unmsm.edu.pe, ramatutti@gmail.com).
Poner en el asunto: Laboratorio N°…… Micro/nano sistemas electrónicos
En el programa microwind hacer el “layout” (diseño geométrico), con las indicaciones dadas
en clase. Responda en detalle lo siguiente:
PREGUNTAS
1) Presentar el LAYOUT mínimo del inversor realizado por Ud. Considerar para el layout
el esquema de la Fig. A y la Fig. B del diagrama de barras (STICK). Tratar de conseguir
un layout de dimensiones mínimas. Mostrar y describir las vistas de corte 2D y 3D.
2) Para el LAYOUT del inversor (muestre el procedimiento empleado):
-Hallar la frecuencia MÁXIMA de operación.
-El área ocupada del layout.
3) Para el LAYOUT del inversor, extraer la descripción CIR (Spice) y la descripción CIF
(Caltech Intermediate Form) del inversor. En cada caso, establecer las reglas principales
de sintaxis y describir sus contenidos. Buscar en el libro texto y/o Internet la
información necesaria.
-En base al archivo (*.cir) y USANDO la vista del layout de su inversor, mediante
líneas punteadas: indique las dimensiones de L, W, identifique las capacidades
parasitas hacia GND desde los nodos (G, D, S) y sus valores respectivos. Ver figura A,
use una figura similar solo para esta pregunta.
-En base al archivo (*.cif) y USANDO la vista del layout de su inversor, mediante
líneas punteadas: identifique los valores de las coordenadas (X,Y) que definen las capas
de polisilicio, difusiones, contactos y metal. Ver figura A, use una figura similar solo para
esta pregunta.
4) Presentar el LAYOUT completo (manual y de menor área) en base al mostrado en la
Fig. C. Analizar y determinar la función lógica de salida del circuito, corroborar su
función lógica mediante simulación.
Medir el ÁREA del layout y hallar la frecuencia MÁXIMA de operación
5) Para circuito digital MOS mostrado en las Figura 1. Analizar y determinar la función
lógica de salida del circuito. Presentar completo el LAYOUT (manual y de menor área) y
corroborar su función lógica mediante simulación.
Medir el ÁREA del layout y hallar la frecuencia MÁXIMA de operación
2
GND
Out
In
V DD
FIG. B DIAGRAMA DE BARRAS (STICK)
FIG. A LAYOUT DEL INVERSOR CMOS (mínimo)
Agregar: L,W, capacidades parasitas, coordenadas (x,y) de capas.
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FIG. C EJEMPLO DE LAYOUT (para completar)
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CIRCUITO y su LAYOUT ( para completar)
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FIG. 1