TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI
VIỆN ĐIỆN
BỘ MÔN KỸ THUẬT ĐO VÀ TIN HỌC CÔNG NGHIỆP
.......................***........................
ĐỒ ÁN TỐT NGHIỆP
(HỆ ĐẠI HỌC CHÍNH QUY)
Đề tài:
THIẾT KẾ MẠCH IN TỐC ĐỘ CAO
Sinh viên thực hiện
: Nguyễn Văn Hiếu
Lớp
: ĐK&TĐH 03 – K58
Giảng viên hướng dẫn : TS. Lê Minh Thùy
Hà Nội , 6-2018
CỘNG HÒA XÃ HỘI CHỦ NGHĨA
VIỆT NAM
Độc lập - Tự do - Hạnh phúc
BỘ GIÁO DỤC VÀ ĐÀO TẠO
TRƯỜNG ĐẠI HỌC BÁCH KHOA
HÀ NỘI
NHIỆM VỤ
THIẾT KẾ TỐT NGHIỆP
Họ và tên:
Nguyễn Văn Hiếu
Mã số sinh viên:
Khóa:
58
Viện:
Điện
Ngành:
Kỹ thuật đo và tin học công nghiệp
20131429
1. Đầu đề thiết kế/Tên đề tài
Thiết kế mạch in tốc độ cao
2. Các số liệu ban đầu
Với yêu cầu xử lý dữ liệu và tốc độ truyền nhận của các giao tiếp có dây có tốc độ ngày
càng lớn, yêu cầu thiết kế mạch in tốc độ cao ngày càng trở nên quan trọng.Đề tài tiến hành
tổng quan, phân tích các vấn đề về toàn vẹn tín hiệu và thiết kế PDN trên mạch in, sau đó ứng
dụng trong thiết kế module DDR3L SODIMM cho laptop
3. Các nội dung tính toán, thiết kế
Tính toán sự phản xạ do trở kháng không đồng nhất và tổn hao trên đường dây dài.
Tính toán độ lớn và và các thông số ảnh hưởng tới nhiễu xuyên âm.
Nghiên cứu và thiết kế PDN trên mạch in hiệu quả.
Ứng dụng nền tảng lý thuyết và chuẩn JEDEC cho thiết kế module DDR3L SODIMM
4. Cán bộ hướng dẫn
TS. Lê Minh Thùy
5. Ngày giao nhiệm vụ thiết kế : 10/01/2018
6. Ngày hoàn thành nhiệm vụ : 08/06/2018
Ngày...... tháng...... năm......
CHỦ NHIỆM BỘ MÔN
(Ký, ghi rõ họ tên)
CÁN BỘ HƯỚNG DẪN
(Ký, ghi rõ họ tên)
SINH VIÊN THỰC HIỆN
(Ký, ghi rõ họ tên
)
Thiết kế mạch in tốc độ cao
MỤC LỤC
MỤC LỤC .........................................................................................................................i
DANH SÁCH CÁC HÌNH VẼ ....................................................................................... iv
DANH SÁCH CÁC BẢNG BIỂU.................................................................................viii
DANH MỤC CÁC TỪ VIẾT TẮT ................................................................................. ix
LỜI NÓI ĐẦU .................................................................................................................. x
CHƯƠNG 1: PHƯƠNG PHÁP THIẾT KẾ MẠCH IN SỐ TỐC ĐỘ CAO VÀ CÁC VẤN
ĐỀ CẦN QUAN TÂM ..................................................................................................... 1
1.1 Mạch in số tốc độ cao ..............................................................................................1
1.2 Vấn đề toàn vẹn tín hiệu (signal integrity) ................................................................3
1.2.1 Chất lượng tín hiệu trên một đương dây ............................................................ 3
1.2.2 Nhiễu xuyên âm (crosstalk) ............................................................................... 6
1.2.3 Mạng lưới phân bố nguồn đất (PDN) ................................................................ 7
1.2.4 Nhiễu (EMI) và tương thích điện từ trường (EMC).......................................... 10
1.3 Mô hình hóa (Modeling) và các công cụ mô hình hóa ............................................10
1.3.1 Các công cụ mô phỏng .................................................................................... 11
1.3.2 Mô hình hóa.................................................................................................... 12
1.3.3 Dải thông (Bandwidth).................................................................................... 13
1.4 Phương pháp luận thiết kế chung nhất ....................................................................15
1.5 Kết luận .................................................................................................................16
CHƯƠNG 2: ĐƯỜNG DÂY DÀI VÀ CÁC VẤN ĐỀ CẦN QUAN TÂM ................... 17
2.1 Đường dây dài là gì ................................................................................................17
2.2 Mô hình dường dây dài ..........................................................................................17
2.3 Lý thuyết truyền sóng trên đường dây dài ..............................................................19
2.3.1 Xây dựng các phương trình mô tả dòng điện điện áp theo thời gian và theo khoảng
cách 19
2.3.2 Các phương trình đặc tính của đường dây dài không tổn hao.......................... 20
2.3.3 Hệ số phản xạ và công thức tính trở kháng nhìn vào ....................................... 21
2.4 Trở kháng đặc tính của các cấu hình cơ bản đường dây dài ....................................22
2.5 Đường dây dài và sự phản xạ .................................................................................25
2.5.1 Sự phản xạ do tải, nguồn và đường dây dài không phối hợp trở kháng ............ 25
2.5.2 Đồ thị bounce ................................................................................................. 26
2.6 Phân tích ảnh hưởng của các phần tử gây gián đoạn trở kháng ...............................28
2.6.1 Phối hợp trở kháng cuối đường dây ................................................................ 28
i
Thiết kế mạch in tốc độ cao
2.6.2 Phản xạ do stub .............................................................................................. 30
2.6.3 Ảnh hưởng của tụ điện đầu vào receiver ......................................................... 31
2.6.4 Ảnh hưởng của điện dung giữa đường dây ...................................................... 32
2.7 Đường dây dài tổn hao, hiện tượng suy giảm rise time ...........................................33
2.7.1 Các nguyên nhân gây ra tổn hao ..................................................................... 34
2.7.2 Tính toán tổn hao trên đường dây dài ............................................................. 36
2.7.3 Dải thông của đường dây dài .......................................................................... 38
2.8 Kết luận .................................................................................................................39
CHƯƠNG 3: VẤN ĐỀ NHIỄU XUYÊN ÂM TRONG MẠCH IN TỐC ĐỘ CAO .... 40
3.1 Nhiễu xuyên âm là gì .............................................................................................40
3.2 Hệ số NEXT (Near-end crosstalk) và FEXT (far-end crosstalk) .............................42
3.2.1 Hệ số NEXT .................................................................................................... 42
3.2.2 Hệ số FEXT .................................................................................................... 44
3.3 Mô phỏng nhiễu xuyên âm dùng 3D Field solver ...................................................45
3.4 Đường dây bảo vệ (Guard trace) ............................................................................48
3.5 Kết luận .................................................................................................................50
CHƯƠNG 4: MẠNG LƯỚI PHÂN BỐ NGUỒN ĐẤT................................................ 51
4.1 Tính toán trở kháng mục tiêu Z t arg et .......................................................................52
4.1.1 Tính dòng điện quá độ .................................................................................... 53
4.1.2 Tính trở kháng mục tiêu .................................................................................. 56
4.2 Các phần tử trong PDN ..........................................................................................56
4.2.1 Mạch ổn áp VRM ............................................................................................ 57
4.2.2 Điện dung on-die ............................................................................................ 58
4.2.3 Điện cảm của package .................................................................................... 59
4.2.4 Tụ điện............................................................................................................ 60
4.3 Phân tích thiết kế chọn tụ điện ...............................................................................61
4.3.1 Điện cảm ký sinh theo mạch vòng kín.............................................................. 61
4.3.2 Sử dụng nhiều tụ ............................................................................................. 63
4.4 Lựa chọn giá trị của tụ ...........................................................................................65
4.5 Lựa chọn số lượng tụ .............................................................................................67
4.6 Kết luận .................................................................................................................68
CHƯƠNG 5: ỨNG DỤNG TRONG THIẾT KẾ RAM DDR3L .................................. 70
5.1 Cấu hình đi dây và Write leveling ..........................................................................70
5.2 Thiết kế stackup .....................................................................................................73
5.3 Thiết kế mạch in ....................................................................................................76
ii
Thiết kế mạch in tốc độ cao
5.3.1 Thiết kế cơ khí................................................................................................. 77
5.3.2 Thiết kế mạch in.............................................................................................. 77
5.4 Mô phỏng toàn vẹn tín hiệu trên CST .....................................................................81
5.4.1 Mô phỏng đường dây dài và sự phản xạ .......................................................... 82
5.4.2 Mô phỏng trên bus dữ liệu .............................................................................. 84
5.5 Mô phỏng nhiễu xuyên âm .....................................................................................85
5.6 Mô phỏng PDN ......................................................................................................86
5.6.1 Thiết kế trở kháng đặc tính Ztarget .................................................................... 86
5.6.2 Mô phỏng trở kháng PDN trên CST ................................................................ 87
5.7 Kết quả thực nghiệm ..............................................................................................87
5.8 Kết luận .................................................................................................................89
KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN ..................................................................... 90
TÀI LIỆU THAM KHẢO ............................................................................................. 91
PHỤ LỤC 1: BẢNG ĐỘ DÀI CHO QUÁ TRÌNH LENGTH MATHCHING ............ 92
PHỤ LỤC 2: BẢNG THÔNG TIN SPD CHIP ............................................................. 97
iii
Thiết kế mạch in tốc độ cao
DANH SÁCH CÁC HÌNH VẼ
Hình 1-1: (a) Máy tính nhúng (b) Cạc mở rộng PCie ................................................... 1
Hình 1-2: Định luật Moore ............................................................................................ 2
Hình 1-3: Stackup phổ biến cho mạch in 6 lớp .............................................................. 2
Hình 1-4: Mô tả mạch vòng dòng điện trong PCB 4 lớp ................................................ 3
Hình 1-5: Hiệu ứng ringing khi phối hợp trở kháng không tốt ....................................... 4
Hình 1-6: Hiện tượng tăng rise-time do tổn hao ............................................................ 6
Hình 1-7: Skew time của differential signal................................................................... 6
Hình 1-8: (a) Nguyên lý nhiễu xuyên âm b) Dạng sóng đặc trưng ................................. 7
Hình 1-9: Các phần tử trên PDN ................................................................................... 8
Hình 1-10: Mô tả SSN .................................................................................................. 9
Hình 1-11 Trở kháng đặc trưng của PDN theo tần số .................................................. 10
Hình 1-12: Mối liên hệ giữa trở kháng, dòng điện và nhiễu trên PDN ......................... 10
Hình 1-13: mô hình IBIS thông dụng mô tả I/O của IC ............................................... 13
Hình 1-14: Mô hình spice của mosfet .......................................................................... 13
Hình 1-15: Phân tích Furier cho xung vuông tấn số 1 GHz có duty cycle=0.5 ............. 14
Hình 1-16: Độ chính xác của mô hình với dải thông ................................................... 15
Hình 2-1: Mô hình đường dây dài .............................................................................. 18
Hình 2-2: Một số cấu hình đường dây cơ bản .............................................................. 18
Hình 2-3: Phân tích dòng điện, điện áp thành sóng tới và sóng phản xạ ....................... 20
Hình 2-4: Mô hình tính hệ số phản xạ ......................................................................... 21
Hình 2-5: Z0 microstrip theo IPC và mô phỏng trên ansoft theo w ............................... 24
Hình 2-6: Z0 của IPC với mô phỏng ansoft theo w của stripline .................................. 24
Hình 2-7: Z0 với độ rộng mặt đất tham chiếu............................................................... 25
Hình 2-8: Mạch điện đường dây dài do phản xạ tại tải và nguồn ................................. 25
Hình 2-9: Đồ thị bounce.............................................................................................. 27
Hình 2-10: Mô phỏng dạng điện áp trên ADS ............................................................. 27
Hình 2-11: Phối hợp cuối đường dây kiểu song song................................................... 28
Hình 2-12: Phối hợp cuối đường dây kiểu thevenin ..................................................... 29
Hình 2-13: Phối hợp cuối đường dây kiểu nối tiếp ...................................................... 29
iv
Thiết kế mạch in tốc độ cao
Hình 2-14: Phối hợp cuối đường dây kiểu AC ............................................................. 30
Hình 2-15: Mô phỏng stub .......................................................................................... 31
Hình 2-16: Cấu hình khảo sát tụ điện đầu vào cổng logic ............................................ 31
Hình 2-17: Kết quả đo dạng sóng ảnh hưởng bởi tụ điện đầu vào cổng logic .............. 32
Hình 2-18: Cấu hình mô phỏng tụ điện giữa đường dây dài......................................... 33
Hình 2-19: Kết quả mô phỏng tụ điện giữa đường dây dài........................................... 33
Hình 2-20: Hiện tượng tăng rise time khi tín hiệu đi qua đường dây dài ...................... 34
Hình 2-21: ISI và suy giảm eye diagram .................................................................... 34
Hình 2-22: Cấu hình mô phỏng S21 cho microstrip 50 Ohm ....................................... 38
Hình 2-23: S21 theo tần số của đường dây microstrip ................................................. 38
Hình 3-1: Nhiễu xuyên âm do điện trường gây ra ........................................................ 40
Hình 3-2: Mô tả nhiễu xuyên âm thành mạch điện tương đương.................................. 41
Hình 3-3: Cấu hình mô phỏng nhiễu xuyên âm ........................................................... 41
Hình 3-4: Cấu hình và mô hình tính tụ điện ký sinh .................................................... 41
Hình 3-5: Kết quả mô phỏng cho ma trận spice điện dung ký sinh cho microstrip ....... 42
Hình 3-6: Kết quả mô phỏng cho ma trận spice điện cảm ký sinh cho microstrip ........ 42
Hình 3-7: Hệ số NEXT và FEXT ................................................................................ 42
Hình 3-8: Dạng sóng nhiễu NEXT .............................................................................. 43
Hình 3-9: Hệ số kb (a) microstrip (b) stripline ........................................................... 43
Hình 3-10: Dạng sóng của Far-end .............................................................................. 44
Hình 3-11: hệ số v.kf với các khoảng cách đường dây khác nhau ................................ 44
Hình 3-12: Ảnh hưởng lớp phủ solder mask lên FEXT[1] ........................................... 45
Hình 3-13: Mô phỏng nhiễu xuyên âm trên CST ......................................................... 46
Hình 3-14: Kết quả nhiễu NEXT................................................................................. 46
Hình 3-15: Kết quả nhiễu FEXT ................................................................................. 47
Hình 3-16: Mô phỏng nhiễu xuyên âm bằng ADS ....................................................... 47
Hình 3-17: Kết quả mô phỏng nhiễu xuyên âm dùng ADS .......................................... 47
Hình 3-18: Cấu hình microstrip embeded .................................................................... 48
Hình 3-19: NEXT của microstrip embeded ................................................................. 48
Hình 3-20: FEXT của microstrip embeded .................................................................. 48
Hình 3-21: Cấu hình mô phỏng guard trace ................................................................. 49
v
Thiết kế mạch in tốc độ cao
Hình 3-22: Mô phỏng cho nhiễu xuyên âm với các cấu hình sử dụng dây bảo vệ ........ 49
Hình 4-1: Sơ đồ tổng quát của PDN ............................................................................ 52
Hình 4-2: Mô tả dòng điện quá độ[4] .......................................................................... 53
Hình 4-3: Dạng dòng điện IL ....................................................................................... 54
Hình 4-4: Tổng dòng điện quá độ của IC..................................................................... 54
Hình 4-5: Phân tích fourier của dòng điện qúa độ ........................................................ 55
Hình 4-6: Phần trăm dòng điện theo sóng hài .............................................................. 55
Hình 4-7: Thiết kế trở kháng mục tiêu hiệu quả........................................................... 56
Hình 4-8: Năm phần của PDN.................................................................................... 57
Hình 4-9: Kết quả đo trở kháng thoe tần số của VRM với 2 tụ hóa .............................. 58
Hình 4-10 Mô hình tương đương VRM với tụ hóa ...................................................... 58
Hình 4-11: Cấu tạo của một IC.................................................................................... 59
Hình 4-12: Trở kháng theo điện cảm package ............................................................. 59
Hình 4-13: Trở kháng tụ theo tần số ............................................................................ 60
Hình 4-14: Các công thức xấp xỉ cho điện cảm mạch vòng kín.................................... 61
Hình 4-15: Cấu hình 2 via ........................................................................................... 62
Hình 4-16: Trường xung quanh 2 via nối tới 2 mặt nguồn đất ..................................... 62
Hình 4-17: Trở kháng khi dùng nhiều tụ cùng giá trị song song .................................. 64
Hình 4-18: Mô tả PRF................................................................................................. 64
Hình 4-19: Trở kháng sử dụng 3 tụ nsong song ........................................................... 65
Hình 4-20: Vai trò của VRM và tụ hóa........................................................................ 66
Hình 4-21: Trở kháng Zpeak giảm do việc thêm tụ điện thử ba...................................... 66
Hình 4-22: Mô hình đầy đủ của PDN .......................................................................... 68
Hình 5-1: Cấu hình T-branch ...................................................................................... 70
Hình 5-2: Thực hiện cấu hình t-branch DDR2 trên máy tính nhúng ............................. 70
Hình 5-3: Cấu hình fly-by ........................................................................................... 71
Hình 5-4: Ý tưởng của write-leveling .......................................................................... 71
Hình 5-5: Sơ đồ khối của một cấu hình Flyby 2 rankx16 ............................................. 72
Hình 5-6: Cấu hình đi dây clock cho 2 rankx16........................................................... 73
Hình 5-7 Yêu cầu về length matching cho các bus của DRAM.................................... 73
Hình 5-8: Cut trên mặt nguồn tham chiếu................................................................... 74
vi
Thiết kế mạch in tốc độ cao
Hình 5-9: Lựa chọn stackup 8 lớp ............................................................................... 75
Hình 5-10: Stackup cho SODIMM DDR3L ................................................................ 76
Hình 5-11 Thiết kế cơ khí cho module DDR3L ........................................................... 77
Hình 5-12: Lớp L1 ...................................................................................................... 78
Hình 5-13: Lớp L2 ..................................................................................................... 79
Hình 5-14: Lớp L3 ...................................................................................................... 79
Hình 5-15: Lớp L4 ...................................................................................................... 79
Hình 5-16: Lớp L5 ...................................................................................................... 80
Hình 5-17: Lớp L6 ...................................................................................................... 80
Hình 5-18: Lớp L7 ...................................................................................................... 80
Hình 5-19 Lớp L8 ....................................................................................................... 81
Hình 5-20: Đưa mô hình ODB++ vào CST ................................................................. 81
Hình 5-21: Mô hình IBIS của IC DRAM IS43TR16256 của ISSI................................ 82
Hình 5-22: Cấu hình 3d của đường bus địa chỉ A0 ...................................................... 82
Hình 5-23: Mạch nguyên lý cho mô phỏng ................................................................. 83
Hình 5-24: Định nghĩa tín hiệu đầu vào cho mô phỏng bus địa chỉ .............................. 83
Hình 5-25: Kết quả mô phỏng dạng sóng trên bus địa chỉ ............................................ 84
Hình 5-26: Cấu hình mô phỏng 3d cho bus dữ liệu trên đường DQ0 ........................... 84
Hình 5-27: Mạch nguyên lý mô phỏng bus dữ liệu ...................................................... 85
Hình 5-28: Kết quả mô phỏng 1 đường dây trên bus dữ liệu ........................................ 85
Hình 5-29: Cấu hình mô phỏng nhiễu xuyên âm trên PCB .......................................... 85
Hình 5-30: Mạch nguyên lý mô phỏng nhiễu xuyên âm .............................................. 86
Hình 5-31: Kết quả mô phỏng nhiễu xuyên âm ........................................................... 86
Hình 5-32: Cấu hình mô phỏng PDN .......................................................................... 87
Hình 5-33: Kết quả mô phỏng trở kháng PDN từ 1 kHz tới 100 MHz ......................... 87
Hình 5-34: Ảnh chụp mạch in module DDR3L sau khi chế tạo ................................... 88
Hình 5-35: Cắt laser mặt nạ hàn .................................................................................. 88
Hình 5-36: Cài đặt máy gắp và đặt linh kiện................................................................ 89
Hình 5-37: Ảnh chụp module hoàn chỉnh .................................................................... 89
vii
Thiết kế mạch in tốc độ cao
DANH SÁCH CÁC BẢNG BIỂU
Bảng 1-1: Một số trường hợp trở kháng thay đổi .................................................................... 4
Bảng 2-1: Bảng thông số tập trung của đường dây dài với một số cấu hình cơ bản ............... 18
Bảng 2-2: Trở kháng đặc tính của các cấu hình phổ biến ...................................................... 22
Bảng 2-3: Hệ số tổn hao và hằng số điện môi 1 số điện môi cơ bản ...................................... 36
viii
Thiết kế mạch in tốc độ cao
DANH MỤC CÁC TỪ VIẾT TẮT
Từ viết tắt
Tiếng Anh
Tiếng Việt
PCB
Printed circuit board
Mạch in
RAM
Random access memory
Bộ nhớ truy cập ngẫu nhiên
Double data rate 3 low
voltage
IC RAM gấp đôi tốc độ thế
hệ thứ ba có điện áp thấp
Small outline dual inline
module
Mô-đun có hai hàng chân
kích thước nhỏ
Integrated circuit
Mạch tích hợp
Power delivery network
Mạng lưới nguồn
MLCC
Multilayer ceramic capacitor
Tụ điện ceramic nhiều lớp
FEXT
Far-end crosstalk
Nhiễu xuyên âm xa nguồn
NEXT
Near-end crosstalk
Nhiễu xuyên âm gần nguồn
BER
Bit error rate
Độ sai bit
SSN
Simultanous switching noise
Nhiễu đóng ngắt tức thời
SRF
Series resonant frequency
Tần số cộng hưởng nối tiếp
PRF
Parrallel resonant frequency
Tần số cộng hưởng song
song
ISI
Intersymbol inteference
Méo dạng sóng do mức tín
hiệu trước đó
EMC
Electromagnetic compability
Tương thích điện từ trường
EMI
Electromagnetic inteference
Nhiễu điện từ trường
VRM
Votage regulator module
Mạch ổn áp
SI
Signal integrity
Toàn vẹn tín hiệu
PI
Power integrity
Toàn vẹn phần nguồn
DDR3L
SODIMM
IC
PDN
ix
Thiết kế mạch in tốc độ cao
LỜI NÓI ĐẦU
Chu trình thiết kế một sản phẩm đưa ra thương mại trên thị trường phải trải qua rất nhiều
giai đoạn với sự phối hợp của các kỹ sư thuộc nhiều lĩnh vực như kỹ sư thiết kế hệ thống, kỹ
sư thiết kế phần cứng, kỹ sư thiết kế phần mềm, kỹ sư gỡ lỗi, kỹ sư cơ khí…. Nếu chỉ xét công
việc kỹ sư thiết kế phần cứng thì lại chia thành các công việc nhỏ hơn như thiết kế sơ đồ khối
hệ thống, mạch nguyên lý, thiết kế cấu hình đi dây, kỹ sư đi dây.
Thiết kế cấu hình đi dây và đi dây cho mạch in là công việc thực hiện thành công các giao
tiếp thông tin ở dạng tín hiệu “0” hoặc “1” mà mạch nguyên lý quy định. Thông thường các
thông tin này là xung có dạng sóng hình thang. Đường dẫn mang tín hiệu số này gọi là các kết
nối. Các kết nối này thường bao gồm IC (Integrated circuit), đường dây mạch in, via, linh kiện
cáp, socket. Công việc thiết kế cấu hình đi dây bao gồm:


Phân tích toàn vẹn thời gian: Mục đích đảm bảo các linh kiện rời rạc “nói chuyện”
được với nhau. Đó là mối quan hệ ràng buộc về thời gian giữa xung nhịp đồng hồ
với tín hiệu cho phép đọc (strobe) để chúng chốt dữ liệu đúng thời điểm, đảm bảo
các yêu cầu về thời gian thiết lập (set-up time) và thời gian giữ (hold time). Công
việc này liên quan tới việc thiết kế kiến trúc bus đồng bộ xung nhịp đồng hồ, khảo
sát từng phần tử và đưa ra yêu cầu thiết kế ứng với phần tử đó, tìm ra tốc độ truyền
nhận lớn nhất. Phân tích toàn vẹn thời gian là công việc phức tạp, dưới góc nhìn
của kỹ sư cấu hình đi dây là công việc đảm bảo toàn vẹn quãng đường tín hiệu đi
(gọi là length matching), sau khi đã biết tốc độ của tín hiệu là bao nhiêu
Phân tích cách kết nối các linh kiện: việc phân chia và thực hiện các kết nối giữa
các phần tử với nhau. Công việc bao gồm định nghĩa, xếp lớp các mạch in nhiều
lớp, thiết kế cấu trúc kết nối (topology)
Công việc đi dây bao gồm:


Đưa ra thông số các phần tử (hay còn gọi là đặt luật đi dây): Xuất phát từ yêu cầu
về đặc tính của các phần tử trên mạch in. Ví dụ đưa ra độ rộng đường dây, khoảng
cách đường dây, kích thước via…
Thực hiện cấu trúc kết nối: Đặt linh kiện, chọn các lớp đi dây, đặt via, đi dây theo
hướng…
Tốc độ của ánh sáng là quá chậm! Thời gian để ánh sáng đi từ mũi tới mắt (khoảng 1.2
inch) là 100 ps, tương đương xung nhịp có tần số 10 GHz. Ngày nay, với các hệ thống có tần
số xung nhịp lớn, giao tiếp và xử lý dữ liệu tốc độ cao. Đường dẫn mang tín hiệu số sẽ ảnh
hưởng rất lớn tới chất lượng tín hiệu. Chất lượng tín hiệu bao gồm hai mặt. Thứ nhất mạch số
cần có các ngưỡng (threshold voltage) để phân biệt mức “0” hay mức “1”, thứ hai là rise time
vì nếu khi xuất hiện tín hiệu đọc để chốt dữ liệu, điện áp của tín hiệu chưa đạt được ngưỡng,
việc đọc tín hiệu (đọc bit) sẽ sai, do vậy thời gian rise time (và fall time) của tín hiệu cần nhanh
nhất có thể. Ở tần số cao, các thông số về điện cảm, điện trở theo tần số, điện dung của các phần
tử không thể bỏ qua được nữa, đường dây mạch in cần được mô tả bởi các tham số tập trung và
trễ truyền dẫn, do vậy nếu không tính tới các thông số này, chúng có thể sẽ gây ra méo dạng
x
Thiết kế mạch in tốc độ cao
các tín hiệu đi qua nó. Hơn nữa, nhìn theo một góc độ khác, tín hiệu là dòng điện, điện áp cũng
là điện trường và từ trường bao quanh nó. Dẫn tới hai vật dẫn đặt gần nhau, ảnh hưởng tương
hỗ tới nhau cũng là nguyên nhân gây ra rất nhiều vấn đề. Phần nguồn với xu thế ngày càng giảm
điện áp, tiêu thụ dòng điện của IC ngày càng lớn do vậy để cung cấp được đủ công suất với lề
nhiễu trên phần nguồn ngày càng nhỏ (vì IC cần điện áp DC ổn định do tốc độ đóng ngắt lớn
trên đường dây dẫn có điện cảm gây ra sự điện áp quá độ), các vấn đề về phần nguồn ngày càng
trở nên khó thiết kế để đảm bảo các yêu cầu. Các vấn đề nêu trên buộc các kỹ sư thiết kế cấu
hình đi dây và đi dây mạch in nắm được bản chất của các vấn đề về toàn vẹn tín hiệu (toàn vẹn
dạng điện áp và toàn vẹn thời gian) và thiết kế phần nguồn để đối mặt với những yêu cầu về
chất lượng của tín hiệu khi đi qua mạch in xó xu hướng ngày càng khắt khe hơn. Và đó cũng là
mục tiêu của đồ án này.
Đồ án này có những mục tiêu thiết kế như sau:





Đưa ra cái nhìn tổng quan về các vấn đề trong thiết kế mạch in số tốc độ cao, bao
gồm méo dạng sóng do phản xạ, do tổn hao, vấn đề nhiễu xuyên âm và thiết kế
mạch nguồn, đưa ra bản chất các vấn đề đó là gì, phần tử nào thông thường gây
ảnh hưởng và xu hướng của các vấn đề gặp phải trong tương lai.
Mô tả các vấn đề nêu trên dưới dạng mô hình toán học để hiểu rõ hơn bản chất
vật lý và ước lượng định lượng các vấn đề.
Khảo sát ảnh hưởng của các phần tử thực tế dưới dạng mô hình đơn giản để tìm
ra các thông số của phần tử trực tiếp gây ra ảnh hưởng trên mô hình toán học của
các vấn đề đã nêu. Từ đó đưa ra các hướng dẫn thiết kế chung làm điểm bắt đầu
cho các chu trình thiết kế.
Đưa ra phương pháp luận thiết kế cho các vấn đề. Phương pháp này dựa vào khả
năng dự đoán hoạt động hệ thống từ rất sớm trong chu trình thiết kế nhờ những
hiểu biết về tín hiệu, mô hình hóa các phần tử trên hệ thống, dùng các công cụ mô
phỏng dự đoán được chất lượng tín hiệu và mạng lưới nguồn; đồng thời so sánh
với kinh nghiệm của các kỹ sư lâu năm,đưa ra cấu hình đi dây hợp lý để các kỹ sư
đi dây thực hiện. Sau cùng đó là đánh giá hiệu năng so với yêu cầu thiết kế bằng
các công cụ mô phỏng (quá trình verification).
Ứng dụng toàn bộ phương pháp luận thiết kế và nền tảng lý thuyết, mô hình các
phần tử, áp dụng trực tiếp để đưa ra phương pháp luận thiết kế, đưa ra cấu hình đi
dây, phương pháp đi dây để đảm bảo mạch in sẽ có chất lượng tốt cho dự án
module DDR3L SODIMM tốc độ 1600 MT/s dành cho các dòng laptop. Sau cùng
là chứng minh kết quả bằng các phần mềm mô phỏng.
Với mục tiêu thiết kế nêu trên, đồ án có bố cục năm chương, trong đó bốn chương đầu là
nền tảng lý thuyết về các vấn đề trong mạch in số tốc độ cao và chương năm là ứng dụng toàn
bộ nền tảng lý thuyết kết hợp với các tài liệu do chuẩn JEDEC quy định để tiến hành thực hiện
dự án DDR3L. Cụ thể nội dung của các chương như sau:
Chương một: tổng quan chung về các vấn đề, khái niệm và phương pháp luận trong mạch
số tốc độ cao. Định nghĩa mạch số tốc độ cao, giới thiệu về các lý do nghiên cứu đặc tính của
xi
Thiết kế mạch in tốc độ cao
đường dây dài là trở kháng và tổn hao và ảnh hưởng của chúng tới tín hiệu trên đường dây. Giới
thiệu về bản chất và phân loại nhiễu xuyên âm trong mạch in tốc độ cao. Hiểu được tầm quan
trọng của mạng lưới phân bố nguồn đất (PDN) tới hoạt động của toàn mạch PCB và đề cập tới
vấn đề về EMC/EMI. Giới thiệu các công cụ hỗ trợ trong quá trình mô phỏng và độ chính xác
của mô hình dùng trong mô phỏng. Đây được coi là toàn bộ nền tảng lý thuyết và hiểu biết cơ
bản cần được trang bị cho mọi thiết kế với mạch số tốc độ cao.
Chương hai: trình bày đường dây dài là gì, tại sao nó trở nên quan trọng, các bản chất
toán học của trở kháng trên đường dây dài và ảnh hưởng của trở kháng không đồng nhất tới
dạng sóng của tín hiệu trên đường dây dài gây ra bởi sự phản xạ. Trình bày một số phần tử thực
tế thông thường gây gián đoạn trở kháng và thay đổi chúng để ảnh hưởng của chúng có thể bỏ
qua được. Chương này cũng đề cập bản chất và tính toán ước lượng tổn hao trên đường dây dài
từ đó suy ra dải thông mà tới đó, đường dây dài không ảnh hưởng tới chất lượng tín hiệu.
Chương ba: trình bày bản chất, phân loại và tính toán và mô phỏng nhiễu xuyên âm ở
các cấu hình đơn giản nhất, đưa ra các thông số ảnh hưởng lớn tới độ lớn của nhiễu xuyên âm.
Thay đổi các cấu hình và thông số mạch in để giảm thiểu nhiễu xuyên âm và cuối cùng là đưa
ra các phương pháp để ngăn chặn nhiễu xuyên âm trở thành vấn đề lớn trong thiết kế mạch in.
Chương bốn: trình bày về tầm quan trọng của mạng lưới phân bố nguồn đất (PDN),
nguyên tắc và khó khăn trong thiết kế PDN dựa trên thiết kế trở kháng mục tiêu hiệu quả được
tính toán từ dòng điện quá độ và điện áp nhiễu cho phép. Phân loại các phần tử trên PDN và
vùng tác động theo tần số để thiết kế PDN hiệu quả. Chương phân tích sâu về đặc tính không
lý tưởng của tụ điện, mô hình và mô phỏng mạng lưới cấu hình nhiều tụ mắc song song và dải
tác động của mạng lưới này, ước lượng số lượng tụ điện cần thiết cho thiết kế PDN.
Chương năm: trình bày về ứng dụng thiết kế DDR3L SODIMM bao gồm nghiên cứu kế
các cấu hình đi dây và yêu cầu về các tín hiệu trên module DDR3L, thiết kế stackup và và các
thông số các phần tử trên mạch in để thỏa mãn được yêu cầu thiết kế. Đưa ra kết quả thiết kế
PCB và module hoàn chỉnh cũng như quá trình ghi thông tin và SPD chip chứa thông tin của
module.
Trong quá trình nghiên cứu, em xin chân thành cảm ơn sự giúp đỡ của Thầy (Cô), anh
em, bạn bè ở phòng thí nghiệm vi xử lý lab RF3i đã giúp e thử nghiệm thiết kế, đưa ra các lời
khuyên và kinh nghiệm quý báu. Đặc biệt là sự hướng dẫn và góp ý tận tình của cô Lê Minh
Thùy luôn là động lực to lớn cho bản thân em hoàn thành đồ án này.
Mặc dù đã có nhiều cố gắng, tuy nhiên đồ án không thể tránh khỏi các thiếu sót trong quá
trình nghiên cứu, thiết kế cũng như trình bày. Do đó, e mong muốn nhận được nhiều nhận xét,
đánh giá của các Thầy (Cô) để e hoàn thiện và mở rộng đề tài trong thời gian sắp tới, e xin chân
thành cảm ơn!
xii
Chương 1: Phương pháp thiết kế mạch in số tốc độ cao và các vấn đề cần quan tâm
CHƯƠNG 1: PHƯƠNG PHÁP THIẾT KẾ MẠCH IN SỐ TỐC ĐỘ CAO VÀ CÁC
VẤN ĐỀ CẦN QUAN TÂM
1.1 Mạch in số tốc độ cao
Ngày nay, với nhu cầu trong các ngành tài chính, kế toán, dân dụng, công nghiệp ngày
càng đòi hỏi các thiết bị có khả năng xử lý tính toán lớn và nhanh cùng với các khả năng có thể
giao tiếp các chuẩn giao tiếp có dây thông dụng với độ tích hợp ngày càng lớn như DDR3,
PCIe, HDMI, Ethernet. Các vi xử lý hiện nay có xung nhịp đồng hồ lên tới một vài GHz, giao
tiếp với các chuẩn có dây có tốc độ lên tới một vài GT/s. Bảng 1-1 là thông tin về chuẩn giao
tiếp rất thông dụng trong các thiết kế ngày nay là USB. Qua từng năm, tốc độ truyền nhận qua
giao tiếp này càng lớn, đó cũng là xu thế chung của các giao tiếp có dây.
(a)
(b)
Hình 1-1: (a) Máy tính nhúng (b) Cạc mở rộng PCie
Bảng 1-1 Các phiên bản của chuẩn USB
Phiên bản USB
Năm ra đời
Tốc độ truyền nhận
USB 1.0
1996
12 Mbit/s
USB 1.1
1998
12 Mbit/s
USB 2.0
2000
480 Mbit/s
USB 3.0
2008
5 Gbit/s
USB 3.1
2013
10 Gbit/s
USB 3.2
2017
20 Gbit/s
Ta có thể coi một mạch in là mạch in số tốc độ cao khi tốc độ truyền nhận dữ liệu của các
chuẩn giao tiếp trên đó đạt tới 100 Mbit/s hoặc xung nhịp đồng hồ là 100 MHz. Lý do là ở tần
số này, đặc tính của các phần từ trên mạch in không còn lý tưởng và có thể bỏ qua nữa.
Gordon Moore, co-founder của tập đoàn Intel dự đoán rằng hiệu năng của máy vi tính sẽ
tăng gấp đôi sau 18 tháng, đồng nghĩa với tốc độ xử lý của lõi vi xử lý tăng lên, tốc độ truyền
1
Chương 1: Phương pháp thiết kế mạch in số tốc độ cao và các vấn đề cần quan tâm
nhận dữ liệu cũng vậy. Tốc độ truyền nhận tăng, chu kỳ 1 bit sẽ giảm, các yếu tố ảnh hưởng tới
toàn vẹn thời gian của mạch số cần được tính toán đến, mà với các mạch tốc độ thấp, chúng
thường được bỏ qua
Hình 1-2: Định luật Moore
Mạch in tốc độ cao cũng thường được dùng trong các ứng dụng như các cạc mở rộng là
PCIe hay gần đây là các máy tính nhúng hay máy tính dạng module để xử lý một vài tác vụ
chuyên biệt như xử lý hình ảnh, tiếng nói hay là gateway cho các ứng dụng IoT như minh họa
trong Hình 1-1. Với độ tích hợp rất lớn, cùng với yêu cầu về chất lượng, mạch in số tốc độ cao
thường được thiết kế trên bo mạch in nhiều lớp (multilayer PCB) với các cấu trúc xếp lớp đặc
biệt gọi là stackup quy định độ dày và hằng số điện môi chất nền, thứ tự các lớp tín hiệu, lớp
nguồn đất…
Hình 1-3: Stackup phổ biến cho mạch in 6 lớp
Đặc trưng của mạch in số tốc độ cao là độ tích hợp lớn, mạch in xếp nhiều lớp và tiêu thụ
công suất lớn do thường dùng cho các xi xử lý) do vậy tiềm tang rất nhiều vấn đề. Thiết kế
mạch in số tốc độ cao do vậy là một công việc phức tạp và cần nền tảng lý thuyết để hiểu rõ
được các bản chất của các vấn đề liên quan tới chất lượng tín hiệu, chất lượng mạch nguồn và
chất lượng thiết kế mang tầm hệ thống. Việc tổng quan các vấn đề sao cho đơn giản và phù hợp
với góc nhìn của các kỹ sư thiết kế hệ thống và kỹ sư đi dây – mang tính ứng dụng là công việc
2
Chương 1: Phương pháp thiết kế mạch in số tốc độ cao và các vấn đề cần quan tâm
cần thiết. Ngoài ra việc hiểu được các công cụ hỗ trợ như các luật hay các phần mềm cùng với
phạm vi sử dụng của các công cụ ấy sẽ giúp quá trình thiết kế trở nên dễ dàng và hiệu quả hơn.
Dưới đây, ta sẽ bắt đầu phân tích các vấn đề trong việc thiết kế mạch in số tốc độ cao
cùng với khảo sát các công cụ hỗ trợ và phạm vi sử dụng các công cụ đó trong quá trình thiết
kế
1.2 Vấn đề toàn vẹn tín hiệu (signal integrity)
1.2.1 Chất lượng tín hiệu trên một đương dây
Một tín hiệu đi từ chip này đến chip khác có thể đi qua rất nhiều phần từ như dây nối wire
bond từ die IC ra chân linh kiện , package của IC, đường dây PCB, via… Mặt khác, do dòng
điện cần đi theo vòng kín do vậy ta không chỉ phải quan tâm tới vật dẫn mang tín hiệu mà còn
quan tâm tới đường dẫn tín hiệu trở về (return path). Thông thường, đường dẫn tín hiệu trả về
là các mặt nguồn-đất. Do vậy, nếu xét tới góc độ tín hiệu, hãy coi mặt nguồn đất là đường tín
hiệu trả về, thiết kế đường tín hiệu này cần cẩn thận như thiết kế các đường dẫn mang tín hiệu.
Đó là bước quan trọng đầu tiên giúp ta tránh được mọi vấn đề thiết kế sau này. Hình 1-4 mô tả
mạch vòng dòng điện của một tín hiệu trên mạch in 4 lớp. Tín hiệu đi trên lớp 1, đi qua via
(mang tín hiệu) xuống lớp thứ 4, tín hiệu trả về sẽ xuất hiện ở mặt trên (không phải toàn bộ
chiều dày lớp đồng) của lớp thứ 2, ở mặt dưới của lớp thứ 3 (không phải toàn bộ chiều dày lớp
đồng) do các hiệu ứng mặt ngoài và khép vòng kín đi qua via nối giữa lớp 2 và lớp 3. Ở tần số
cao, mạch vòng dòng điện sẽ “đi tìm” nơi ở đó mà trở kháng thấp nhất (ở tần số cao nghĩa là ở
nơi có điện cảm thấp nhất). Dự đoán được mạch vòng dòng điện trong các cấu trúc xếp lớp
(stackup) của mạch in nhiều lớp, nhất là các trường hợp tín hiệu chuyển lớp đi dây và chuyển
luôn các đường dẫn tham chiếu (từ mặt đất sang mặt nguồn chẳng hạn), sự tham gia của tụ điện
lọc nguồn (vì tín hiệu đi trên mạch in ở xung “0” lên “1” sẽ khác “1” xuống “0”), các via
“stiching” và hiện tượng dòng xoáy (eddy current) mà tín hiệu dùng để đi theo đường dẫn mà
nó mong muốn. Nếu với bất kỳ lý do gì ta ngăn cản hay làm biến đổi đặc tính trở kháng của
đường dẫn mà tín hiệu nhìn thấy, ở đó sẽ xuất hiện sự phản xạ.
Hình 1-4: Mô tả mạch vòng dòng điện trong PCB 4 lớp
Do vậy, mặt thứ nhất liên quan tới chất lượng tín hiệu trên một đường dây là đảm bảo trở
kháng mà tín hiệu nhìn thấy trên toàn bộ quãng đường mà nó đi qua là nguyên tắc để có chất
3
Chương 1: Phương pháp thiết kế mạch in số tốc độ cao và các vấn đề cần quan tâm
lượng tín hiệu tốt nhất. Nếu trở kháng mà tín hiệu nhìn thấy trên đường đi thay đổi, tín hiệu sẽ
bị phản xạ lại một phần và quá trình này có thể gây ra sự méo dạng tín hiệu (hay còn gọi với
các tên khác như overvoltage, undervoltage ringing). Sự méo dạng đủ lớn sẽ gây ra các ảnh
hưởng tiêu cực tới chất lượng tín hiệu như phá hủy linh kiện hay đọc sai trạng thái. Hình 1-5 là
ví dụ tín hiệu có chất lượng xấu khi có sự phản xạ do phối hợp trở kháng không tốt trên đường
dây.
Hình 1-5: Hiệu ứng ringing khi phối hợp trở kháng không tốt
Bất kỳ sự thay đổi kích thước hay hình dạng (hay gọi chung là cấu hình) nào của các
đường dây, hay cản trở mạch vòng dòng điện, đều dẫn tới sự thay đổi của trở kháng. Chúng ta
gọi sự thay đổi này là gián đoạn trở kháng liên tục. Một số các yếu tố gây gián đoạn trở kháng
được mô tả trong Bảng 1-2.
Bảng 1-2: Một số trường hợp trở kháng thay đổi
Chân package IC
Thay đổi lớp đi dây qua via
Mặt đất không liên tục
4
Chương 1: Phương pháp thiết kế mạch in số tốc độ cao và các vấn đề cần quan tâm
Cáp kết nối
Stub và rẽ nhánh
Cuối đường dây
Để chất lượng tín hiệu tốt nhất, ta cần sử dụng các đường dây dài có trở kháng đồng nhất
trên toàn bộ các phần tử mà tín hiệu đi qua. Do vậy :




Ta cần tính toán để sao đường dây trên mạch in có trở kháng mong muốn, bằng
cách tính toán cấu hình trên stackup, độ rộng đường dây, độ dày lớp đồng, độ dày
điện môi và hằng số điện môi.
Đảm bảo trở kháng trên toàn bộ các đường dây không thay đổi như giữ nguyên
độ rộng đường dây, sử dụng mặt đất liên tục, phối hợp cuối đường dây
(termination), sử dụng các chip có trở kháng được điều khiển như kiểu chân BGA.
Sử dụng cấu hình (topology) đi dây hợp lý như daisy chain.
Hạn chế độ dài các phần tử gây gián đoạn trở kháng như via stub.
Mặt thứ hai liên quan tới chất lượng tín hiệu là tổn hao phụ thuộc tần số. Trên các đường
dây ở PCB, các tín hiệu tần số cao có xu hướng suy hao nhiều hơn so với các tín hiệu tần số
thấp. Như ta sẽ giải thích ở phần sau, sự suy giảm các sóng hài bậc cao của tín hiệu như chức
năng của một mạch lọc thông thấp làm tăng rise time của tín hiệu khi tổng hợp lại trên miền
thời gian, như minh họa trên Hình 1-6. Nếu thời gian này đủ lớn so sánh với chu kỳ tín hiệu,
điều này có thể sẽ gây ra hiện tượng ISI (intersymbol interference) là hiện tượng đọc sai dãy bit
khi mà thời gian để tín hiệu thay đổi mức logic quá lớn khi so sánh với chu kỳ tín hiệu, hay khi
xuất hiện tín hiệu “strobe” để chốt, tín hiệu chưa kịp xác lập tới trạng thái mới. Do vậy ta cần:

Khảo sát mức độ tổn hao trên chiều dài của đường dẫn, hiểu rõ được các thông số
ảnh hưởng lớn nhất và đưa ra dải thông mà ở đó tổn hao ảnh hưởng lớn tới chất
lượng của sự truyền dẫn tín hiệu.
5
Chương 1: Phương pháp thiết kế mạch in số tốc độ cao và các vấn đề cần quan tâm

Dựa vào hiểu biết các thông số ảnh hưởng lớn tới tổn hao, đưa ra cách giảm thiểu
tổn hao xuống mức cho phép.
Hình 1-6: Hiện tượng tăng rise-time do tổn hao
Mặt thứ ba liên quan tới chất lượng tín hiệu là đảm bảo các yêu cầu khác về thời gian
(timming margin). Khi chênh lệch trễ thời gian truyền tín hiệu giữa các tín hiệu (skew time) lớn
có thể gây ra việc đọc sai dữ liệu, ví dụ giữa tín hiệu strobe và data hay tín hiệu vi sai (differential
signal) trở thành tín hiệu chung đường tham chiếu (common signal) gây nên các vấn đề về EMI
(electromagnetic interference). Hình 1-7 là ví dụ cho trường hợp skew time của differential
signal, nếu điểm giao giữa 2 tín hiệu là tín hiệu tham chiếu cho các tín hiệu khác, sự sai lệch về
thời gian xung thấp lên cao và cao xuống thấp sẽ làm các yêu cầu về thời gian hold và setup
trong mạch số trở nên chặt chẽ hơn.
Hình 1-7: Skew time của differential signal
1.2.2 Nhiễu xuyên âm (crosstalk)
Nhiễu xuyên âm, bản chất là ảnh hưởng năng lượng từ đường dây này lan tới đường dây
khác. Do bao quanh đường dây có tín hiệu là điện từ trường. Trong các mạch in, nhiễu xuyên
âm xảy ra ở mọi nơi, bên trong chip, ở cáp và socket kết nối, chân linh kiện. Mặt khác, khi mà
chip ngày càng nhỏ và mạch in có độ tích hợp ngày càng cao, tốc độ truyền nhận ngày càng
lớn, nhiễu xuyên âm sẽ ngày càng trở nên đáng kể.
Nhiễu xuyên âm gây ra bởi các hiệu ứng điện dung ký sinh và hỗ cảm (capacitive and
inductive coupling). Đối với các đường dây được phối hợp trở kháng, điện dung ký sinh và hỗ
cảm theo kinh nghiệm là tương đương nhau. Nhưng trong các trường hợp như tín hiệu qua các
6
Chương 1: Phương pháp thiết kế mạch in số tốc độ cao và các vấn đề cần quan tâm
đầu nối connector hoặc các tín hiệu có chung đường hay mặt tham chiếu (return path), hỗ cảm
sẽ lớn hơn điện dung ký sinh nhiều. Trong trường hợp hỗ cảm chiếm ưu thế, hiệu ứng đó gọi là
nhiễu đóng ngắt (switching noise), ground bounce, SSN (switching simultaneous noise). Tác
hại của nhiễu xuyên âm là rất đáng kể khi nó có thể thay đổi trở kháng đặc tính cũng như tốc
độ của tín hiệu đường dây dài liền kề (ảnh hưởng gián tiếp tới toàn vẹn thời gian), gây các nguy
cơ sai chức năng cho mạch như reset, nhiễu trong các phần từ nhạy cảm như các mạch tương
tự.
Việc hiểu nguyên lý nhiễu xuyên âm là do điện dung ký sinh và điện cảm và hỗ cảm,
cũng như ảnh hưởng của chúng tới độ lớn của nhiễu xuyên âm, chúng ta có thể thiết kế đi dây
để giảm hiệu ứng này ví dụ như đặt các đường dây xa nhau nhất có thể, giảm độ dài đường dây,
đi dây dạng stripline hay phối hợp trở kháng cuối đường dây. Hình 1-8 mô tả nhiễu xuyên âm
ở xa nguồn gây nhiễu (far-end) và gần nguồn gây nhiễu (near-end) cùng với dạng sóng đặc
trưng của chúng trong trường hợp trở kháng được phối hợp ở cuối đường dây. Nhiễu xuyên âm
sẽ được phân tích kỹ hơn ở chương 3.
(a)
(b)
Hình 1-8: (a) Nguyên lý nhiễu xuyên âm b) Dạng sóng đặc trưng
1.2.3 Mạng lưới phân bố nguồn đất (PDN)
PDN (power delivery network) là mạng lưới phân bố nguồn-đất. Nó là phần rất quan
trọng trong các thiết kế mạch số tốc độ cao. PDN trên PCB bao gồm toàn bộ các phần tử từ
VRM (voltage regulator module), tụ điện, đường dây và các IC, có nhiệm vụ cung cấp đủ năng
lượng tới toàn bộ các IC và giữ các mức điện áp ổn định trong dải cho phép.
7
Chương 1: Phương pháp thiết kế mạch in số tốc độ cao và các vấn đề cần quan tâm
Hình 1-9: Các phần tử trên PDN
Một PDN lý tưởng có các đặc tính:



Cung cấp điện áp DC hằng tới tải.
Không truyền đi các nhiễu gây bởi tải.
Có trở kháng 0 Ohm AC giữa nguồn và đất.
Do vậy vấn đề “decoupling” có nghĩa là để hoạt động của mạch không ảnh hưởng tới
nguồn cấp cho mạch đó. Việc “decoupling” có hai mục đích chính:


Giảm thiểu ảnh hưởng từ IC này tới IC khác.
Cung cấp đường dẫn trở kháng thấp giữa nguồn và đất tham chiếu.
Do đó, ta có thể thấy được vai trò của các tụ điện trên mạch in. Thứ nhất, cung cấp nguồn
năng lượng tức thời để sạc vào nguồn cấp của IC, cung cấp được đủ năng lượng cho dòng điện
quá độ qua mạch vòng dòng điện kín có trở kháng thấp, nếu tụ điện không cung cấp đủ năng
lượng này, điện áp trên nguồn cấp cho chip sẽ dao động. Thứ hai, do là phần tử có đặc tính trở
kháng thấp ở tần số lớn, bản thân tụ điện có vai trò làm các điện áp nhiễu tần số cao đi qua nó
thay vì đi qua chân IC mà nó bảo vệ.
8
Chương 1: Phương pháp thiết kế mạch in số tốc độ cao và các vấn đề cần quan tâm
Hình 1-10: Mô tả SSN
Các transistor bên trong IC trong quá trình đóng ngắt dẫn tới xuất hiện các dòng điện quá
độ mang các sóng hài bậc cao gây ra SSN (simultaneous switching noise), trong khi đó cũng
truyền qua PDN từ IC qua PCB gây ra các nhiễu xung điện áp không mong muốn trên PDN.
Các nhiễu xung điện áp (voltage ripple) có thể ảnh hưởng tới nguồn cấp các mạch khác như
mạch vòng khóa pha (PLL), ảnh hưởng tới bộ dao động RF hay ảnh hưởng tới rise time của các
tín hiệu IO, tăng jitter tín hiệu. Hình 1-10 mô tả nguyên lý của nhiễu SSN, giả sử một cổng
logic chuyển từ trạng thái cao-xuống-thấp. Do vậy tụ điện ở đầu tải cần xả hết năng lượng trước
khi cổng logic thiết lập được mức logic thấp. Ở đây, xuất hiện dòng điện quá độ lớn chảy qua
mặt đất tham chiếu có điện cảm L dẫn tới xuất hiện xung nhọn điện áp xuất hiện trên đầu ra các
cổng logic khác, gây hoạt động sai chức năng. Để giảm nhiễu SSN, ta cần giảm điện cảm của
mặt đất tham chiếu.
Do xu hướng của các IC là điện áp ngày càng thấp, tiêu tốn công suất ngày càng lớn, mật
độ tích hợp ngày càng cao, nhiễu trên PDN sẽ ngày càng cần được quan tâm.
Hình 1-12 là ví dụ cho mối liên hệ giữa phân tích phổ của dòng điện, điện áp và nhiễu
trên PDN. Ta nhận ra rằng ta cần biết gần như chính xác phổ dòng diện để thiết kế trở kháng
theo tần số nếu không điện áp trên chip sẽ dễ dàng nhiễu vượt quá mức độ cho phép vì chỉ cần
sự thay đổi nhỏ ở trong phổ dòng điện ở tần số cao (thường là từ 10 MHz tới 300 MHz) sẽ dễ
dàng đưa nhiễu trên PDNvượt ngưỡng cho phép.
Một phương pháp luận thiết kế mới cần được xây dựng nhằm giúp các kỹ sư hiểu về đặc
tính của PDN, đưa ra các quyết định tốt hơn ngay từ trong thời kỳ đầu của các chu trình thiết
kế. Mục đích thiết kế của các kỹ sư trong thiết kế PDN là:


Phân tích và đưa ra được trở kháng mục tiêu Ztarget dựa vào phổ sóng hài của dòng
điện quá độ mà IC tạo ra dựa vào dạng sóng của tín hiệu trên các cổng vào ra và
điện áp nhiễu cho phép trên điện áp nguồn cấp.
Phân tích toàn bộ các phần từ PDN, chia chúng ra theo ảnh hưởng của chúng theo
miền tần số tới PDN.
9
Chương 1: Phương pháp thiết kế mạch in số tốc độ cao và các vấn đề cần quan tâm


Thiết kế sao cho trở kháng của PDN luôn nhỏ hơn trở kháng đặc tính trên toàn dải
tần số.
Đưa kết quả vào mô phỏng bằng phần mềm để kiểm tra lại kết quả.
Hình 1-11 Trở kháng đặc trưng của PDN theo tần số
Hình 1-12: Mối liên hệ giữa trở kháng, dòng điện và nhiễu trên PDN
1.2.4 Nhiễu (EMI) và tương thích điện từ trường (EMC)
Khi xung nhịp clock trong khoảng 100 MHz tới 500 MHz, một vài sóng hài nằm trong
các khoảng tần số thông dụng như TV, FM radio, điện thoại, PCS. Điều này dẫn tới khả năng
rất có thể thiết bị sẽ gây ảnh hưởng tới các thiết bị khác. Khi tần số càng cao, các ảnh hưởng
này càng lớn. EMI liên quan tới 3 vấn đề: Nguồn nhiễu, vật dẫn và antenas.
Nguồn nhiễu của EMI đến từ 2 vấn đề: một là tín hiệu vi sai (differential signal) chuyển
thành tín hiệu chung đất tham chiếu (common signal) và tín hiệu này đi ra khỏi mạch nhờ cáp
đôi dây xoắn, hai là ground bounce tạo ra dòng điện common. Một số các phương pháp thông
dụng cho vấn đề EMI là sử dụng các phần tử bảo vệ (shielding) hay các thiết bị lọc như common
mode choke hay ferrite bead. Do EMI/EMC nằm ngoài mục tiêu nghiên cứu và thiết kế của đồ
án này, phần này chỉ mang tính giới thiệu như là một phần quan trọng cần thiết kế trong quá
trình thiết kế hệ thống từ ngay giai đoạn đầu.
1.3 Mô hình hóa (modeling) và các công cụ mô hình hóa
10
Chương 1: Phương pháp thiết kế mạch in số tốc độ cao và các vấn đề cần quan tâm
Các vấn đề trong thiết kế mạch in số tốc độ cao đã được đề cập đến, tuy nhiên với chỉ
những hiểu biết về các vấn đề thôi thì chưa đủ để giải quyết chúng. Các kỹ sư luôn cần biết và
thành thạo việc sử dụng các công cụ hỗ trợ thiết kế, nhất là các công cụ hỗ trợ mô hình hóa:




Các luật gần đúng: độ chính xác thấp nhưng thời gian đưa ra câu trả lời nhanh, ví dụ độ
tự cảm của đường dây là khoảng 25 nH/inch
Các phương trình xấp xỉ: độ chính xác cao hơn nhưng thời gian đưa ra câu trả lời lâu
hơn.
Phần mềm mô phỏng: độ chính xác cao hơn nữa nhưng thời gian đưa ra câu trả lời có
khi rất lâu. Các phần mềm này giải quyết hầu hết các vấn đề như tính trở kháng đặc tính
(characteristic impedance), nhiễu xuyên âm (crosstalk), trở kháng vi sai (differential
impedance) hay phối hợp trở kháng cuối đường dây (termination) ảnh hưởng như thế
nào tới dạng sóng của tín hiệu cũng như các vấn đề của PDN (power distribution
network)
Các máy đo : VNA (vector network analyser) đo các thông số như trở kháng đặc tính
theo tần số hay ma trận s-paramater, TDR (time domain reflectometer) dùng đo sự phản
xạ trên miền thời gian, máy phân tích phổ (spectrum analyser) và máy hiện sóng
(osiloscope)
1.3.1 Các công cụ mô phỏng
Các công cụ mô phỏng hiện nay chia thành 3 loại:



Mô phỏng điện từ trường: Công cụ này giải các phương trình Maxwell, mô phỏng
trường điện và trường từ tại các vị trí khác nhau ở miền thời gian và miền tần số.
Mô phỏng mạch điện: Công cụ này giải các phương trình Kirchoff, tìm ra dòng
điện và điện áp tại các node trên mạch.
Mô phỏng đặc tính: Công cụ này dựa vào bảng và mô hình hóa các phần tử thụ
động để dự đoán dòng điện và điện áp trong miền thời gian.
Phần mềm mô phỏng điện từ trường giải 4 phương trình Maxwell, như trong Bảng 1-3,
mô tả cách các đường dây và điện môi liên hệ như thế nào tới điện từ trường. Vì vậy tất cả các
phần tử trong thực tế được chuyển thành vật dẫn và điện môi. Một số hiệu ứng hay dùng phần
mềm này để mô phỏng là đường dây dài không đồng nhất, EMI hay cộng hưởng bên trong
package của IC. Các công cụ thông dụng như HFSS, CST…
Phần mềm mô phỏng mạch điện chuyển các phần tử trong thực tế sang mô hình tương
đương của các linh kiện điện tử cơ bản như tụ điện, điện trở, điện cảm và đường dây dài sau đó
giải các phương trình kirchoff tìm ra dòng điện và điện áp tại từng điểm. Các hiệu ứng như
nhiễu xuyên âm, tín hiệu đi trên đường dây dài hay nhiễu do đóng ngắt. Một trong các phần
mềm tốt nhất là pspice và ADS (advanced design system).
Phần mềm mô phỏng đặc tính lấy dữ liệu từ bảng tra V-I và V-t của phần tử tích cực và
mô phỏng xem đồ thị V-I và V-t thay đổi ra sao do ảnh hưởng của các phần tử thụ động. Mô
hình hay được dùng là mô hình IBIS.
11
Chương 1: Phương pháp thiết kế mạch in số tốc độ cao và các vấn đề cần quan tâm
Các công cụ mô phỏng có các ưu nhược điểm riêng, thông thường độ chính xác tỷ lệ
nghịch với thời gian đưa ra kết quả mô phỏng. Việc hiểu biết về các công cụ mô phỏng và cấu
hình việc mô phỏng là rất quan trọng. Nếu có được mô hình từ việc mô hình hóa các phần tử
thực tế, kết hợp với các mô hình IBIS của IC, đưa phần mềm mô phỏng mạch điện có thể dễ
dàng đưa kết quả, ta có thể thay đổi mô hình cho để có được kết quả như mong muốn. Công
việc này gọi là “pre-simulation”. Phần mềm mô phỏng điện từ trường có thể được dùng quá
trình “post-simulation” sau khi đã có mạch in để thực hiện các mô phỏng “verification” có độ
chính xác cao ở sau chu trình thiết kế để khảo sát các vấn đề mà phần mềm mô phỏng mạch
điện không làm được. Phần mềm mô phỏng điện từ trường cũng có thể được sử dụng trong quá
trình “pre-simulation” nếu ta tạo được mô hình 3D khảo sát các hiệu ứng không lý tưởng để
đưa ra hướng dẫn thiết kế định tính ở ngay giai đoạn đầu của chu trình thiết kế.
Bảng 1-3: Các phương trình maxwell
Trên miền thời gian
. E 
Trên miền tần số

0
. E 
.B  0

0
. H  0
 E 
B
0
t
 E  j H  0
 E 
B
0
t
 H  j E  J
1.3.2 Mô hình hóa
Mô hình hóa một công việc vô cùng quan trọng. Có thể nói, nếu ta không thể mô hình
hóa được, toàn bộ mục đích của việc đưa ra yêu cầu thiết kế hệ thống là không làm được. Mô
hình hóa nhằm mục đích mô tả các vật thể trong thưc tế thành các phần tử đã biết để phần mềm
mô phỏng có thể xử lý và dự đoán dòng điện, điện áp trên từng điểm trên hệ thống. Ví dụ, để
có thể mô phỏng toàn vẹn tín hiệu và PDN ta cần có đầy đủ mô hình các đường dây PCB, linh
kiện thụ động, đường dây dài, mô hình đóng vỏ linh kiện, stackup, vật liệu điện môi hay cả mô
hình tín hiệu. Các phần tử tích cực có thể được mô tả bằng IBIS (input/ output buffer interface
spectification) hoặc mô hình pspice.
12
Chương 1: Phương pháp thiết kế mạch in số tốc độ cao và các vấn đề cần quan tâm
Hình 1-13: mô hình IBIS thông dụng mô tả I/O của IC
Mô hình IBIS được mô tả như trên Hình 1-13. IBIS chứa các thông tin về đặc tính của
đường cong I/V và đường cong V/t, dạng sóng của quá trình chuyển mức logic và các thông tin
về đóng vỏ linh kiện của IC.
Mô hình pspice của phần tử tích cực là nguồn áp lý tưởng và các phần tử thụ động. Hình
1-14 mô tả mô hình spice của một mosfet điển hình. Mô hình spice chứa các thông tin về các
tính năng cụ thể và công nghệ chế tạo của driver do vậy đôi khi nhà sản xuất không muốn đưa
ra mô hình này.
Hình 1-14: Mô hình spice của mosfet
Việc đưa ra các mô hình tương đương có thể dựa theo các quy tắc kinh nghiệm (rule of
thumb), các phương trình xấp xỉ (approximation equation) hoặc qua các phần mềm mô phỏng
điện từ trường. Mô hình thường được thỏa hiệp giữa độ chính xác so với thời gian có được mô
hình.
1.3.3 Dải thông (bandwidth)
Dải thông được định nghĩa là tần số sóng hình sin lớn nhất mà ở đó vai trò của vật thể khi
phân tích ở tần số này vẫn quan trọng. Nhưng thế nào là vẫn quan trọng? Ở đây ta sẽ khảo sát
dải thông dành cho tín hiệu, của phép đo và của mô hình phần tử. Mỗi định nghĩa dải thông
dành cho các vấn đề khác nhau thì cũng có những cách định nghĩa khác nhau. Một mô hình bắt
buộc cần phải đi kèm với dải thông, nếu không, việc sử dụng mô hình có thể đưa ra các kết quả
mô phỏng không chính xác.
13
Chương 1: Phương pháp thiết kế mạch in số tốc độ cao và các vấn đề cần quan tâm
1.3.3.1 Dải thông của tín hiệu
Hình 1-15 là mô tả của phân tích Furier trên miền tần số áp dụng cho xung vuông lý tưởng
và duty cycle là 0.5. Bất kỳ các tín hiệu có chu kỳ nào cũng phân tích được thành các song hình
sin có biên độ và điện áp xác định. Trên miền thời gian, nếu ta cộng dồn các tín hiệu hình sin
này với nhau ta sẽ có lại được xung vuông hoàn chỉnh. Hình 1-15 cũng chỉ ra nếu ta chỉ cộng
dồn hữu hạn các sóng sin tới 1 tần số nào đó thay vì vô hạn các sóng hình sin, xung thu được
sẽ trên miền thời gian có rise time khác không. Càng cộng dồn các sóng sin tần số cao, rise time
càng giảm [1].
Hình 1-15: Phân tích Furier cho xung vuông tấn số 1 GHz có duty cycle=0.5
Hay nói theo cách khác, rise time và dải thông có mối liên hệ với nhau. Mối liên hệ này
được mô tả theo công thức (CT 1-1) [1].
BW 
0.35
RT
(CT 1-1)
1.3.3.2 Dải thông của phép đo
Dải thông của phép đo được định nghĩa là tần số sóng sin lớn nhất mà phép đo sử dụng.
Khi thiết bị đo trên miền thời gian như máy TDR (time domain reflectometer), dải thông
của phép đo có thể được tính theo rise time ngắn nhất của tín hiệu và dùng công thức (CT 1-1)
để suy ra dải thông của phép đo.
14
Chương 1: Phương pháp thiết kế mạch in số tốc độ cao và các vấn đề cần quan tâm
1.3.3.3 Dải thông của mô hình
Dải thông của một mô hình là tần số lớn nhất mà mô hình biểu thị chính xác đặc tính của
phần tử. Khi xét đến tần số lớn hơn dải thông, mô hình mà ta sử dụng không còn đúng nữa.
Ví dụ 1 đường dây trong IC dài 300 mils, nối 2 pads trên 1 mặt đất tham chiếu, có điện
môi dày 10 mils. Hình 1-16 chỉ ra 2 trường hợp, nếu ta mô hình hóa đường dây này với mô
hình thứ nhất, dải thông của mô hình chỉ là 2 GHz, nghĩa là với tần số lớn hơn 2 GHz , mô hình
này không còn mô tả chính xác đặc tính thực tế của nó. Khi ta dùng mô hình phức tạp và chính
xác hơn, dải thông đã tăng lên tới 7 GHz.
(a)
(a)
(b)
Hình 1-16: Độ chính xác của mô hình với dải thông
1.4 Phương pháp luận thiết kế chung nhất
Các vấn đề về mạch in số tốc độ cao cùng các công cụ hỗ trợ là các công cụ xây dựng mô
hình đã được đề cập. Tổng quan lại, ta cần xây dựng một phương pháp luận mới giúp ta vượt
qua các vấn đề trong mạch in số tốc độ cao có xu hương ngày càng trở nên tồi tệ:



Hiểu rõ bản chất của toàn vẹn tín hiệu và PDN đưa ra các quy tắc kinh nghiệm
chung nhất để giảm thiểu tối đa các vấn đề có thể gặp phải.
Chuyển các quy tắc kinh nghiệm thành các luật cụ thể cho từng sản phẩm cụ thể.
Vì không thể có một nguyên tắc thiết kế chi tiết đúng cho mọi thiết kế.
Dự đoán hiệu năng của hệ thống từ rất sớm trong chu trình thiết kế bằng cách tạo
ra mô hình mạch điện tương đương cho các linh kiện, đường dây quan trọng và
toàn bộ hệ thống bằng cách mô phỏng từng phần hay toàn bộ thiết kế và dùng các
công cụ mô phỏng để thực hiện “pre-simulation” và “post simulation”.
15
Chương 1: Phương pháp thiết kế mạch in số tốc độ cao và các vấn đề cần quan tâm

Dùng các thiết bị đo đạc để có so sánh độ chính xác của mô hình khi dùng các
phương pháp khác với kết quả đo cũng như xác nhận hiệu quả của việc phân tích
thiết kế ngay từ trong giai đoạn đầu của thiết kế. Quá trình đo cũng được dùng khi
có lỗi xảy ra hoặc mạch chức năng hoạt động không như mong muốn.
1.5 Kết luận
Các vấn đề như toàn vẹn tín hiệu, nhiễu xuyên âm và PDN đã được chương một đề cập
một cách tổng quát nhất cùng các công cụ hỗ trợ, làm rõ mức độ chính xác và phạm vi nên sử
dụng chúng để có được mô hình đủ tốt trong một dải thông cho phép. Sau đó, ta đã hiểu được
tầm quan trọng của việc hiểu rõ từng vấn đề trong mạch số tốc độ cao thiết kế, mô hình hóa và
mô phỏng ngay trong các giai đoạn đầu của thiết kế sẽ giúp sản phẩm tiết kiệm rất nhiều thời
gian sau này. Phương pháp luận chung nhất cũng đã được đưa ra, do vậy công việc tiếp theo là
bắt đầu nghiên cứu sâu hơn bản chất và mô hình toán học của các vấn đề đã đưa ra. Đường dây
dài, phần tử chung nhất trong mạch in số tốc độ cao được coi đó là phần tử quan trọng đầu tiên
cần xem xét. Đó cũng là nhiệm vụ của chương tiếp theo.
16
Chương 2: Đường dây dài và các vấn đề cần quan tâm
CHƯƠNG 2: ĐƯỜNG DÂY DÀI VÀ CÁC VẤN ĐỀ CẦN QUAN TÂM
Đường dây dài được coi là phần tử cơ bản thứ tư trong việc nghiên cứu về mạch số tốc
độ cao bên cạnh các linh kiện thụ động như điện trở, điện cảm và tụ điện. Hiểu rõ bản chất của
đường dây dài là điều quan trọng vì nó là cầu nối trong việc phân tích trường điện từ và lý
thuyết mạch điện. Các hiện tượng truyền sóng trên đường dây dài có thể được tiếp cận theo bản
chất của lý thuyết mạch hoặc phân tích theo các phương trình maxwell. Tuy nhiên, chương này
sẽ không tập trung sâu vào lý thuyết truyền sóng hay nhìn đường dây dài dưới góc độ điện từ
trường mà tiếp cận theo góc độ lý thuyết mạch, chỉ ra ý nghĩa của các khái niệm cơ bản trở
kháng đặc tính, trở kháng nhìn vào cổng và phân tích các ảnh hưởng của gián đoạn trở kháng
và tổn hao gây ra bởi các phần tử trong thực tế đối với dạng sóng của tín hiệu.
2.1 Đường dây dài là gì?
Trong thế giới sô tốc độ cao, đường dây trên PCB nên được coi là đường dây dài. Vì khi
tín hiệu đi qua đường dây trên PCB, nếu độ dài của đường dây đó có độ lớn so sánh được với
bước sóng của tín hiệu, điện áp và dòng điện dọc theo đường dây đó sẽ không đồng nhất trên
toàn bộ chiều dài, đặc tính về mặt trở kháng cũng vì thế thay đổi theo chiều dài đường dây,
thêm nữa trễ truyền trên đường dây cũng so sánh được với chu kỳ của 1 bit của tín hiệu do vậy
không thể đơn giản mô hình đường dây PCB là mạch R-L-C nữa mà cần mô hình đường dây
mang tín hiệu cùng với đường dẫn tín hiệu tham chiếu là mô hình đường dây dài.
Một cách định lượng, trên miền tần số, nếu độ dài của đường dây lớn hơn 0.01 lần bước
sóng hoặc trên miền thời gian, trễ truyền tín hiệu lớn hơn một nửa rise time thì ta sẽ coi đường
dây đó là đường dây dài. Ví dụ một tín hiệu có tần số cỡ 100 MHz, rise time sẽ khoảng 1ns, tốc
độ tín hiệu trên PCB với vật liệu FR4 thông thường là 6 inch/ns sẽ đi được khoảng 6 inch (tương
đương 150mm), nếu độ dài đường dây là 70 mm thì cần coi đó là đường dây dài (70mm là con
số rất dễ đạt tới nếu so sánh với độ lớn các mạch in hiện nay). Nếu xung nhịp lên tới 1 GHz, 7
mm là đủ để coi nó là đường dây dài, thì hầu như toàn bộ các đường dây trên PCB cần được
xem xét là đường dây dài.
2.2 Mô hình dường dây dài
Đường dây dài tổng quát được mô tả trên Hình 2-1 bao gồm các phần từ là R-G-L-C.
17
Chương 2: Đường dây dài và các vấn đề cần quan tâm
Hình 2-1: Mô hình đường dây dài
Trong đó:




R là điện trở nối tiếp,  / m
L là điện cảm nối tiếp, H / m
G là điện dẫn song song, S / m
C là điện dung song song, C / m
Hình 2-2: Một số cấu hình đường dây cơ bản
Bảng 2-1: Bảng thông số tập trung của đường dây dài với một số cấu hình cơ bản
Thông số
Cáp đồng trục
2 dây
Mặt song song
Đơn vị
R
Rs 1 1
(  )
2 a b
Rs
a
2 Rs
w
O/m
L
b
µln  
a
2

D
cosh 1

2a
d
H/m
2
b
ln  
a

w
d
S/m
w
F/m
G
C
2
b
ln  
a
cosh 1
D
2a

cosh 1
18
D
2a
w
d
Chương 2: Đường dây dài và các vấn đề cần quan tâm
Bảng 2-1 mô tả mô hình tham số tập trung của đường dây dài và công thức xấp xỉ của các
cấu hình đường dây dài quen thuộc như cáp đồng trục, hai mặt song song lý tưởng và cấu hình
2 dây tròn trong cấu hình mô tả bởi Hình 2-2.
2.3 Lý thuyết truyền sóng trên đường dây dài
2.3.1 Xây dựng các phương trình mô tả dòng điện điện áp theo thời gian và theo
khoảng cách
Dựa theo Hình 2-1 ta xây dựng được công thức tính dòng điện và điện áp tức thời tại node
thứ N dựa vào công thức kirchoff:
i ( z , t )
v ( z , t )
 Gv( z , t )  C
z
t
(CT 2-1)
v( z , t )
i ( z , t )
  Ri ( z, t )  L
z
t
(CT 2-2)
Ở chế độ xác lập với sóng hình sin theo miền tần số, các công thức (CT 2-1) và (CT 2-2)
trở thành:
dI( z )
 (G  jwC ) V( z )
dz
(CT 2-3)
dV( z )
 ( R  jwL) I ( z )
dz
(CT 2-4)
Giải hai phương trình trên đồng thời để đưa ra công thức truyền sóng của V(z) và I(z):
d 2V ( z ) 2
  V ( z)  0
dz 2
(CT 2-5)
d 2 I( z )
  2 I( z )  0
2
dz
(CT 2-6)
    j   ( R  jwL )(G  jwC )
(CT 2-7)
Với  là hệ số truyền sóng, là số phức và là hàm của tần số
Phân tích dòng điện, điện áp tức thời thành 2 phần là sóng tới và sóng phản xạ như Hình
2-3, ta có thêm các (CT 2-8) và (CT 2-9):
19
Chương 2: Đường dây dài và các vấn đề cần quan tâm
Hình 2-3: Phân tích dòng điện, điện áp thành sóng tới và sóng phản xạ
V ( z )  V0 e  z  V0 e z
(CT 2-8)
I( z )  I 0 e   z  I 0 e z
(CT 2-9)
Trong đó e z biểu thị sóng truyền theo hướng +z và e z biểu thị sóng truyền chiều –z.
Gộp công thức (CT 2-8) và (CT 2-9) vào ta được (CT 2-10):
I  z 

R  jwL
(CT 2-10)
(V0  e z  V0  e z )
So sánh (CT 2-9)với (CT 2-10) ta thu được:
V0  V0 
   Z0
I0
I0
(CT 2-11)
Z0 được gọi là trở kháng đặc tính của đường dây dài, với Z0 được tính trong (CT 2-12)
Z0 
R  jwL


R  jwL
G  jwC
(CT 2-12)
Chú ý rằng trở kháng đặc tính là tỷ số của điện áp chia cho dòng điện của sóng tới hoặc
là sóng phản xạ trên đường dây dài chứ không phải là tỷ số song điện và điện áp tổng tức
thời.Dấu trừ biểu thị cho đặc tính của điện trường và từ trường khi tín hiệu truyền trên đường
dây dài. Chuyển qua miền thời gian tính v(z,t) theo thời gian và theo khoảng cách trên trục z ta
có công thức tổng quát của điện áp trên đường dây dài như trong (CT 2-13):
v( z , t )  V0 cos(wt   z    )e  z  V0 cos(wt   z    )e z
(CT 2-13)
2.3.2 Các phương trình đặc tính của đường dây dài không tổn hao
Đường dây dài không tổn hao là mô hình đơn giản hóa của mô hình toán học tổng quát
đã được phân tích ở phần trước khi coi đường dây dài là lý tưởng, không có tổn hao công suất
trên đó, do vậy đường dây dài có thể được mô tả chỉ với hai thông số là trở kháng đặc tính và
trễ truyền tín hiệu. Trên thực tế, đường dây dài thường thuộc loại có tổn hao thấp (low-loss
transmission line) vì thông thường R << wL và G << wC do vậy trong một dải thông cho phép,
thường là 1 GHz đường dây dài không tổn hao là đủ để mô hình hóa các phần tử trong thực tế
với sự đơn giản hóa trong việc mô hình đi rất nhiều. Công thức biểu thị hệ số truyền sóng sẽ là
(CT 2-14) và (CT 2-15) thay cho (CT 2-7):
20
Chương 2: Đường dây dài và các vấn đề cần quan tâm
γ
 R  jwL  G  jwC  
jβ
(CT 2-14)
(CT 2-15)
β   LC
Hệ số truyền sóng giờ hoàn toàn là số phức.
Ta cũng suy ra trở kháng đặc tính như trong (CT 2-16):
Z0 
L
C
(CT 2-16)
Công thức cho độ dài bước sóng và tốc độ pha, cũng là tốc độ tín hiệu trong (CT 2-17) và
(CT 2-18):

2
up 


(CT 2-17)
w
w

2 LC 2 µ

1
1
c




LC
µ
r
(CT 2-18)
Hiểu về tốc độ tín hiệu phụ thuộc vào hằng số điện môi sẽ giúp ích cho ta trong việc tính
toán tốc độ tín hiệu trên các lớp đi dây, bù các thông số về timming một cách chính xác hơn,
được ứng dụng trực tiếp trong chương 5 của đồ án này.
2.3.3 Hệ số phản xạ và công thức tính trở kháng nhìn vào
Phân tích trở kháng đặc tính ở phần trước chỉ cho ta biết bản chất trở kháng đặc tính tức
thời tại một điểm trên đường dây dài và là tỷ số của điện áp trên dòng điện của sóng tới hoặc
sóng phản xạ. Tuy nhiên, để phối hợp trở kháng, nhất là trong trường hợp trở kháng của tải và
nguồn là khác nhau ta cần xây dựng khái niệm trở kháng khác, là trở kháng nhìn vào cổng (input
impedance) với mục đích công suất đi từ nguồn tới tải là lớn nhất. Trở kháng này biểu thị tỷ số
tổng điện áp chia cho tổng dòng điện tại từng nút. Biết được trở kháng nhìn vào là điều bắt buộc
nếu ta muốn phối hợp trở kháng từ tải tới nguồn, nhất là khi có nhiều đoạn có các trở kháng
khác nhau. Tính được trở kháng nhìn vào cũng giúp ta tính toán được chính xác công thức toán
học của điện áp và dòng điện tại từng điểm trên đường dây dài. Hình 2-4 là mô hình đơn giản
khảo sát hệ số phản xạ.
Hình 2-4: Mô hình tính hệ số phản xạ
Từ   j  ta có được hai công thức mới (CT 2-19) và (CT 2-20):
21
Chương 2: Đường dây dài và các vấn đề cần quan tâm
V ( z )  V0 e j  z  V0 e j  z
I( z ) 
(CT 2-19)
V0  j z V0 j z
e

e
Z0
Z0
(CT 2-20)
Tại tải, với z=0 (tại tải) ta có trở kháng nhìn vào tải như (CT 2-21):
V0   V0 
ZL  
Z0
V0  V0 
(CT 2-21)
Suy ra hệ số phản xạ:

V0  Z L  Z 0

V0  Z L  Z 0
(CT 2-22)
Ta cũng suy ra được trở kháng nhìn vào tại bất kỳ điểm nào trên đường dây dài như (CT
2-23):
Zin  Z 0
Z L  jZ 0tan l
Z 0  jZ L tan l
(CT 2-23)
Với trường hợp ngắn mạch, trở kháng nhìn vào tại một điểm cách tải đoạn l là:
Zin  jZ0tan l
(CT 2-24)
Với trường hợp hở mạch, trở kháng nhìn vào tại một điểm cách tại một đoạn l là:
Zin   jZ0cot  l
(CT 2-25)
Đặc biệt, với l   / 2 , Zin  Z L , tức là trở kháng nhìn vào luôn bằng trở kháng tải với
mọi ZL.
2.4 Trở kháng đặc tính của các cấu hình cơ bản đường dây dài
Từ Bảng 2-2, ta tính lại được trở kháng đặc tính trong trường hợp không tổn hao của các
cấu hình cơ bản :
Bảng 2-2: Trở kháng đặc tính của các cấu hình phổ biến
Cấu hình
Trở kháng đặc tính
Cáp đồng trục
60
r
2 dây tròn
ln
b
a
2
 D 

D
ln   
 1
d
 r  d 

120
22
Chương 2: Đường dây dài và các vấn đề cần quan tâm
2 mặt song song
120 h
r w
Microstrip
87
5.98h
ln
 r  1.41 0.8w  t
Stripline
60
r
ln
2b  t
0.8w  t
Trong đó:

 r là hằng số điện môi



w là độ rộng đường dây, mm
t là độ dày đường dây, mm
h,b là độ dày chất nền, mm
Để khảo sát sự ảnh hưởng của các thông số này tới độ chính xác của các phương trình
xấp xỉ theo một số thông số quan trọng nhất là độ rộng đường dây và chiều cao h, ta đưa các
cấu hình vào phần mềm mô phỏng, kết quả được thể hiện trên các Hình 2-5 và Hình 2-6 [1]:
23
Chương 2: Đường dây dài và các vấn đề cần quan tâm
Hình 2-5: Z0 microstrip theo IPC và mô phỏng trên ansoft theo w
Hình 2-6: Z0 của IPC với mô phỏng ansoft theo w của stripline
Hình 2-5 và Hình 2-6 cho thấy công thức của IPC sẽ sai lệch khi trở kháng thấp. Tuy
nhiên, thông thường trên PCB, độ rộng đường dây đối với các đường dây cần tính toán trở
kháng thường không quá 15 mil, do vậy công thức của IPC có độ chính xác rất tốt và trong đa
số trường hợp, ta có thể dùng công thức này trong việc thiết kế trở kháng.
24
Chương 2: Đường dây dài và các vấn đề cần quan tâm
Hình 2-7: Z0 với độ rộng mặt đất tham chiếu
Hình 2-7 tính trở kháng đặc tính của microstrip với εr=4, t= 0.7 mil, h= 5 mil, w= 10 mils.
Ta thấy độ rộng mặt đất phía dưới phải lớn hơn gấp 3 lần về 2 phía so với độ dày chất nền h thì
sai lệch trở kháng đặc tính mới nhỏ trong mức cho phép là 1 %. Lý do là mật độ dòng điện đối
với trường hợp microstrip ở mặt đất tham chiếu phía dưới sẽ tập trung chủ yếu trong khu vực
này. Đây là vấn đề rất quan trọng, ví dụ ta không nên đi dây các tín hiệu gần cạnh mạch in để
đảm bảo đủ diện tích cho tín hiệu tham chiếu và nếu ta đặt các đường dây cách xa nhau lớn hơn
3 lần độ dày chất nền thì hiện tường nhiễu xuyên âm hay ground bounce sẽ không xảy ra.
2.5 Đường dây dài và sự phản xạ
2.5.1 Sự phản xạ do tải, nguồn và đường dây dài không phối hợp trở kháng
Hình 2-8: Mạch điện đường dây dài do phản xạ tại tải và nguồn
Hình 2-8 mô tả mô hình đường dây dài khi có sự phản xạ tại tải và nguồn. Sau khi phân
tích, ta có công thức tổng quát của V0 là:
V0  Vg
Z0
e  j l
Z 0  Z g 1   l  g e 2 j l
(CT 2-26)
Công suất truyền tới tải tổng quát:
25
Chương 2: Đường dây dài và các vấn đề cần quan tâm
P
2
Rin
1
Vg
2
2
( Rin  Rg )  ( X in  X g ) 2
(CT 2-27)
Khi Zl  Z0 ta có Zin  Z0 do vậy công suất truyền tới tải là:
P
2
Z0
1
Vg
2
(Z0  Rg ) 2  X g 2
(CT 2-28)
Khi Z in  Z g thì công suất truyền tới tải là:
P
(CT 2-29)
Rg
2
1
Vg
2
4(X g  Rg )2
Thực tế, ta chứng minh được rằng, để công suất truyền tới tải lớn nhất thì Z in  Z g* và
trường hợp này có thể xuất hiện rất nhiều các sóng phản xạ và các sóng phản xạ này cùng pha
nên đưa được nhiều công suất ra tải nhất. Nếu Z g là số thực, công suất truyền ra tải lớn nhất
khi Rin  Rg và công suất đó:
P
2 1
1
Vg
2
4 Rg
(CT 2-30)
Ta cũng nhận thấy, dù tải, đường dây dài có phối hợp trở kháng, công suất đi ra tải cũng
chỉ bằng một nửa, cách duy nhất là giảm trở kháng nguồn càng nhỏ càng tốt.
2.5.2 Đồ thị bounce
Khi trở kháng của đường dây dài, tải và nguồn không đồng nhất sẽ xảy ra hiện tượng phản
xạ. Để tính toán điện áp cho hiện tượng này, ta có thể dùng đồ thị bounce. Hình 2-9 và Hình
2-10 là ví dụ đồ thị bounce cho trường hợp tín hiệu 1 V có trở kháng nguồn 10 ohm, tải hở
mạch, đường dây dài 50 ohm, TD= 1 ns. Đồ thị bounce sẽ tính toán điện áp phản xạ tại các
điểm trở kháng không đồng nhất, theo thời gian và tính được dạng điện áp tại tải hay tại nguồn.
Ta thấy được ảnh hưởng của trễ truyền TD (time delay) đối với dạng sóng là rất lớn. Khi TD
lớn hơn rất nhiều rise time, do hiện tượng phản xạ nhiều lần, dạng sóng bị thay đổi rất lớn.
Nhưng khi TD nhỏ hơn nhiều rise time, hiện tượng phản xạ nhiều lần này diễn ra nhanh và
nhanh chóng tiến tới trạng thái xác lập và đôi khi không gây ra sự thay đổi đáng kể về dạng
sóng.
26
Chương 2: Đường dây dài và các vấn đề cần quan tâm
Hình 2-9: Đồ thị bounce
(a)
(b)
Hình 2-10: Mô phỏng dạng điện áp trên ADS
27
Chương 2: Đường dây dài và các vấn đề cần quan tâm
2.6 Phân tích ảnh hưởng của các phần tử gây gián đoạn trở kháng
Mỗi khi có gián đoạn trở kháng, sẽ xuất hiện sự phản xạ. Sự phản xạ sẽ gây ra méo dạng
sóng, ảnh hưởng lớn tới chất lượng tín hiệu. Việc dự đoán trước các gián đoạn trở kháng cũng
như làm sao để điều chỉnh các ảnh hưởng này, đưa ra hướng dẫn thiết kế cho các kỹ sư đi dây
là một phần quan trọng trong chu trình thiết kế. Vì mặc dù đường dây trên mạch in được thiết
kế với trở kháng được hòa hợp, vẫn sẽ có 1 số trường hợp trở kháng mà tín hiệu nhìn thấy trên
đường dây thay đồi như trong các trường hợp sau:









Cuối đường dây.
Đóng vỏ linh kiện.
Tụ điện đầu vào linh kiện.
Via.
Góc vuông 90 độ.
Stub.
Branch.
Pad để test.
Mặt đất không liên tục.
Dưới đây, em chỉ trình bày một số các vấn đề để thấy việc quan trọng trong thiết kế trở
kháng đồng nhất trên toàn bộ chiều dài, với bất kỳ sự thay đổi trở kháng hay các phần tử ký
sinh không monh muốn xuất hiện, tín hiệu sẽ bị ảnh hưởng rất lớn, nhất là khi tần số xung nhịp
đồng hồ đã tới tầm GHz.
2.6.1 Phối hợp trở kháng cuối đường dây
Thông thường, trong hệ thống số, trở kháng đường dây dài lớn hơn trở kháng đầu ra driver
nhưng nhỏ hơn trở kháng đầu vào của receiver. Sự méo dạng sóng gây ra các vấn đề trên đường
có xung nhịp clock, lỗi dữ liệu, jitter…. Các phương pháp phối hợp trở kháng 2 đầu đường dây
có các loại: kiểu song song (parallel), kiểu thevenin, kiểu nối tiếp(series), kiểu AC [1].
2.6.1.1 Kiểu song song (parrallel termination)
Hình 2-11: Phối hợp cuối đường dây kiểu song song
Hình 2-11 mô tả cấu hình của kiểu song song, giá trị của R bằng với Z0 , điện trở này hấp
thụ năng lượng gây ra bởi sự phản xạ. Lợi ích của kiểu song song là đơn giản, chỉ yêu cầu 1
linh kiện. Nhưng phương pháp này có nhược điểm là tổn hao công suất trên điện trở, nếu nối
điện trở xuống GND, VOH của cổng logic sẽ thấp hơn, giảm lề nhiễu của đầu vào receiver.
28
Chương 2: Đường dây dài và các vấn đề cần quan tâm
2.6.1.2 Thevenin termination
Hình 2-12: Phối hợp cuối đường dây kiểu thevenin
Cấu hình thevenin sử dụng 2 điện trở, R1 và R2 được chọn sao cho nó phối hợp với Z0 của
đường dây dài. Lợi ích của cấu hình này là 2 điện trở có vai trò pullup/pulldown dẫn tới tăng lề
nhiễu của cổng logic. Nhược điểm của cấu hình này là có 1 dòng điện mặc định chảy từ Vcc
xuống GND, tăng công suất tiêu thụ tĩnh. Kiểu thevenin hay được dùng trong các mạch logic
TTL.
2.6.1.3 Kiểu nối tiếp (series termination)
Hình 2-13: Phối hợp cuối đường dây kiểu nối tiếp
Hình 2-13 mô tả cấu hình kiểu nối tiếp, phối hợp trở kháng Z0 tới đẩu ra của driver và 1
điện trở. Cấu hình này có điểm lợi là tiêu tốn công suất thấp trên điện trở, không thêm vào các
dòng điện DC và không tăng thêm trở kháng từ đường dây tín hiệu xuông đất. Nhược điểm
phương pháp này là các driver là phần tử phi tuyến, trở kháng thay đổi khi trạng thái logic thay
đổi do vậy khó có được một giá trị tối ưu. Ứng dụng của cấu hình này trong các kết nối từ cổng
CMOS tới cổng CMOS.
29
Chương 2: Đường dây dài và các vấn đề cần quan tâm
2.6.1.4 Kiểu AC (AC termination)
Hình 2-14: Phối hợp cuối đường dây kiểu AC
Cấu hình AC sử dụng 1 điện trở và 1 tụ điện, giá trị R  Z0 Giá trị tụ cần lựa chọn cẩn
thận, tụ quá nhỏ dẫn tới hằng số thời gian RC nhỏ, mạch RC thành mạch phát xung step gây ra
các hiện tượng overshoot và undershoot cho tải. Nếu tụ quá lớn thì lại làm tăng công suất tiêu
thụ. Về cơ bản giá trị R, C được chọn sao cho thời gian sạc lớn hơn 2 lần trễ truyền tín hiệu.
Ưu điểm phương pháp này là tụ C chặn các điện áp DC, tiết kiệm công suất và giá trị tụ C hợp
lý sẽ làm dạng sóng đầu vào gần với xung vuông lý tưởng.
2.6.2 Phản xạ do stub
Stub xuất hiện trong trường hợp sử dụng via hay trong các cấu hình mà một driver nối tới
nhiều receiver hoặc stub do via xuyên lỗ cả stackup trong mạch in nhiều lớp. Ảnh hưởng từ
stub rất khó để phân tích vì có nhiều sự phẩn xạ trong cấu hình này. Nếu stub không dùng để
phối hợp trở kháng (thường dùng trong mạch RF), đối với mạch số tốc độ cao, stub luôn luôn
làm giảm chất lượng tín hiệu. Vấn đề của ta là xem xét ảnh hưởng của chiều dài stub tới dạng
sóng và có thể bỏ qua ảnh hưởng của nó khi độ dài là bao nhiêu?
Hình 2-15 mô phỏng ảnh hưởng độ dài stub (so với rise time) với dạng sóng tín hiệu. Ở
Hình 2-15a, độ dài stub có trễ truyền tín hiệu chiếm tới 1/2 thời gian rise time, khi đó, dạng
sóng rất xấu, điện áp nhiễu vượt quá 20% biên độ tín hiệu. Thay vào đó, như minh họa trong
hình Hình 2-15b, độ dài stub có trễ truyền chỉ bằng 1/5 thời gian rise time, khi đó, điện áp nhiễu
sẽ giảm xuống, còn chỉ khoảng 10% biên dộ điện áp (trong đa số trường hợp là trong dải cho
phép)
Kết luận đưa ra ở đây là hhi độ dài stub càng nhỏ, dạng sóng càng tốt. Để overshoot trong
khoảng 10 % biên độ, theo quy tắc kinh nghiệm, độ dài stub nhỏ hơn 20 % độ dài mà tín hiệu
đi trong khoảng thời gian bằng rise time
Một phép so sánh nhỏ, stub gây ra bởi via thường có độ dài khoảng 1mm, thời gian tín
hiệu đi qua via stub này khoảng 6.6 ps. Do vậy tín hiệu có rise time cỡ 0.03 ns (hay tần số cỡ 3
GHz) thì ảnh hưởng của via sub sẽ trở nên đáng kể
30
Chương 2: Đường dây dài và các vấn đề cần quan tâm
(a)
(b)
Hình 2-15: Mô phỏng stub
2.6.3 Ảnh hưởng của tụ điện đầu vào receiver
Tất cả các receiver thực tế đều có tụ điện ký sinh cổng logic đầu vào, giá trị này có giá trị
một vài pF. Khi tín hiệu truyền trên đường dây dài gặp tụ điện lý tưởng, trở kháng tín hiệu nhìn
thấy sẽ thay đổi theo thời gian.
Hình 2-16: Cấu hình khảo sát tụ điện đầu vào cổng logic
Hình 2-16 mô tả cấu hình mô phỏng ảnh hưởng tụ điện đầu vào. Các giá trị khảo sát là 1
pF, 5 pF , 10pF, tương ứng là dạng sóng của Vsource1, 2, 3 ở nguồn và Vload1, 2, 3ở tải. Đầu
vào là xung hình thang có rise time = 0.5 ns, chu kỳ 12 ns. Các dạng sóng này thể hiện trên
Hình 2-17.
31
Chương 2: Đường dây dài và các vấn đề cần quan tâm
Hình 2-17: Kết quả đo dạng sóng ảnh hưởng bởi tụ điện đầu vào cổng logic
Tụ điện làm cho trở kháng đường dây thay đổi theo thời gian. Nếu rise time nhỏ hơn
thời gian sạc của của tụ điện, trở kháng tụ thấp, sau khi tụ nạp đầy, trở kháng trở thành vô
cùng lớn. Sự xuất hiện của tụ điện giống như 1 phần tử thêm thời gian trễ vào hệ thống (hay
còn gọi là delay adder). Thời gian sạc của tụ được tính theo công thức (CT 2-31) [1]:
 ch arg e  2.2Z 0C
(CT 2-31)
Trong trường hợp hình trên, thời gian sạc tụ bằng 1.1 ns. Giá trị này lớn hơn rise time
nên giá trị này chính là rise time mới của tín hiệu trên receiver, giá trị trên Hình 2-16 theo lý
thuyết là 1.17 ns với trường hợp tụ C có giá trị 10 pF. Ta có thể thấy ảnh hưởng rất lớn của
các phần tử thông thường được bỏ qua ở tần số thấp nay lại gây những ảnh hưởng rất to lớn,
khi mà rise time bắt đầu nhỏ xuống cơ một vài trăm ps.
2.6.4 Ảnh hưởng của điện dung giữa đường dây
Test pad, via hay pad package của linh kiện ở giữa đường dây dài giữa nguồn và tải được
mô hình như một tụ điện tập trung. Tác động của tụ điện này lên dạng sóng tại tải phụ thuộc
vào rise time và giá trị của tụ. Nếu tín hiệu có rise time tuyến tính, trở kháng tụ:
Z cap 
RT
C
(CT 2-32)
Giá trị Zcap này là giá trị trở kháng nối xuống xuống đất mà đường dây dài nhìn thấy trong
thời gian rise time. Chính trở kháng này gây ra sự phản xạ. Để ảnh hưởng của tụ này nhỏ, ta
cần có Z cap  Z 0 (khi đó coi như không có dòng điện đi qua trở kháng này). Giả sử Z cap  5Z 0
thì ta tính toán được độ lớn lớn nhất của tụ điện ở giữa đường dây dài như (CT 2-33):
Cmax 
RT
5Z 0
(CT 2-33)
Nếu rise time = 0.5 ns, giá trị tụ lớn nhất theo (CT 2-33) là 2 pF.
32
Chương 2: Đường dây dài và các vấn đề cần quan tâm
Hình 2-18: Cấu hình mô phỏng tụ điện giữa đường dây dài
Hình 2-18 mô tả cấu hình mô phỏng tụ điện ở giữa đường dây dài. Kết quả mô phỏng với
2 giá trị tụ 2pF và 5 pF như Hình 2-19. Ta có thể thấy nếu C=Cmax thì dạng sóng có sự phản xạ
âm trong giới hạn cho phép (nhỏ hơn 10% Vmax) đúng như dự đoán. Còn khi giá trị tụ là 5 pF,
lớn hơn nhiều giá trị tụ Cmax ở công thức (CT 2-33) thì điện áp nhiễu lớn nhất khoảng 20 %
biên độ tín hiệu.
Hình 2-19: Kết quả mô phỏng tụ điện giữa đường dây dài
2.7 Đường dây dài tổn hao, hiện tượng suy giảm rise time
Một tín hiệu có rise rime nhỏ khi đi qua đường dây dài thực tế thì sẽ có hiện tượng suy
giảm rise time của tín hiệu. Ví dụ một tín hiệu có rise time 50 ps truyền qua đường dây dài 36
inch với vật liệu FR4 thông thường rise time tăng lên 1 ns như Hình 2-20. Hiện tượng tín hiệu
đi qua đường dây dài suy giảm rise time do tổn hao là nguyên nhân chính dẫn tới các vấn đề
như ISI (intersymbol interference), hay suy giảm eye diagram như Hình 2-21. Do việc đọc 1 bit
ở hiện tại phụ thuộc vào giá trị của bit trước đó, do vậy IC cần phân biệt được mức logic caothấp, rise time nếu lớn khi so sánh với chu kỳ của một bit thì sẽ gây ra đọc sai tín hiệu, làm tăng
BER (bit error rate). Tổn hao trên đường dây dài có thể được phân tích trên miền tần số để giúp
ta hiểu bản chất sau đó ta chuyển sang miền thời gian để xem xét ảnh hưởng của nó lên tín hiêu.
33
Chương 2: Đường dây dài và các vấn đề cần quan tâm
Hình 2-20: Hiện tượng tăng rise time khi tín hiệu đi qua đường dây dài
Bản chất của việc suy giảm rise time của tín hiệu khi đi qua đường dây dài là do đặc tính
các tín hiệu tần số cao suy hao nhiều hơn các tín hiệu ở tần số thấp. Do vậy dải thông của tín
hiệu qua đường dây dài suy giảm dẫn tới rise time tăng lên như đã phân tích ở các phần trước.
Nếu rise time mới nhỏ khi so sánh với chu kỳ của 1 bit, dạng sóng của tín hiệu có thể không bị
ảnh hưởng do khi chu kỳ 1 bit kết thúc thì tín hiệu đã xác lập do vậy không có hiện tượng ISI.
Độ mở của eye diagram là thước đo BER (bit error rate). Độ mở càng nhỏ, BER càng lớn. Tuy
nhiên mối quan hệ này về mặt toán học khá phức tạp và nằm ngoài khuôn khổ của đồ án này.
Hình 2-21: ISI và suy giảm eye diagram
2.7.1 Các nguyên nhân gây ra tổn hao
Khi tín hiệu truyền qua đường dây dài, có 5 nguyên nhân gây ra tổn hao:




Phát xạ
Nhiễu xuyên âm
Trở kháng không đồng nhất
Tổn hao vật dẫn
34
Chương 2: Đường dây dài và các vấn đề cần quan tâm

Tổn hao điện môi
Ở đây, tổn hao do phát xạ nhỏ hơn các tổn hao khác nên sẽ bỏ qua. Nhiễu xuyên âm sẽ
được khảo sát ở chương 3. Trở kháng không đồng nhất đã được khảo sát ở phần trước. Do vậy,
phần này sẽ chỉ đề cập tới tổn hao do điện môi và tổn hao vật dẫn.
2.7.1.1 Tổn hao vật dẫn do điện trở
Tổn hao do điện trở gây ra do năng lượng tổn hao trên dây dẫn. Điện trở này cũng thay
đổi do hiệu ứng mặt ngoài (ở tần số cao, dòng điện hầu như chỉ tập trung ở mặt ngoài vật dẫn).
Ở tần số thấp (hay dòng DC), điện trở này được tính theo (CT 2-34)
R
Len
wt
(CT 2-34)
Trong đó:
t là độ dày
w là độ rộng đường dây
Len là chiều dài
 là điện trở suất
Tại tần số cao, tầm >10 MHz, thì điện trở được tính theo hiệu ứng mặt ngoài thay vì độ
dày lớp đồng như trong công thức (CT 2-34):
R
Len
w
(CT 2-35)
Với  là độ dày mà dòng điện tập trung do hiệu ứng mặt ngoài
Tổng điện trở của đường dây tín hiệu đối với microstrip [1] là:
R  0.8 
Len
w
(CT 2-36)
Ta có công thức tính độ dày gây ra bời hiệu ứng mặt ngoài là:
  2.1
1
f
(CT 2-37)
Trong đó:
 là độ dày của hiệu ứng mặt ngoài, µm
f là tần số, GHz
2.7.1.2 Tổn hao do điện môi
Một tụ điện lý tưởng có điện trở DC là vô cùng lớn , nghĩa là nếu ta đặt điện áp DC vào
2 đầu của tụ điện, dòng điện qua tụ bằng 0. Tuy nhiên, điện môi trong thực tế có điện trở suất
35
Chương 2: Đường dây dài và các vấn đề cần quan tâm
nhất định. Điện dẫn suất của vật liệu (tỉ lệ nghịch với điện trở suất) được tính theo công thức
(CT 2-38) [1]:
  2 f . 0 r tan( )
(CT 2-38)
Ta có thể nhận thấy khi tần số càng lớn, điện dẫn suất càng lớn, điện trở suất càng nhỏ.
Do vậy, ở tần số cao, đặc tính không lý tưởng của điện môi ngày càng quan trọng. Khi đề cập
tới hằng số điện môi, ta thường chỉ đề cập tới phần thực của hằng số điện môi, phần mà khi có
điện áp AC 2 đầu tụ sẽ xuất hiện dòng điện lệch pha 90 độ với điện áp. Nhưng điện môi thực tế
lại là số phức. Do vậy, để mô tả đặc tính điện môi thực tế, bên cạnh hằng số điện môi, ta còn
cần thêm một thông số là hệ số góc tổn hao, mô tả tỷ lệ giữa phẩn ảo và phần thực của điện môi
thực tế như (CT 2-39):
tan 
 ''r
 'r
(CT 2-39)
Bảng 2-3 mô tả thông tin của một số điện môi thường dùng trong mạch in cùng với hệ số
góc tổn hao và giá cả khi lấy vật liệu thông dụng nhất là FR4 làm tham chiếu [1].
Bảng 2-3: Hệ số tổn hao và hằng số điện môi một số điện môi cơ bản
Vật liệu
Hằng số điện môi
Hệ số tổn hao tan 
Giá tương đối

FR4
4-4.7
0.02
1
DriClad
4.1
0.011
1.2
GETek
3.6-4.2
0.013
1.4
BT
4.1
0.013
1.5
Poluimide
4.3
0.014
2.5
NelcoN6000SI
03.36
0.003
3.5
Roger
3.5
0.0018
5
2.7.2 Tính toán tổn hao trên đường dây dài
Tổn hao là khái niệm cần được thêm vào để mô tả đặc tính của đường dây dài. Tuy nhiên,
các công thức tính toán tổng quát cho đường dây dài khá phức tạp và không cần thiết do trên
thực tế các thông số R (đại diện cho tổn hao vật dẫn) và G (đại diện cho tổn hao điện môi) là
nhỏ so với các thông số L, C nên ta có thể sử dụng mô hình đường dây dài có tổn hao thấp,
được xấp xỉ theo công thức (CT 2-40):
 RL

 GL Z 0 
 Z0

(CT 2-40)
 dB  4.34 
36
Chương 2: Đường dây dài và các vấn đề cần quan tâm
Trong đó:
dB là tổn hao/chiều dài
RL là điện trở vật dẫn
GL là độ dẫn/chiều dài
Z0 là trở kháng đặc tính
Điện trở theo chiều dài của stripline [1], theo tần số GHz là:
RL 
8.14 f
w
(CT 2-41)
Trong đó:
f là tần số, GHz
w là độ rộng đường dây
Do vậy tổn hao vật dẫn của đường dây stripline là:
 cond 
36 f
wZ 0
(CT 2-42)
Trong đó:
f , GHz
w là độ rộng đường dây, mils
cond là tổn hao vật dẫn, dB/inch
Tổn hao do điện môi [1]
 diel  2.3 ftan  r
(CT 2-43)
Trong đó:
diel là tổn hao điện môi, dB/inch
f là tần số, GHz
tanδ là hệ số góc tổn hao
 r là phần thực của hằng số điện môi
Với đường microstrip 50 ohm, vật liệu có hằng số điện môi 3.55, hệ số góc tổn hao 0.02
thì ở tần số 2 GHz có tổn hao do điện môi là 0.15 dB/inch, tổn hao do vật dẫn ở cùng điều kiện
là 0.014 dB/inch.
So sánh 2 công thức tính tổn hao do vật dẫn và tổn hao điện môi ta thấy tần số càng cao,
cả 2 tổn hao càng lớn nhưng tổn hao do điện môi sẽ tăng nhanh hơn, nghĩa là ở tần số cao, tổn
37
Chương 2: Đường dây dài và các vấn đề cần quan tâm
hao điện môi chiếm ưu thế, thường là trên 1 GHz. Hình 2-22 mô tả cấu hình đo S21 của đường
dây dài microstrip có trở kháng đặc tính 50 Ohm, độ dài 100 mm với góc tổn hao điện môi 0.02.
Hình 2-22: Cấu hình mô phỏng S21 cho microstrip 50 Ohm
Theo công thức, ở tần số 2 GHz dB = -0.59 dB. Kết quả mô phỏng cho kết quả - 0.54
dB.
Hình 2-23: S21 theo tần số của đường dây microstrip
2.7.3 Dải thông của đường dây dài
Phần này ta sẽ thử ước lượng rise time của tín hiệu sau khi đi qua đường dây dài. Giả sử
ở dải tần số ta quan tâm, tổn hao do điện môi chiếm ưu thế (thông thường lớn hơn 1 GHz) và
dải thông được định nghĩa là ở tần số đó suy hao tín hiệu là -3 dB. Khi đó:
BWTL 
3dB
2.3 tan   r Len
(CT 2-44)
Trong đó:
 r , phần thực hằng số điện môi
Len là chiều dài đường dây dài, inch
BW là dải thông, GHz
Mối quan hệ giữa rise time và BW theo (CT 1-1):
38
Chương 2: Đường dây dài và các vấn đề cần quan tâm
RT 
0.35
BW
(CT 2-45)
Từ các công thức (CT 2-44)và (CT 2-45)suy ra rise time của bản thân đường dây dài:
RTTL  0.27 tan   r Len
(CT 2-46)
Rise time tín hiệu khi đã đi qua đường dây dài:
RTout  RTin2  RTTL2
(CT 2-47)
Ví dụ một đường dây dài dùng vật liệu FR4, có góc tổn hao 0.02, chiều dài 10 inch có
rise time của bản thân nó là 100 ps, nếu tín hiệu đầu vào có rise time 100 ps thì tín hiệu đầu ra
có rise time 141 ps, tăng gần 50 % . Do vậy, đối với các tín hiệu có tốc độ cao (tương ứng là
rise time nhỏ), việc chọn hằng số điện môi có tổn hao thấp là rất quan trọng để đảm bảo yêu
cầu về timming, tuy nhiên kèm với đó là giá thành vật liệu sẽ đắt hơn.
2.8 Kết luận
Đường dây dài được coi là phần tử cơ bản thứ tư sau các linh kiện thụ động, là phần tử
phải xem xét khi xét đến ảnh hưởng các phần tử trên mạch in lên tín hiệu. Các đặc tính của tín
hiệu như dạng sóng và timming gây bởi ảnh hưởng của trở kháng không đồng nhất và tổn hao
trên đường dây dài đã được xem xét cẩn thận. Góc nhìn mang tính ứng dụng như xem xét các
phần từ thực tế làm gián đoạn trở kháng và mô hình sự gián đoạn với ảnh hưởng của chúng sẽ
là vô cùng quan trọng vì ta khi đã có thể mô hình các phần tử thực tế (nằm ngoài khuôn khổ đồ
án) và biết được ảnh hưởng của mô hình lên chất lượng tín hiệu thì sau cùng ta có thể thay đổi
các phần tử thực tế để thay đổi chất lượng tín hiệu. Chương 2 đã hoàn thành nhiệm vụ của nó,
thiếu sót ở đây là các mô hình phần tử thực tế quan trọng như via, connector hay đóng vỏ của
IC chưa đã khảo sát để đưa ra được mô hình với dải thông đủ lớn, do vậy không đưa ra được
yêu cầu thiết kế cho từng phần tử thực tế, là mục đích của các kỹ sư ứng dụng. Hơn nữa, đánh
giá các tiêu chí của BER liên quan tới suy giảm eye diagram và hiện tượng ISI gây ra bởi tổn
hao trong các giao tiếp có dây, cũng như các phương pháp bù sử dụng các bộ equalizer cũng
không được khảo sát. Cả hai đều nằm ngoài khuôn khổ đồ án này và sẽ được nghiên cứu tiếp
trong các đồ án tiếp theo. Sau khi đã xem xét ở chương hai chỉ là chất lượng tín hiệu trên một
đường dây, chương tiếp theo sẽ tiếp tục với vấn đề thứ hai là nhiễu xuyên âm, ảnh hưởng giữa
các đường dây với nhau.
39
Chương 3: Vấn đề nhiễu xuyên âm trong mạch in tốc độ cao
CHƯƠNG 3: VẤN ĐỀ NHIỄU XUYÊN ÂM TRONG MẠCH IN TỐC ĐỘ CAO
Nhiễu xuyên âm là một trong bốn vấn đề cơ bản của toàn vẹn tín hiệu, xảy ra khi điện từ
trường từ phần tử này gây ảnh hưởng tới các phần tử khác. Nhiễu xuyên âm xảy ra ở rất nhiều
nơi như bên trong chip, đường dây PCB, các đầu nối connector, đóng vỏ linh kiện và các dây
nối. Hơn nữa, các thiết bị trong thực tế ngày càng nhỏ và hoạt động ở tốc độ ngày càng cao,
điện áp ngày càng thấp, do vậy lề nhiễu ngày càng nhỏ. Do vậy, việc hiểu bản chất của nhiễu
xuyên âm, dự đoán được nguồn nhiễu, biên độ nhiễu cũng như biết các phương pháp giảm thiểu
nhiễu xuyên âm trong việc thiết kế các phần tử trên là rất quan trọng.
Nhiễu xuyên âm gây ra hai vấn đề quan trọng. Một là, nó thay đổi đặc tính của đường dây
dài như thay đổi trở kháng đặc tính. Hai là, thay đổi tốc độ tín hiệu do vậy ảnh hưởng tới toàn
vẹn tín hiệu về mặt dạng sóng và timming. Ảnh hưởng của nhiễu xuyên âm phụ thuộc vào dạng
dữ liệu (data pattern), khoảng cách đường dây, tốc độ thay đổi mức logic của tín hiệu. Để cho
đơn giản, ta sẽ chỉ khảo sát đường dây dài trong các trường hợp gần như lý tưởng như là đường
dây dài đồng nhất trên toàn bộ chiều dài và được phối hợp trở kháng cuối đường dây để triệt
tiêu sự phản xạ hay độ dài coupling lớn đủ để nhiễu xuyên âm đạt độ lớn tối đa. Mục đích của
việc “lý tưởng hóa” các nhân tố trên giúp việc phân tích trở nên đơn giản, tập trung vào việc
chỉ ra bản chất cũng như ảnh hưởng các nhân tố tới nhiễu xuyên âm. Trên thực tế, để có kết quả
chính xác về nhiễu xuyên âm trong các trường hợp thực tế, ta cần sử dụng các công cụ mô
phỏng.
3.1 Nhiễu xuyên âm là gì
Khi tín hiệu truyền trên đường dây dài, xuất hiện điện trường và từ trường quanh đường
dây tín hiệu và đường dây tham chiếu. Trường này không bị giam giữ trong khoảng không gian
của đường dây đang có tín hiệu, nên xuất hiện các trường xung quanh đường dây bên cạnh
Hình 3-1: Nhiễu xuyên âm do điện trường gây ra
Để mô tả nhiễu xuyên âm (crosstalk), ta thường sử dụng mô hình tương đương của
coupled-line có các thông số về cấu hình đường dây và phối hợp trở kháng cuối đường dây
(termination). Hai mô hình thường hay sử dụng là mô hình đường dây dài vi sai (differential
pair) và mô hình tham số tập trung. Mô hình đường dây dài vi sai với các thông số là trở kháng
vi sai và trễ truyền even và odd-mode, sử dụng công cụ pspice có 2D field solver là đủ để mô
tả các hiệu ứng coupling. Mô hình dùng các tham số tập trung như điện dung ký sinh và hỗ cảm
để mô tả hiệu ứng coupling, mô tả nhiễu xuyên âm thành mạch điện tương đương, điện trường
40
Chương 4: Mạng lưới phân bố nguồn đất
tương đương tụ Cm và từ trường tương đương Lm ở trên từng đoạn L-C như Hình 3-2. Tất cả
các thông số này sẽ được mô tả dưới dạng ma trận. Do vậy, để mô hình này đúng, bước đầu
tiên là mô hình đường dây dài không tổn hao (lossless transmission line) thành các mạch điện
L-C tương đương với số lượng các mạch tương đương đủ lớn để mô tả chính xác đặc tính đường
dây dài trong một dải thông đủ lớn. Một công thức xấp xỉ hữu ích có thể dùng để tính toán số
lượng mạch L-C là [1]:
n  10.BW.TD
(CT 3-1)
Với BW là dải thông của mô hình đơn vị GHz và TD là trễ truyền đơn vị ns. Ví dụ nếu ta
muốn mô hình đường dây dài có trễ truyền 1 ns, dải thông 1 GHz, ta cần dùng ít nhất 10 mạch
L-C tập trung. Tuy nhiên, nếu đường dây dài là đồng nhất trên toàn bộ chiều dài của nó, các
mạch L-C này hoàn toàn giống nhau.
Hình 3-2: Mô tả nhiễu xuyên âm thành mạch điện tương đương
Hình 3-3: Cấu hình mô phỏng nhiễu xuyên âm
Hình 3-4: Cấu hình và mô hình tính tụ điện ký sinh
Hình 3-5 và Hình 3-6 mô tả kết quả mô phỏng [1] của các thông số spice cho tụ điện, điện
cảm trong mạch Hình 3-3. Có thể nhận thấy, tụ điện ký sinh và hỗ cảm giữa 2 dây gần nhau
luôn là lớn nhất. Điều đó có thể suy ra nhiễu xuyên âm trên 1 đường dây khảo sát chủ yêu gây
ra bởi các đường dây liền kề, ảnh hưởng của các đường dây khác có thể được bỏ qua. Kết luận
này khá quan trọng vì nếu ta có thể bỏ qua được ảnh hưởng của một số đường dây, ma trận mô
41
Chương 4: Mạng lưới phân bố nguồn đất
tả nhiễu xuyên âm sẽ giảm đi rất nhiều và công sức cũng như thời gian mô phỏng sẽ được rút
ngắn lại.
Hình 3-5: Kết quả mô phỏng cho ma trận spice điện dung ký sinh cho microstrip
Hình 3-6: Kết quả mô phỏng cho ma trận spice điện cảm ký sinh cho microstrip
3.2 Hệ số NEXT (Near-end crosstalk) và FEXT (far-end crosstalk)
Hình 3-7 mô tả hệ số NEXT (near-end crosstalk) và FEXT (far-end crosstalk) giữa 2
đường dây. Hệ số NEXT (near-end crosstalk) là hệ số tỷ lệ giữa biên độ nhiễu xuyên âm và
biên độ tín hiệu ở gần nguồn tín hiệu. Hệ số FEXT (far-end crosstalk) là hệ số tỷ lệ giữa biên
độ nhiễu xuyên âm và biên độ tín hiệu ở xa nguồn tín hiệu Phần này sẽ tính toán và mô tả chúng
riêng biệt, do chúng hoàn toàn khác nhau về độ lớn và dạng sóng đặc trưng.
Hình 3-7: Hệ số NEXT và FEXT
3.2.1 Hệ số NEXT
Khi độ dài 2 đường dây lớn hơn một nửa rise time, biên độ điện áp nhiễu NEXT đạt tới
giá trị bão hòa có giá trị được tính trong (CT 3-2) [1]:
NEXT 
Vb
1C
L 
 kb   mL  mL 
Va
4  CL
LL 
(CT 3-2)
Trong đó:
CmL: điện dung ký sinh
42
Chương 4: Mạng lưới phân bố nguồn đất
Vb: điện áp nhiễu ở near-end
Va: điện áp tín hiệu
CmL, LmL: điện dung, điện cảm ký sinh
Dạng sóng của NEXT lý tưởng như trên Hình 3-8, trong đó thời gian để nhiễu xuyên âm
NEXT là bằng rise time, thời gian xuất hiện nhiễu xuyên âm NEXT bằng hai lần trễ truyền tín
hiệu. Ở đây ta cần lưu ý là nếu độ dài “coupling” giữa 2 đường dây không đủ lớn thì biên độ
nhiễu sẽ không đạt bão hòa như trong Hình 3-8. Do đó, ta có phương pháp định tính đầu tiên
để giảm nhiễu xuyên âm dạng NEXT là giảm độ dài couping giữa 2 đường dây. Về thực nghiệm,
độ dài này là độ dài để tín hiệu đi trong thời gian bằng 1/2 rise time.
Hình 3-8: Dạng sóng nhiễu NEXT
Hình 3-9 là số liệu mô phỏng của giá trị kb (giá trị NEXT) theo khoảng cách giữa 2 đường
dây, cũng là kết quả suy ra từ công thức trên với số liệu trên các Hình 3-5 và Hình 3-6 bằng các
phần mềm đưa ra các thông số mạch điện như ansys. Ta có thể thấy nếu khoảng cách giữa 2
đường dây lớn hơn 2 lần độ rộng đường dây, nhiễu xuyên âm sẽ luôn nhỏ hơn 2% điện áp trên
đường dây đang có tín hiệu.
(a)
(b)
Hình 3-9: Hệ số kb (a) microstrip (b) stripline
43
Chương 4: Mạng lưới phân bố nguồn đất
3.2.2 Hệ số FEXT
Hình 3-10: Dạng sóng của Far-end
Nhiễu xuyên âm FEXT là điện áp do dòng điện nhiễu làm xuất hiện điện áp trên điện trở
ở cuối đường dây. Dạng sóng tổng quát của nhiễu FEXT được mô tả trong Hình 3-10. Ta có
thể thấy điện áp nhiễu chỉ xuất hiện sau thời gian trễ truyền TD, thời gian xuất hiện nhiễu là
rise time và khi rise time càng nhỏ, điện áp nhiễu càng lớn.Ngoài ra nhiễu FEXT là số âm [1].
Công thức tính FEXT như (CT 3-3):
FEXT 
Vf
Va

Len 1  CmL LmL 



RT 2v  CL
LL 
(CT 3-3)
Ta có thể viết lại FEXT như (CT 3-4):
FEXT 
TD
.v.k f
RT
(CT 3-4)
Với hệ số kf được bằng:
kf 
1 CmL LmL
(

)
2v CL
LL
(CT 3-5)
Khảo sát hệ số v.k f đối với cấu hình microstrip [1]
Hình 3-11: hệ số v.kf với các khoảng cách đường dây khác nhau
Để giảm nhiễu xuyên âm FEXT, ta có các cách sau:

Tăng khoảng cách giữa các đường dây
44
Chương 4: Mạng lưới phân bố nguồn đất



Giảm trễ truyền dẫn
Thêm lớp phủ solder mask tạo ra cấu hình embedded microstrip
Sử dụng cấu hình stripline thay cấu hình microstrip
Hệ số k f phụ thuộc cả vào tốc độ tín hiệu tín hiệu. 1/ k f liên quan tới sự khác nhau của
tốc độ tín hiệu ở odd-mode và even-mode ở mô hình đường dây vi sai. Do vậy, ở môi trường
mà hằng số điện môi không đổi như dạng stripline, sẽ không có nhiễu xuyên âm FEXT. Hình
3-12 mô tả sự thay đổi của v.kf khi độ dày lớp phủ xanh thay đổi với điều kiện coi như lớp phủ
xanh soldermask có cùng hằng số điện môi với chất nền. Ta có thể thấy khi độ dày đủ lớn để
coi như toàn bộ trường điện từ nằm bên trong điện môi đồng nhất thì hệ số này sẽ giảm dẫn về
0, đồng nghĩa với FEXT sẽ giảm dần về 0, nhiễu far-end gần như không xuất hiện
Hình 3-12: Ảnh hưởng lớp phủ solder mask lên FEXT[1]
3.3 Mô phỏng nhiễu xuyên âm dùng phần mềm mô phỏng
Để mô phỏng nhiễu xuyên âm và so sánh ba kết quả, ta sẽ sử dụng 2 phần mềm là ADS
và CST (computer simulation technology) cùng với các con số ta thu được nhờ các phần mềm
tính toán thông số mạch điện. ADS là công cụ mô phỏng sử dụng mô hình mạch điện tương
đương là ma trận spice được mô tả ở phần trước, CST là phần mềm mô phỏng điện tử trường,
tính toán từng điện trường và từ trường tại từng điểm trong không gian, giải các phương trình
maxwell để tính điện áp và dòng điện. Mục đích của việc mô phỏng để xem mô hình toán học
sử dụng các mạch L-C có độ chính xác như thế nào so với độ chính xác của phần mềm mô
phỏng điện tử trường.
Cấu hình mô phỏng là:
45
Chương 4: Mạng lưới phân bố nguồn đất




2 đường dây microstrip 50 ohm (mục đích là để không có phản xạ trên đường dây
có tín hiệu gây ra bởi trở kháng không đồng nhất).
Độ dài 35mm (TD= 0.18ns > 1/2 rise time nên nhiễu NEXT sẽ có độ lớn bão
hòa).
Tín hiệu được cấp vào đầu 1, đo ở đầu 3(NEXT) và đầu 4(FEXT).
Tất cả các đầu đều có điện trở 50 ohm nối đất.
Cấu hình mô tả trong các Hình 3-13 và Hình 3-16, kết quả đo thể hiện trên các Hình 3-14,
Hình 3-15 và Hình 3-17 là tương đồng nhau và giống với kết quả tính toán và cả dạng sóng của
2 điện áp nhiễu khi ta dùng các công thức xấp xỉ để tính các hệ số NEXT và FEXT ở trên (điện
áp nhiễu ở cả 3 trường hợp với cả nhiễu ở near-end và far-end đều khoảng 30 mV).
Hình 3-13: Mô phỏng nhiễu xuyên âm trên CST
Hình 3-14: Kết quả nhiễu NEXT
46
Chương 4: Mạng lưới phân bố nguồn đất
Hình 3-15: Kết quả nhiễu FEXT
Hình 3-16: Mô phỏng nhiễu xuyên âm bằng ADS
Hình 3-17: Kết quả mô phỏng nhiễu xuyên âm dùng ADS
Để khảo sát FEXT của cấu hình mà chất nền là đồng nhất, ta thiết lập cấu hình như Hình
3-18 gọi là cấu hình microstrip embeded. Độ rộng đường dây được chỉnh lại sao cho trở kháng
Z0 = 50 ohm. Các thông số khác giữ nguyên như cấu hình mô phỏng trước.
47
Chương 4: Mạng lưới phân bố nguồn đất
Kết quả mô phỏng trên Hình 3-19 và Hình 3-20. Ta có thể thấy nhiễu dạng FEXT đã giảm
đi chỉ còn 6 mV, còn biên độ nhiễu của nhiễu dạng NEXT tăng lên khoảng 60 mV (do cấu hình
này gần giống cấu hình stripline có hệ số NEXT với s = w là 6.5% )
Hình 3-18: Cấu hình microstrip embeded
Hình 3-19: NEXT của microstrip embeded
Hình 3-20: FEXT của microstrip embeded
3.4 Đường dây bảo vệ (guard trace)
Một trong những phương pháp quan trọng nhất để giảm nhiễu xuyên âm là đưa các đường
dây cách xa nhau. Một trong các quy tắc kinh nghiệm là nếu khoảng cách lớn hơn 2 lần độ rộng
đường dây thì nhiễu xuyên âm còn 2% (như các hệ số NEXT và FEXT tham chiếu ở trên). Tuy
nhiên, một số ứng dụng yêu cầu biên đô nhiễu nhỏ hơn. Nếu ta không thể đi dây các đường dây
này ở các lớp đi dây khác, đường dây bảo vệ cần được sử dụng.
48
Chương 4: Mạng lưới phân bố nguồn đất
Hình 3-21: Cấu hình mô phỏng guard trace
Hình 3-21 mô tả 3 cấu hình mô phỏng:



2 đường dây w=5 mils cách nhau 5 mils
2 đường dây 5 mils cách nhau 15 mils
2 đường dây cách nhau 15 mils và có đường dây bảo vệ ở giữa
Kết quả mô phỏng [1] cho thấy nhiễu ở các cấu hình là khác biệt rất lớn, trong mọi trường
hợp, có đường dây bảo vệ đều có lợi nhưng khi phối hợp trở kháng cuối đường dây bảo vệ khác
nhau cho các kết quả về nhiễu xuyên âm khác nhau.
Hình 3-22: Mô phỏng cho nhiễu xuyên âm với các cấu hình sử dụng dây bảo vệ
Hình 3-22 cũng cho thấy nhiễu xuyên âm sẽ là nhỏ nhất nếu đường dây bảo vệ nối xuống
đất ở hai đầu. Lý do là vì đường dây bảo vệ khi ở giữa tạo thành nguồn nhiễu cho đường dây
cần bảo vệ, việc nối ngắn mạch sẽ có sóng phản xạ triệt tiêu đi phần lớn nhiễu khiến cho nhiễu
tác động vào đường dây cần bảo vệ nhỏ đi. Do vậy, thêm các via nối đất trên đường dây bảo
vệ, khoảng 3 via nối đất cho độ dài của rise time sẽ làm giảm tối đa ảnh hưởng của nhiễu lên
đường dây cần bảo vệ. Nguyên tắc này thường được dùng rất thường xuyên trong các mạch RF
nhạy nhiễu.
49
Chương 4: Mạng lưới phân bố nguồn đất
3.5 Kết luận
Ảnh hưởng của nhiễu xuyên âm là rất lớn nếu như ta không thiết kế hệ thống một cách
cẩn thận. Thiết bị hoàn toàn có thể hoạt động sai chức năng trong các khối nhạy về nhiễu như
tương tự và reset, khối clock, PLL…Do vậy hiểu về nhiễu xuyên âm và cách tác động tới độ
lớn nhiễu như đưa các đường dây xa nhau nhất có thể, đi dây trong các lớp đi dây hợp lý hay
sử dụng đường dây bảo vệ sẽ giúp chúng ta nâng cao cơ hội thiết bị sẽ luôn hoạt động ổn định.
Ước lượng được độ lớn nhiễu xuyên âm cũng giúp ta đưa ra các design guide sơ bộ, mặc dù các
ước lượng trên đều mang tính lý tưởng nhưng là điểm khởi đầu khá tốt. Chương này cũng kết
thúc phân tích chất lượng tín hiệu. Sau đây, chương tiếp theo sẽ đề cập tới vấn đề rất quan trọng
trong tất cả các thiết kế mạch in số tốc độ cao là thiết kế PDN một cách hiệu quả nhất.
50
Chương 4: Mạng lưới phân bố nguồn đất
CHƯƠNG 4: MẠNG LƯỚI PHÂN BỐ NGUỒN ĐẤT
Mạng lưới phân bố nguồn đất hay còn gọi là PDN (power delivery network) là một trong
các phần quan trọng nhất trong các mạch số tốc độ cao, bao gồm tất cả các phần tử từ VRM
(voltage regulator module) tới các chân của chip và vật dẫn bên trong “die” chip. Các phần từ
đó là VRM, tụ hóa, tụ ceramic, via, các đường dây, mặt polygon, package linh kiện. Khi các
transistor bên trong chip đóng ngắt dẫn tới các dòng điện quá độ xuất hiện, khiến điện áp của
PDN dao động. Nhiệm vụ của PDN là tạo ra điện áp ổn định, trong khoảng nhiễu cho phép tới
tất cả các chip, cung cấp đủ công suất tới các chip và có mặt đất tham chiếu có trở kháng thấp
để giảm thiểu hiện tượng ground bounce và nhiễu do đóng ngắt. Hơn nữa PDN là phần tử lớn
nhất trong mạch, mang dòng điện lớn nhất, đôi khi là nhiễu có tần số cao nhất, mang các khả
năng tiềm tàng của vấn đề EMI/EMC.
Phương pháp luận để thiết kế PDN một cách hiệu quả cần rất nhiều sự nỗ lực. Đầu tiên,
ta cần hiểu rằng ta cần thiết kế PDN cho tất cả các mức điện áp mà PCB sử dụng. Các vi xử lý
hiện nay có thể dùng tới gần 10 mức điện áp khác nhau như 12 V, 5V, 3V3, 1V8, 1V5, 0.75V,
1V2, -5V, -12V do vậy ta cần thiết kế và tính toán cả 10 PDN khác nhau. Thứ hai, điều quan
trọng nhất là ta cần ước lượng được trở kháng mục tiêu (Ztarget) theo điện áp nhiễu cho phép
và phổ của dòng điện quá độ từ đó tính được trở kháng mục tiêu trên toàn dải tần số. Khó
khăn ở đây là phổ của dòng điện quá độ khó có thể xác đinh trước vì nó phụ thuộc vào hoạt
động của IC, ta chỉ có thể biết một dạng sóng chung nhất và dựa vào công suất lớn nhất mà IC
có thể tiêu thụ để ước lượng ra trở kháng mục tiêu. Một trong các cách đơn giản hơn là chỉ
quan tâm tới dòng điện quá độ lớn nhất và thiết kế PDN có trở kháng mục tiêu bằng phẳng
trên toàn dải tần số thiết kế. Điều này gây ra vấn đề sau này ta sẽ thấy, ta gần như không thể
thiết kế trở kháng PDN đạt theo yêu cầu của trở kháng mục tiêu vì trở kháng mục tiêu được
xây dựng với độ lớn nhỏ hơn mức cần thiết, dẫn tới những nỗ lực thiết kế cần nhiều hơn, tốn
thời gian, công sức và chi phí cũng lớn hơn rất nhiều.
Sau khi có trở kháng mục tiêu, nhiệm vụ thiết kế PDN sao cho trở kháng của nó nhỏ hơn
Z t arg et trong dải tần số cho phép. Ta cần khảo sát tất cả các phần từ trên PDN bao gôm VRM,
tụ điện, mặt nguồn đất và chip, phân loại ảnh hưởng của chúng theo tần số, khảo sát ảnh hưởng
lẫn nhau giữa chúng một cách chung nhất sau đó phân tích thiết kế từng thành phần một cách
cụ thể ứng với yêu cầu trở kháng của PDN nhỏ hơn trở kháng mục tiêu trên từng dải tần số. Do
vậy, ta cần có được các mô hình tương đối chính xác hầu hết tất cả các phần tử trên PDN (có
thể dùng mô hình của nhà sản xuất hoặc đưa ra mô hình nhờ các phần mềm mô phỏng hoặc các
phương trình xấp xỉ gần đúng), phân tích và thiết kế, đưa vào các phần mềm mô phỏng các mô
hình ta có và đánh giá xem ZPDN thỏa mãn yêu cầu chưa, nếu không thay đổi lại thiết kế (thay
đổi các phần tử ở vùng tần số mà ta quan tâm) và mô phỏng lại. Sau đó đưa ra các yêu cầu này
cho kỹ sư thiết kế hệ thống và kỹ sư thiết kế PCB để xây dựng mạch nguyên lý và PCB. Khi cả
mạch nguyên lý và PCB đã hoàn thiện, ta có thể thực hiện post-simulation dùng các phần mềm
mô phỏng điện từ trường để xác nhận trở kháng cuối cùng có chính xác hay không. Chương
51
Chương 4: Mạng lưới phân bố nguồn đất
này sẽ trình bày về việc thiết kế trở kháng mục tiêu hiệu quả, phân loại các phần tử trên PDN
theo tần số, nghiên cứu chủ yếu về việc thiết kế PDN với việc lựa chọn các tụ điện một cách
hiệu quả.
4.1 Tính toán trở kháng mục tiêu Z t arg et
Khi có sự thay đổi dòng điện đi trên trở kháng của của PDN, điện áp trên PDN sẽ dao
động. Thực tế, giá trị nhỏ nhất của điện áp sụt này là sụt áp do điện trở (dòng DC) hay còn gọi
là IR drop. Nhưng trở kháng của PDN là thực tế số phức phụ thuộc tần số là Z ( f ) được minh
họa trong hHình 4-1 và có công thức trong (CT 4-1):
V  f   Z  f  .I ( f )
(CT 4-1)
Để giữ điện áp sụt trên PDN nhỏ trong 1 giá trị cho phép, Z ( f ) phải nhỏ hơn giá trị cho
phép gọi là trở kháng mục tiêu. Vì dòng điện quá độ từ chip hiếm khi là hình sin do vậy phổ
dòng điện tương tác với trở kháng PDN tại từng tần số độc lập và các điện áp theo tần số này
tổng hợp lại tạo ra điện áp trên miền thời gian.
Hình 4-1: Sơ đồ tổng quát của PDN
Việc xác định trở kháng yêu cầu cần phải thực hiện cho các mức điện áp khác nhau. Trở
kháng này cũng thay đổi tùy theo phổ dòng điện theo tần số. Khi phổ dòng điện đi qua một
PDN có trở kháng lớn, điện áp rơi có thể lớn hơn so với điện áp cho phép, thường là 5 % Vdd
Z PDN .I transient  Vnoise  Vdd ripple
(CT 4-2)
Hình 4-2 mô tả 2 thành phần tạo nên dòng điện quá độ do IC tạo ra. Một là khi IC
chuyển mức logic từ thấp thành cao, dòng điện IL cần để nạp tụ CL để chuyển mức logic từ
thấp thành cao. Dòng điện thứ hai xảy ra trong cả quá trình chuyển mạch thấp-cao và caothấp, đó là thời điểm cả 2 transistor cùng dẫn, tạo 1 đường dẫn có trở kháng thấp từ nguồn
xuống đất tạo thành dòng điện Id. Sau đây ta sẽ đi phân tích từng thành phần dòng điện này.
52
Chương 4: Mạng lưới phân bố nguồn đất
4.1.1 Tính dòng điện quá độ
Hình 4-2: Mô tả dòng điện quá độ[4]
4.1.1.1 Tính IL
Dòng điện IL có độ lớn như trong (CT 4-3) [3]
IL 
nCLVcc
tr
(CT 4-3)
Trong đó:
n là số tải
Vcc là điện áp cấp
tr là rise time.
Với đầu ra CMOS, CL từ 7-12 pF. Kinh nghiệm cũng chỉ ra rằng ta có thể mô tả dạng
sóng quá độ của xung dòng điện IL như minh họa trong Hình 4-3 với biên độ theo công thức
(CT 4-3) và độ rộng xung bằng 2 lần t r [9]
Ví dụ, 10 cổng CMOS có CL  10 pF , Vdd  5V , tr  1ns thì I L  500mA . Do không
thể biết chính xác được số cổng logic đóng ngắt, đôi khi việc đưa ra IL là không thể.
53
Chương 4: Mạng lưới phân bố nguồn đất
Hình 4-3: Dạng dòng điện IL
4.1.1.2 Tính Id
Công thức tính Id [3]:
Id 
nVccC pd
(CT 4-4)
tr
Trong đó Cpd là điện dung tổn hao, thường được mô tả trong datasheet như là điện dung
nội bên trong biểu thị sự tổn hao công suất bên trong chip. Dạng sóng của Id có thể xấp xỉ như
dạng sóng của IL. Vì dòng điện Id xuất hiện tại mỗi xung nhịp clock, dòng điện này chứa các
sóng hài là các bội số 2 lần tần số xung nhịp clock.
Do vậy tổng dòng điện quá độ của IC bao gồm cả IL và Id như trên Hình 4-4 [4].
Hình 4-4: Tổng dòng điện quá độ của IC
4.1.1.3 Phân tích Fourier của dòng điện quá độ (transient current)
Biên độ của dòng điện quá độ ở hài nth với dạng sóng dòng điện quá độ như trên Hình
4-3 được biểu thị trong (CT 4-5):
54
Chương 4: Mạng lưới phân bố nguồn đất
 n tr
sin 
2 It
T
In  r ( 
n tr
T
T


 )2
(CT 4-5)
Hình 4-5 và Hình 4-6 mô tả phổ sóng hài của dạng sóng quá độ. Ta có thể nhận thấy bắt
đầu từ tần số nhất định cỡ 3 lần tần số xung nhịp I/O thì phổ sóng hài của dòng điện quá độ sẽ
suy giảm 40 dB/dec.
Hình 4-5: Phân tích fourier của dòng điện qúa độ
Hình 4-6: Phần trăm dòng điện theo sóng hài
4.1.1.4 Tổng dòng điện bão hòa
Việc tính dòng điện quá độ là tổng của IL và Id. Như trong các công thức phía trên, việc
đánh giá được dòng điện quá độ, ta cần biết được hoạt động của IC (số cổng logic IC hay dùng).
Điều này đối với kỹ sư thiết kế mạch là điều không dễ dàng. Do vậy, ta có thể lấy dòng điện
quá độ bằng một nửa dòng điện tiêu thự tối đa, con số dễ dàng tìm được trong datasheet và lợi
dụng rằng ở dải tần số mà phổ dòng điện giảm -40 dB/decade thì ta có thể tăng trở kháng mục
tiêu 20 dB/decade mà vẫn đảm bảo điện áp PDN trên miền thời gian không vượt quá phạm vi
cho phép.
55
Chương 4: Mạng lưới phân bố nguồn đất
Z PDN 
2Vdd ripple%
I max
(CT 4-6)
4.1.2 Tính trở kháng mục tiêu
Việc tính Z t arg et theo I max là thông số không đổi theo miền tần số là không cần thiết. Vì
như ta biết, biên độ phổ sóng hài của dòng điện quá độ suy giảm 40 dB/decade sau tần số
1/ ( tr ) . Do vậy trở kháng có thể tăng với tốc độ 20 dB/decade thì biên độ nhiễu vẫn giảm 20
dB/decade. Hơn nữa, nếu biết được chính xác tỉ số rise time với chu kỳ tín hiệu ta có thể tính
toán được trở kháng mục tiêu chính xác hơn. Nếu ví dụ 50% tổng dòng điện tập trung ở dải tần
nhỏ hơn 1/ ( tr ) Do vậy, ở tần số thấp, biên độ của trở kháng Ztarget có thể tăng lên 2 lần mà
biên độ nhiễu vẫn nhỏ trong mức cho phép [4]. Thông thường trở kháng mục tiêu nên được
thiết kế có dạng như trên Hình 4-7.
Hình 4-7: Thiết kế trở kháng mục tiêu hiệu quả
4.2 Các phần tử trong PDN
Sau khi tính sơ bộ được Ztarget, ta cần phải chia theo miền tần số mà các phần từ của PDN
có thể tác động để có thể thay đổi được Z t arg et . Công việc này quan trọng vì nếu có thể biết
được vùng tác động của các phần tử trên PDN, ta có thể tác động vào PDN một cách hiệu quả
và nhanh chóng hơn.
56
Chương 4: Mạng lưới phân bố nguồn đất
Hình 4-8: Năm phần của PDN
Hình 4-8 mô tả năm thành phần của PDN.





Ở tần số thấp, VRM đóng vai trò chính trong việc xác định trở kháng chip nhìn
vào PDN. Vùng tác động VRM từ DC tới khoảng 10 kHz
Các tụ hóa có vùng hoạt động từ 10kHz tới 1 MHz. Các tụ này có thể là tụ
tantalium hay electrolythic
Các tụ ceramic hoặc MLCC, có dải tần tác động từ 10 MHz tới 100 MHz
PDN interconnect ở package bên trong chip. Nó là tần số giới hạn ở mà PDN có
thể tác động ở mức độ PCB. Tần số này cỡ 100 MHz
Vùng tần số cao nhất là điện dung on-die, tần số GHz, nó có điện cảm theo vòng
kín nhỏ nhất, là phần tử có trở kháng thấp nhất trên PDN
Các thành phần này sẽ được khảo sát ở các phần sau nhưng không theo thứ tự trên mà sắp
xếp theo sự dễ dàng trong việc thiết lập các mô hình của các phần tử.
4.2.1 Mạch ổn áp VRM
Vùng tần sô thấp nhất, trở kháng PDN được quy định bởi VRM (voltage regulator
module). Tất cả các loại VRM đều có trở kháng đầu ra, dễ dàng đo được bằng thiết bị gọi là
impedance analyzer 2 cửa. Mô tả về trở kháng theo tần số của VRM như Hình 4-9. Khi VRM
off, trở kháng nhìn vào chân ra của VRM là mô hình của các tụ hóa nối tới đầu ra của VRM.
Khi VRM on, trở kháng đầu ra giảm xuống rất thấp do đặc tính của VRM là giữ điện áp không
đổi với mọi dòng điện tiêu thụ, đặc tính của nguồn áp có trở kháng trong thấp. Bắt đầu khoảng
1 kHz, trở kháng của VRM tăng và hoàn toàn phụ thuộc trở kháng của 2 tụ, dù cho VRM on
hay off . VRM có thể được mô hình hóa theo kết quả đo ở Hình 4-9 ra thành nguồn áp lý tưởng
nối tiếp R-L ở Hình 4-10.
57
Chương 4: Mạng lưới phân bố nguồn đất
Hình 4-9: Kết quả đo trở kháng thoe tần số của VRM với 2 tụ hóa
Hình 4-10 Mô hình tương đương VRM với tụ hóa
4.2.2 Điện dung on-die
Trở kháng PDN ở tần số cao nhất được xác định bởi điện dung on-die. Đó là điện dung
giữa các vật liệu kim loại bên trong chip của nguồn-đất và điện dung giữa các mối nối p-n các
cổng logic và các điện dung khác. Trong đó, điện dung lớn nhất là điện dung cổng logic phân
phối đều trên die pack.
Ta có thể tính sơ bộ điện dung on-die theo diện tích theo (CT 4-7):
C

A
8.85.
1012 F
.Dk
m
h
(CT 4-7)
Trong đó:
C/A: điện dung theo diện tích, F/m2
Dk: hằng số điện môi, bằng 3.9 với SiO2
h: độ dày chất nền, m
Theo công thức (CT 4-7), nếu với công nghệ 130 nm, C/A=1.3 uF/cm2
58
Chương 4: Mạng lưới phân bố nguồn đất
Ta giả sử 10% bề mặt die là điện áp cực gate, suy ra điện dung giữa cực p-n là C/A=130
nF/cm2
4.2.3 Điện cảm của package
Hình 4-11: Cấu tạo của một IC
Giữa pad của chip và pad trên mạch in thường là package của chip. Điện trở mạch vòng
kín tương đương của linh kiện cắm có thể là 20 nH/inch, với độ dài 0.25 inch, điện cảm sẽ là
5 nH. Với package CSP, điện cảm này có thể nhỏ tới 2 nH. Với package BGA, do cấu tạo của
của package BGA có nhiều lớp và có nhiều cặp chân nguồn-đất, tổng điện cảm vòng kín có thể
thay đổi khoảng 1pH tới 1nH. Tuy nhiên, ngoài điện cảm này, còn có điện cảm via, điện cảm
của các mặt nguồn trên PCB ảnh hưởng tới tổng điện cảm mạch vòng kín. Khi điện cảm của
package nhỏ, điện cảm của via và điện cảm do mặt nguồn sẽ là thành phần điện cảm lớn nhất
mà chip “nhìn thấy”. Sự tương tác giữa điện cảm mạch vòng kín này với điện dung on-die khiến
cho trở kháng nhìn bởi chip vào mạch in trở nên phức tạp. Hình 4-12 mô tả ảnh hưởng này. Ta
có thể thấy, dù cho PDN ở board có như thế nào, nó không thể giảm trở kháng PDN mà chip
nhìn thấy dưới trở kháng do package tạo ra.
Hình 4-12: Trở kháng theo điện cảm package
Về mặt chung nhất, sự kết hợp giữa trở kháng mục tiêu và cách đóng vỏ linh kiện
(package) giới hạn những cố gắng mà ta có thể tác động vào PDN ở mức độ mạch in (liên quan
tới VRM, plane, tụ decoupling..) do bị giới hạn bởi trở kháng mà package tác động tới trở kháng
của PDN thông thường không lớn hơn 100 MHz.
59
Chương 4: Mạng lưới phân bố nguồn đất
4.2.4 Tụ điện
Tụ điện lý tưởng có trở kháng giảm theo tần số. Tuy nhiên do có các điện trở, điện cảm
ký sinh nên trở kháng của tụ sẽ tăng khi lớn hơn tần số cộng hưởng nối tiếp. Biết được đặc tính
này của tụ điện sẽ giúp ta biết được tại sao các tụ trên PCB thông thường chỉ có tác dụng giảm
trở kháng của PDN trong dải tần số từ vài MHz tới khoảng 100 MHz như trên Hình 4-13.
Hình 4-13: Trở kháng tụ theo tần số
Tần số cộng hưởng mà ở đó trở kháng tụ thấp nhất theo công thức (CT 4-8)
f ESR 
1
1
.
2 LC
(CT 4-8)
Ví dụ cho tụ 0805 thông thường có L=1.3nH, điện dung 100 nF có f ESR = 14 MHz
Điện cảm ký sinh (equivalent series inductance) trong hình trên không chỉ là điện cảm
nội tại bên trong tụ mà nó bao gồm rất nhiều các thành phần khác nhau được miêu tả trên Hình
4-14:




Điện cảm ký sinh trong tụ
Điện cảm theo vòng kín của đường dây trên top hoặc bottom
Điện cảm theo vòng kín từ via của tụ điện tới via của BGA
Điện cảm theo vòng kín từ vùng xung quanh của BGA tới chân BGA
Tính toán càng chính xác các thành phần tạo ra điện cảm nối tiếp này được bao nhiêu là
yếu tố then chốt giúp ra giải quyết các bài toán liên quan tới tụ điện như lựa chọn loại tụ, số
lượng tụ, giá trị và vị trí của tụ trên PCB. Ta cũng biết được dải tần mà các tụ này có thể ảnh
hưởng tới trở kháng PDN ra sao.Tuy nhiên, các điện cảm này thường tính được chính xác khi
phần đi dây đã hoàn thành và dùng các 3D field solver. Một ví dụ giải thích vì sao là vì khi chỉ
có 1 vài tụ và phân bố dòng điện trên mặt đất tham chiếu từ tụ decoupling tới chân BGA không
chồng lên nhau thì ESL của mỗi tụ điện là điện cảm theo vòng kín. Trong trường hợp này, ta
có thể dùng các mô hình spice để tính toán. Nhưng khi các tụ thường tập trung quanh vùng lân
60
Chương 4: Mạng lưới phân bố nguồn đất
cận của BGA, các hiệu ứng tương hỗ cũng như mặt nguồn đất không lý tưởng việc đánh giá các
điện cảm gây ra bởi via nối tới các power plane và điện cảm các mặt nguồn không còn chính
xác nữa.
Vì vậy, phần này chỉ giúp chúng ta có cái nhìn tổng quan về độ lớn các thành phần trong
việc tạo ra điện cảm ký sinh, thỏa hiệp về độ lớn giữa chúng, đưa ra các hướng dẫn thiết kế
chung nhất biết được và lựa chọn được các cách thiết kế sao cho trở kháng PDN tối ưu như xây
dựng stackup, đặt tụ điện trên top hay bottom với số lượng bao nhiêu hay đặt via như thế nào,
kích thước via…
4.3 Phân tích thiết kế chọn tụ điện
Thiết kế cho tụ điện trên PCB là phần quan trọng nhất trên PCB, dải tần mà ta có thể tác
động trong trở kháng PDN nằm trong dải từ 1 MHz tới khoảng 100 MHz, phần này cũng là
phần các kỹ sư có thể tác động lên trở kháng của PDN lớn nhất bao gồm các việc tác động tới
các phần tử như stackup, plane, đường dây, via và tụ. Việc thiết kế VRM hay điện dung on-die
thông thường ngoài việc lựa chọn ra thì không thể tác động được.
4.3.1 Điện cảm ký sinh theo mạch vòng kín
Mạch điện hoàn chỉnh cho dòng điện đi từ BGA tới tụ điện được mô tả trên Hình 4-14.
Có một số công thức cho các cấu hình gần lý tưởng như 2 mặt kim loại, đường dây microstrip
và stripline, via hay điện cảm khi via nối tới các mặt plane.
Hình 4-14: Các công thức xấp xỉ cho điện cảm mạch vòng kín
4.3.1.1 Điện cảm vóng kín của đường dây dài nối ngắn mạch 2 đầu
Lloop  Z 0
Len
v
(CT 4-9)
Công thức (CT 4-9) có thể được dùng để tính điện cảm vòng kín của đường dây nối pad
tụ điện với via. Vì vậy ta có thể đưa ra 2 guideline cơ bản để có được điện cảm vòng kín (loop
inductance) nhỏ nhất là sử dụng đường dây dài có trở kháng đặc tính thấp và giữ độ dài nhỏ
nhất.
4.3.1.2 Điện cảm vòng kín hai via
Hình 4-15 mô tả điện cảm theo vòng kín của 2 via. Thông thường, công thức này không
chính xác vì độ dài 2 via là khác nhau (vì via nối tới mặt nguồn và mặt đất là khác nhau), do
vậy ta có thể lấy độ dài trong Hình 4-15 là độ dài của via lớn nhất.
61
Chương 4: Mạng lưới phân bố nguồn đất
Hình 4-15: Cấu hình 2 via
Công thức xấp xỉ cho 2 via như trong (CT 4-10):
Lloop  10h ln
2s
D
(CT 4-10)
Trong đó:
Lloop là điện cảm pH
h: chiều dài via, mils
s: khoảng cách 2 via, mils
d : đường kính via, mils
Giả sử một via có đường kính 0.45mm, cách nhau 0.8mm ( khoảng cách chân của package
BGA) nối 2 chân nguồn-đất ở 1 pin của BGA tới mặt nguồn đất trong mặt trong PCB, cách lớp
ngoài cùng 0.5mm thì điện cảm vòng kín của via là 250 pH.
4.3.1.3 Điện cảm mặt plane giữa 2 via
Hình 4-16: Trường xung quanh 2 via nối tới 2 mặt nguồn đất
Lvia  21h ln
B
D
(CT 4-11)
Trong đó:
62
Chương 4: Mạng lưới phân bố nguồn đất
B là khoảng cách 2 via, mils
D là đường kính via, mils
h là độ dày chất nền
Lvia là điện cảm mặt nguồn giữa 2 via, pH
4.3.1.4 Sự thỏa hiệp trong thiết kế điện cảm theo vòng kín
Với điện cảm vòng kín của đường dây PCB nối pad tụ điện với via, ta có thể giảm bằng
cách:



Mặt nguồn đất gần các mặt top và bottom càng tốt
Sử dụng đường dây có độ rộng lớn
Giữ đường dây càng ngắn càng tốt
Giảm điện cảm của via:



Mặt nguồn đất gần các mặt top và bottom càng tốt
Sử dụng via có đường kính lớn
Khoảng cách các via nhỏ
Giảm điện cảm theo vòng kín của mặt nguồn đất giữa 2 via:



Mặt nguồn đất có lớp điện môi càng mỏng càng tốt
Sử dụng via có đường kính lớn
Đặt tụ điện gần IC
4.3.2 Sử dụng nhiều tụ
4.3.2.1 Các tụ cùng loại
Một cách lý tưởng, khi dùng các tụ song song, các công thức tính các thông số tương
đương trong các công thức (CT 4-12), (CT 4-13), (CT 4-14):
Cn  nC
(CT 4-12)
ESRn 
ESR
n
(CT 4-13)
ESLn 
ESL
n
(CT 4-14)
Trong đó:
ESR (equivalent series resistance) là điện trở ký sinh nối tiếp
ESL (equivalent series inductance) là điện cảm ký sinh nối tiếp
Hình 4-17 mô tả trở kháng khi sử dụng nhiều tụ decoupling cùng loại và giá trị. Khi số
lượng tụ càng lớn, trở kháng của chúng càng giảm
63
Chương 4: Mạng lưới phân bố nguồn đất
Giá trị SRF (series resonant frequency) được tính theo (CT 4-15):
SRF 
1
1
.
2 LC
(CT 4-15)
Hình 4-17: Trở kháng khi dùng nhiều tụ cùng giá trị song song
4.3.2.2 Các tụ khác loại
Khi nối song song các tụ khác loại, trở kháng tương đương theo tần số không còn đơn
giản như Hình 4-17. Đặc tính của 2 tụ có các điểm trở kháng thấp nhất tại các tần số cộng hưởng
của từng tụ nhưng xuất hiện thêm đỉnh nhọn trở kháng, ta gọi nó là PRF (parallel resonant
frequency). Giá trị PRF rất khó tính chính xác, nó phụ thuộc ESL của tụ giá trị lớn hơn và tụ C
của tụ giá trị nhỏ hơn và ESR của cả 2 tụ. Nếu các giá trị SRF xa nhau, khoảng 10 lần , ta có
thể tính xấp xỉ giá trị PRF theo (CT 4-16):
PRF 
1
1
.
2 C2 ESL1
(CT 4-16)
Nhưng khi SRF của 2 tụ gần nhau, cách tốt nhất là sử dụng mô phỏng spice
Hình 4-18: Mô tả PRF
Trở kháng tại PRF như (CT 4-17):
64
Chương 4: Mạng lưới phân bố nguồn đất
Z peak 
L1  1 


C2  R1  R 2 
(CT 4-17)
Trong đó:
Zpeak: trở kháng tương đương của 2 tụ tại PRF
L1: điện cảm của tụ giá trị lớn hơn, C2: điện dung của tụ nhỏ hơn
R1, R2: điện trở ký sinh nối tiếp của 2 tụ
Những cách giảm đỉnh nhọn trở kháng ( Z peak ) là tăng ESR, giảm ESL hay tăng điện dung
của cả 2 tụ. Công thức xấp xỉ tính ESR được xấp cỉ theo đồ thị nhà sản xuất tụ lớn trên thế giới
là AVX đưa ra trong data sheet của họ như trong (CT 4-18) [1]:
ESR 
180mOhm
2.5logC
(CT 4-18)
Công thức đã chỉ ra rằng cách giảm Z peak hiệu quả hơn là tăng điện dung tụ nhỏ và giảm
ESL tụ có giá trị lớn hơn
4.4 Lựa chọn giá trị của tụ
Khi 2 tụ có giá trị SRF khác nhau nối song song, nó tạo ra điểm PRF. Trở kháng tại PRF
có thể giảm được bằng cách thêm tụ điện thứ 3 có SRF giữa SRF của 2 tụ ban đầu.
Hình 4-19: Trở kháng sử dụng 3 tụ nsong song
Hình 4-19 mô tả trở kháng của 3 tụ. Trong tất cả các trường hợp,các tụ có ESL= 3 nH,
trường hợp 1 sử dụng cả 3 tụ có cùng giá trị là 1uF, trường hợp 2 là dùng tụ 3 tụ có giá trị khác
nhau là 0.01uF,0.1uF và1uF. Kết quả cho thấy ở tần số thấp, dùng 3 tụ giống nhau cho trở kháng
thấp hơn, ở tần số cao, trở kháng theo tần số ở cả 2 trường hợp là giống nhau bắt đầu ở 100
MHz là khoảng 0.6 ohm, không phụ thuộc việc chọn giá trị tụ là bao nhiêu.
Tuy nhiên, 2 điểm quan trọng ta chưa xét đến là ảnh hưởng của VRM và tụ hóa ở tần số
thấp và điện dung của các mặt plane trên PCB ở tần số cao.
65
Chương 4: Mạng lưới phân bố nguồn đất
Hình 4-20: Vai trò của VRM và tụ hóa
Hình 4-20 mô tả ảnh hưởng của VRM và mặt plane có diện tích 25 inch2 và độ dày chất
nền 4mil [1]. VRM giúp cho trở kháng PDN thấp trong dải tần số nhỏ hơn 10kHz, lớn hơn tần
số này có 1 PRF do điện cảm cỡ 15 nH của tụ hóa với giá trị tụ MLCC gây ra.
Điểm PRF thứ nhất gây ra bởi điện cảm tụ hóa với điện dung của tụ MLCC, ở tần số 1
MHz. Để giảm biên độ của trở kháng tại điểm này, ta thêm 1 tụ có SRF miễn là gần với 1 MHz,
trở kháng đỉnh sẽ giảm đi.
Đánh giá điện dung nhỏ nhất cần thiết để tạo điểm SRF gần 1 MHz, ta giả sử tụ điện có
ESL bằng 5nH, theo công thức tính SRF của tụ điện, ta tính giá trị tụ cỡ 5uF thì có SRF cỡ 1
MHz. Hình 4-21 mô tả kết quả việc thêm một tụ song song có ESL= 5nH và C=10 uF làm giảm
Zpeak tại tần số 1 MHz.
Hình 4-21: Trở kháng Zpeak giảm do việc thêm tụ điện thử ba
Khảo sát ảnh hưởng điện dung mặt plane tại tần số cao, ta có công thức tính điện dung
plane:
C plane 
0.225Dk A
h
(CT 4-19)
66
Chương 4: Mạng lưới phân bố nguồn đất
Hình 4-20 và Hình 4-21 là kết quả mô phỏng với trường hợp A= 25 inch2, h=4 mils, Dk=4
suy ra C plane  5.6nF . Hình vẽ cũng cho thấy Zpeak ở PRF thứ 2 là do điện dung tạo bởi plane
và điện cảm ESL của MLCC và giá trị PRF này theo công thức (CT 4-20):
f PRF 
1
2 LC

1
 67 Mhz
2 .10 5, 6.109
(CT 4-20)
9
Giá trị theo mô phỏng là 70 MHz, gần đúng với tính toán theo lý thuyết ta đưa ra
4.5 Lựa chọn số lượng tụ
Như ta đã phân tích, ở tần số cao giá trị ESL sẽ quyết định tới trở kháng PDN
Nếu ta sử dụng các tụ cùng loại, ta có:
2 Fmax
ESL
 Z t arg et
n
(CT 4-21)
Trong đó:
Fmax là tần số cao nhất mà các tụ vẫn đóng vai trò quyết định trở kháng PDN, GHz
n: số tụ cần dùng
ESL: điện cảm tương đương của mỗi tụ, nH
Do vậy, số lượng tụ nhỏ nhất cần thiết để mang trở kháng PDN nhỏ hơn trở kháng mục
tiêu tại tần số nhỏ hơn tần số lớn nhất là:
n
2 Fmax ESL
Ztarget
(CT 4-22)
Ví dụ nếu trở kháng mục tiêu là 100 mOhm, tần số lớn nhất là 100 MHz, mỗi tụ điện có
điện cảm nối tiếp 2 nH thì theo lý thuyết, số lượng tụ ít nhất mà ta cần là 13!
Tuy nhiên, do ảnh hưởng của điện dung các mặt nguồn đất nên xuất hiện trở kháng lớn
nhất tại điểm PRF là cộng hưởng của điện dung mặt plane với điện cảm tương đương của tụ
MLCC. Nhiệm vụ ta có thể làm là hạn chế điện dung này để điểm PRF này lớn hơn điểm tần
số lớn nhất nhiều lần, do vậy, việc lựa chọn giá trị tụ như thế nào không còn quan trọng tới việc
trở kháng của PDN cho tới tần số lớn nhất và ta có thể tự do lựa chọn giá trị của tụ và chỉ cần
quan tâm tới số lượng và giá trị ESL (do chỉ có ESL ảnh hưởng tới trở kháng này), một công
việc đơn giản hơn rất nhiều.
Nếu chọn PRF>3 Fmax thì từ phương trình (CT 4-19) ta có (CT 4-23) để suy ra diện tích
mặt plane lớn nhất mà ta cần thiết kế:
67
Chương 4: Mạng lưới phân bố nguồn đất
h
.160Mhz  3F max
ESL
A
n
(CT 4-23)
Trongđó:
PRF: tần số cộng hưởng song song, MHz
n: số lượng tụ song song
ESL: điện cảm nối tiếp tương đương của mỗi tụ , nH
Cplane: điện dung mặt plane, nF
h: độ dày chất nền giữa các mặt plane, mils
A: diện tích mặt plane
Tóm lại, việc lựa chọn cẩn thận giá trị của tụ có thể giúp ta sử dụng số lượng tụ ít nhất,
trong trường hợp PRF do ESL của tụ và Cplane gần với tần số Fmax (tần số mà ESL của tụ chiếm
ưu thế). Còn nếu PRF lớn hơn nhiều Fmax, ta có thể đơn giản là lựa chọn các tụ cùng giá trị với
số lương như công thức phía trên.
4.6 Kết luận
Chương này sẽ thể hiện phương pháp luận thiết kế ở mức độ đơn giản như tính trở kháng
mục tiêu, phân loại ảnh hưởng của các phần tử và ảnh hưởng lần nhau giữa chúng theo tần số,
mô hình hóa các phần tử trên PDN bằng các công thức xấp xỉ nhằm đưa ra các hướng dẫn thiết
kế chung nhất. Việc mô hình hóa toàn bộ PDN có tính đến sự tương hỗ giữa các phần tử như là
mô hình hóa các mặt nguồn đất trong thực tế (đặc biệt là dưới chân BGA), tính toán mô hình
hoàn chỉnh cho các tụ ceramic nằm trên mặt top và bottom (bao gồm hỗ cảm via, hỗ cảm đường
dây, tụ điện ký sinh…) để tính toán số lượng và vị trí của các tụ là quá phức tạp và nằm ngoài
phạm vi đồ án này do vậy một số thành phần trên được xem xét dưới dạng lý tưởng hoặc không
được đề cập đến như minh họa trong Hình 4-22.
Hình 4-22: Mô hình đầy đủ của PDN
68
Chương 4: Mạng lưới phân bố nguồn đất
Có thể khẳng định, chương 4 chưa đi tới đích cuối cùng là đưa ra được hướng dẫn thiết
kế cho kỹ sư là đưa ra thông tin về stackup và thông tin về lựa chọn và đặt tụ điện ngay từ giai
đoạn đầu của thiết kế, công việc mà chỉ khi ta có thể mô hình hóa được toàn bộ PDN một cách
hoàn chỉnh. Chương 4 cũng là chương cuối cùng cung cấp nền tảng lý thuyết bên cạnh các
chương 2 và chương 3 để ứng dụng toàn bộ lý thuyết đã nghiên cứu ứng dụng vào một thiết kế
cụ thể là module DDR3L SODIMM, sẽ được trình bày ở chương sau.
69
Chương 5: Ứng dụng trong thiết kế RAM DDR3L
CHƯƠNG 5: ỨNG DỤNG TRONG THIẾT KẾ RAM DDR3L
Chương năm e sẽ trình bày các vấn đề quan trọng và liên quan trực tiếp tới việc thực hiện
thiết kế RAM như cấu hình đi dây, áp dụng các lý thuyết từ các chương trước để thiết kế PCB
hợp lý và dùng phần mềm mô phỏng cho thấy mạch in có chất lượng toàn vẹn tín hiệu và PDN
tốt. DDR3L còn có nhiều các khái niệm và lý thuyết liên quan như phân loại RAM, tổ chức bộ
nhớ, cấu hình trở kháng đầu ra (on-die termination và ZQ calibration) trên tất cả các bus dữ
liệu, bus địa chỉ và bus lệnh cũng như yêu cầu về xung nhịp hay các thông số về timming nhưng
sẽ không được đề cập ở chương này.
5.1 Cấu hình đi dây và Write leveling
JEDEC là nhà lãnh đạo toàn cầu trong việc phát triển các tiêu chuẩn cho các ngành công
nghiệp vi điện tử. JEDEC cũng đưa ra chuẩn cho DDR3 DRAM trong tài liệu JESD79-3E bao
gồm tính năng, đặc tính điện AC, DC, chức năng và vị trí chân cũng như package cơ khí cho
RAM. JEDEC khuyến nghị 2 cấu hình đi dây là t-branch và Fly-by.
Hình 5-1: Cấu hình T-branch
Hình 5-2: Thực hiện cấu hình t-branch DDR2 trên máy tính nhúng
Hình 5-1 là mô tả của cấu hình t-branch. Đây là cấu hính phổ biến trong thiết kế DDR2
và DDR3 có tốc độ thấp. Yêu cầu thiết kế của cấu hình này là cần đảm bảo thời gian tín hiệu đi
trên các nhóm bus tới tất cả các IC SDRAM có sự chênh lệch trong giới hạn cho phép, được
70
Chương 5: Ứng dụng trong thiết kế RAM DDR3L
quy định bởi JEDEC. Tuy nhiên cấu hình này sẽ gặp khó khăn khi số lượng RAM lớn và làm
giảm chất lượng tín hiệu do có quá nhiều stub có độ dài lớn. Hình 5-2 là pcb thực tế thực hiện
theo cấu hình này.
Để cải thiện toàn vẹn tín hiệu, giảm độ dài stub (yếu tố gây ra sự phản xạ), JEDEC đã đưa
ra cấu hình thay thế là cấu hình fly-by. Cấu hình này được mô tả trên Hình 5-3.
Hình 5-3: Cấu hình fly-by
Cấu hình fly-by khác với cấu hình t-branch ở chỗ các bus sẽ đi tới RAM thứ nhất, rồi tới
RAM thứ 2 … cho đến khi tới RAM cuối cùng. Do vậy thời gian để các tín hiệu thuộc nhóm
này đi từ RAM này tới các RAM là khác nhau, để đảm bảo được quá trình đọc ghi dữ liệu là
bình thường (memory controller trao đổi dữ liệu với các RAM đồng thời) thì JEDEC đề xuất
một kỹ thuật đặc biết gọi là write leveling [5]. Kỹ thuật này còn được gọi là calibration timming,
được thực hiện bởi memory controller trong processor hay BIOS trong các kiến trúc x86 của
intel.
Hình 5-4: Ý tưởng của write-leveling
Memory controller sử dụng write leveling và phản hồi về cho RAM để hiệu chỉnh lại mối
quan hệ về thời gian của tín hiệu DQS so với tín hiệu clock. Tín hiệu CK được lấy mẫu qua bus
71
Chương 5: Ứng dụng trong thiết kế RAM DDR3L
dữ liệu. Controller lặp lại thời gian trễ cho đến khi phát hiện sườn lên của DQS và DQS# cần
thiết để đảm bảo các thông số về thời gian tDQSS, tDSS, tDSH. Các giá trị này có thể dược tìm
thấy ở phần AC timming parameter của JEDEC DDR3 spectification. Ta có thể xem trên Hình
5-5 là ví dụ cho sơ đồ khối của 1 loại SODIMM 2 rankx16 theo cấu hình flyby mà JEDEC đề
xuất [5]. Mạch nguyên lý cho cấu hình này cũng được đề cập trong phần phụ lục của đồ án.
Hình 5-5: Sơ đồ khối của một cấu hình Flyby 2 rankx16
Việc tính toán dựa trên yêu cầu toàn vẹn thời gian là một bài toán phức tạp do cần tính
toán đến tốc độ tín hiệu trên các lớp đi dây, độ dài via cũng như ta sẽ phải tính toán lại toàn bộ
khi stakup thay đổi. Thay vào đó, JEDEC đưa ra yêu cầu thiết kế và cấu hình đi dây và phối
hợp độ dài các đường dây sao cho đảm bảo được yêu cầu về timming của DDR3, khiến cho
việc thiết kế trở nên dễ dàng hơn nhiều. Hình 5-6 là ví dụ cho cấu hình đi dây cho bus clock
cho module DDR3 có tổ chức là 2 rankx16. Hình 5-7 là yêu cầu mà JEDEC đưa ra cho việc xác
định yêu cầu về độ dài tín hiệu của các bus, có bù sự chênh lệch tốc độ tín hiệu của cấu hình
microstrip và stripline [5].
72
Chương 5: Ứng dụng trong thiết kế RAM DDR3L
Hình 5-6: Cấu hình đi dây clock cho 2 rankx16
Hình 5-7 Yêu cầu về length matching cho các bus của DRAM
Kết quả thực hiện trên PCB cùng với bảng đo đạc độ dài từng đường dây trên các bus của
module ta có thể xem ở phần phụ lục.
5.2 Thiết kế stackup
Stackup là việc sắp xếp các lớp tín hiệu, mặt đất và phần nguồn và điện môi, xác định
hằng số điện môi, độ dày chất nền, độ rộng đường dây, khoảng cách đường dây để thỏa mãn
trở kháng nhất định.
Các yếu tố ảnh hưởng đến sự lựa chọn stackup là:




Số lượng các lớp đi dây
Số lượng và loại các mặt nguồn đất
Thứ tự sắp xếp các lớp
Khoảng cách giữa các lớp và chất nền
Để lựa chọn số lượng các lớp đi dây, ta cần cân nhắc xem số lượng tín hiệu cần đi dây và
giá thành của việc thiết kế stackup. Đối với module DRAM, dựa theo cấu hình đi dây fly-by
như trên Hình 5-3 và Hình 5-6 và công việc là đi dây khoảng 100 đường net, ta cần ít nhất 4
73
Chương 5: Ứng dụng trong thiết kế RAM DDR3L
lớp để đi dây. Còn lại ta cần ít nhất 2 lớp để đi phần nguồn và lớp đất. Để đạt được chất lượng
tín hiệu tốt nhất (có mặt nguồn-đất tham chiếu không bị cắt) như trên Hình 5-8 nên e lựa chọn
cấu hình 8 lớp để dành riêng 2 lớp đất làm đường dẫn tham chiếu. Điều này dẫn tới chi phí của
mạch in sẽ tăng lên nhưng sẽ là giải pháp an toàn hơn.
Hình 5-8: Cut trên mặt nguồn tham chiếu
Sau khi đã chọn được số lớp đi dây, công việc tiếp theo là sắp xếp lớp đi dây.Việc sắp
xếp lớp đi dây luôn cố gắng thỏa mãn được các tiêu chí sau:




Một lớp tín hiệu luôn có một lớp tham chiếu liền kề
Lớp tín hiệu và lớp tham chiếu có điện môi mỏng ở giữa
Lớp tham chiếu (đất và nguồn) có điện môi càng mòng càng tốt
Nhiều mặt đất tham chiếu luôn có lợi thế
Trong đó, các tiêu chí 1 và 2 luôn luôn cần phải thỏa mãn. Mạch có ít nhất 8 lớp mới có
thể thỏa mãn được tất cả các tiêu chí trên. Hình 5-9 mô tả các stackup thông dụng nhất cho
mạch 8 lớp. Ta không lựa chọn stackup 1 do hiện tượng nhiễu xuyên âm, stackup 2 cũng không
được sử dụng do nhiễu xuyên âm (ký hiệu V và H nghĩa là trong stackup này các tín hiệu cần
đi dây theo hướng vuông góc để giảm nhiễu xuyên âm) nhưng vì cấu hình đi dây buộc ta phải
đi dây tín hiệu song song nên stackup 2 không dùng được. Stackup thứ 3 cũng không được lựa
chọn vì ta cần tới 2 mặt nguồn để đi dây hết cho 3 phần nguồn +VREFDQ, +VREFCA, +VDD.
Do vậy stackup thứ tư được chọn.
74
Chương 5: Ứng dụng trong thiết kế RAM DDR3L
(a) Stackup loại 1
(b) Stackup loại 2
(c) Stackup loại 3
(d) Stackup loại 4
Hình 5-9: Lựa chọn stackup 8 lớp
Bước cuối cùng là lựa chọn vật liệu làm điện môi, hằng số điện môi và độ dày của điện
môi đó. Như ta đã phân tích, điện môi có hệ số góc tổn hao quy định tổn hao theo tần số phụ
thuộc chiều dài, theo công thức (CT 2-46), nếu ta chọn vật liệu FR4 có góc tổn hao 0.02, độ dài
tín hiệu lớn nhất là khoảng 150 mm (xem ở phụ lục) thì rise time do bản thân đường dây dài là
0.04 ns. Với tốc độ xung nhịp đồng hồ của IC DRAM là 800 MHz thì rise time cỡ 0.125 ns.
Sau khi đi qua đường dây dài, rise time cỡ khoảng 0.13 ns, một sự thay đổi nhỏ. Do vậy, vật
liệu FR4 có thể dùng được.
Công việc tính toán tiếp theo là tính được độ rộng đường dây, hằng số điện môi vật liệu
và độ dày chất nền. Các thông số này được tính toán sao cho trở kháng của các cấu hình
microstrip và stripline đạt đúng theo chuẩn mà JEDEC quy định. Theo chuẩn JEDEC, yêu cầu
tín hiệu single-ended có trở kháng 60 ohm và đường dây vi sai 90 Ohm.
Các yếu tố ảnh hưởng tới việc tính toán bao gồm:





Độ dày của stackup
Độ rộng nhỏ nhất mà nhà sản xuất PCB có thể chế tạo
Độ sẵn có của vật liệu
Độ chính xác của trở kháng
Giá thành sản xuất
Các bước thực hiện để tìm ra stackup tối ưu là:
75
Chương 5: Ứng dụng trong thiết kế RAM DDR3L





Độ dày của stackup dành cho module DDR3L là khoảng 1.1 mm do yêu cầu cơ
khí của JEDEC.
Độ rộng nhỏ nhất mà nhà sản xuất PCB làm được là 0.08 mm, độ rộng dây nhỏ
cho phép các tín hiệu xa nhau hơn và giảm nhiễu xuyên âm đi rất nhiều, tuy nhiên
giá thành sản xuất rất cao. Khi đi dây xong pha 1, e nhận thấy độ rộng đường dây
cỡ 0.11 mm ( khoảng 4 mils) là hợp lý vì khi đó, vẫn đảm bảo độ rộng nhỏ nhất
giữa 2 đường dây khoảng 0.3 mm.
Giữ nguyên độ rộng đường dây và nhiệm vụ còn lại là tính toán độ dày chất nền
với vật liệu sẵn có hằng số điện môi 4.2.
Thiết kế stackup đối xứng giữa các lớp để đưa ra được trở kháng mong muốn.
Thay đổi độ dày điện môi giữa lớp nguồn- đất ở giữa để tổng độ dày là 1.1 mm.
Stackup nhận được từ nhà sản xuất PCB như bao gồm các thông tin như độ dày, hằng số
điện môi chất nền, độ rộng và khoảng cách đường dây như Hình 5-10.
Hình 5-10: Stackup cho SODIMM DDR3L
5.3 Thiết kế mạch in
76
Chương 5: Ứng dụng trong thiết kế RAM DDR3L
5.3.1 Thiết kế cơ khí
Hình 5-11 Thiết kế cơ khí cho module DDR3L
Module DDR3L SODIMM có bản mô tả thiết kế rất chi tiết bao gồm kích thước dài, rộng
của module, độ dày module, vị trí kích thước các pad của SODIMM ở cả mặt top và mặt bottom
như Hình 5-11.
5.3.2 Thiết kế mạch in
Thiết kế mạch in bao gồm thiết kế cấu trúc đi dây và đi dây. Với module DDR3L, các bus
bao gồm bus dữ liệu, bus địa chỉ, bus lệnh, bus clock đều được thiết kế với cấu trúc fly-by và
đi dây có hệ thống theo các quy tắc sau:




Nếu net bắt đầu trên mặt top, sẽ sử dụng via xuyên lỗ để đi tiếp theo ở mặt L6.
Nếu net bắt đầu ở mặt bottom, sẽ sử dụng via xuyên lỗ từ L8 và tiếp tục đi dây ở
L3.
Tất cả các net đều có cùng kiểu đi dây, cùng số lượng via và đi cùng nhau ở các
lớp.
Các đường dây kéo dãn xa nhau nhất có thể (ở trên PCB cuối cùng, khoảng cách
giữa các đường dây nhỏ nhất là 0.3 mm).
Quy tắc phía trên có rất nhiều lợi ích:



Giảm thiểu tối đa stub của via.
Việc các đường dây cùng bus có cùng kiểu kết hợp với stackup đối xứng sẽ khiến
việc phối hợp độ dài đường dây trở nên đơn giản hơn rất nhiều (không cần tính
bù độ dài via, không cần tính bù tốc độ tín hiệu sai lệch microstrip với stripline)
Giảm thiểu tối đa nhiễu xuyên âm do các đường dây đều khá xa nhau.
Cụ thể về hình ảnh các lớp đi dây từ L1 tới L8 sẽ được mô tả trong các Hình 5-12 tới
Hình 5-19
77
Chương 5: Ứng dụng trong thiết kế RAM DDR3L
Hình 5-12: Lớp L1
78
Chương 5: Ứng dụng trong thiết kế RAM DDR3L
Hình 5-13: Lớp L2
Hình 5-14: Lớp L3
Hình 5-15: Lớp L4
79
Chương 5: Ứng dụng trong thiết kế RAM DDR3L
Hình 5-16: Lớp L5
Hình 5-17: Lớp L6
Hình 5-18: Lớp L7
80
Chương 5: Ứng dụng trong thiết kế RAM DDR3L
Hình 5-19 Lớp L8
5.4 Mô phỏng toàn vẹn tín hiệu trên phần mềm CST
CST (computer simulation technology) là phần mềm dựa trên mô phỏng điện từ trường,
có hỗ trợ một tool là PCB studio có các chức năng mô phỏng dạng sóng tín hiệu trên miền thời
gian và tính toán trở kháng của PDN. Nguyên lý hoạt động của CST PCB studio là nhờ các
thuật toán mesh, chia nhỏ các phần tử trong thực tế như lớp điện môi, vật dẫn, via, track và cả
stack-up từ đó tính toán điện từ trường tại các điểm mesh đó, tính toán được các trường cũng
như điện áp dòng điện hay trở kháng theo tần số của các điểm trên các phần từ thực tế. Thông
thường, ta có thể sử dụng kết quả quá trình này ở dạng ma trận S-parameter cho các mô phỏng
kế tiếp. CST cho phép import PCB thực tế dưới dạng file ODB++ (các phần mềm thiết kế pcb
hỗ trợ), hỗ trợ import các model IBIS của các IC và mô hình một số linh kiện thực tế có sẵn
trong thư viện hoặc các linh kiện có mô hình pspice khác như tụ điện, điện cảm và điện trở.
Hình 5-20: Đưa mô hình ODB++ vào CST
Hình 5-20 là ví dụ khi RAM đã hoàn thành giai đoạn thiết kế và được đưa vào CST mô
phỏng với toàn bộ các thông tin cần thiết như stackup, PCB.
81
Chương 5: Ứng dụng trong thiết kế RAM DDR3L
Hình 5-21: Mô hình IBIS của IC DRAM IS43TR16256 của ISSI
5.4.1 Mô phỏng đường dây dài và sự phản xạ
5.4.1.1 Mô phỏng trên bus địa chỉ
Ta sẽ thực hiện mô phỏng dạng sóng và tín hiệu trên bus đường dây địa chỉ, ví dụ là A0
với cấu hình đi dây như trên Hình 5-22. CST sẽ tự động import tất cả các thành phần trên 1 một
net trên PCB, bao gồm cả các linh kiện vào toàn bộ mô phỏng cho vào thuật toán mesh.
Hình 5-22: Cấu hình 3d của đường bus địa chỉ A0
Sau khi chạy các thuật toán mesh và import đầy đủ các mô hình của DRAM, ta sẽ thu
được một mạch nguyên lý bao gồm mô hình trên PCB, mô hình các đầu ra, đầu vào dạng IBIS
như Hình 5-23
82
Chương 5: Ứng dụng trong thiết kế RAM DDR3L
Hình 5-23: Mạch nguyên lý cho mô phỏng
Để hoàn thành việc mô phỏng, ta cần định nghĩa tín hiệu đầu vào của connector tới các
RAM như Hình 5-24. Ở đây, do ta sử dụng DRAM có tốc độ xung nhịp clock nội 200 MHz (do
tốc độ truyền nhận dữ liệu ở IO là 1600 MT/s). Ta lấy tốc độ clock này để tính ra chu kỳ xung
nhịp và coi như rise time bằng 1/20 chu kỳ.
Hình 5-24: Định nghĩa tín hiệu đầu vào cho mô phỏng bus địa chỉ
Kết quả mô phỏng đo dạng dòng điện tại tất cả các chân on-die (tín hiệu mà chip sẽ nhìn
thấy) của tất cả các RAM. Như kết quả mô phỏng cho thấy hiệu ứng dip và ringing do các stub
và trở kháng không đồng nhất do via. Tuy nhiên, dạng sóng vẫn trong giới hạn cho phép.
83
Chương 5: Ứng dụng trong thiết kế RAM DDR3L
Hình 5-25: Kết quả mô phỏng dạng sóng trên bus địa chỉ
Một hiệu ứng đáng lưu ý và thể hiện rất rõ là suy giảm rise time. Như trên Hình 5-25 ta
có thể thấy là rise time (thời gian tín hiệu từ 10 % biên độ điện áp lên 90% biên độ), dạng sóng
đầu vào là 0.25 ns đã chuyển thành rise time mới có giá trị 0.9 ns (từ 4.4 ns tới 5.3 ns). Điều
này gây ra bởi tổn hao điện môi và tổn hao vật dẫn và do tụ điện đầu vào IC đã khảo sát từ các
chương trước.
5.4.2 Mô phỏng trên bus dữ liệu
Tương tự như khi mô phỏng bus địa chỉ, ta có cấu hình mô phỏng bus dữ liệu như Hình
5-26.
Hình 5-26: Cấu hình mô phỏng 3d cho bus dữ liệu trên đường DQ0
Sau khi mesh, CST cho ra cấu hình mạch nguyên lý mô phỏng ở chế độ quá độ trên
miền thời gian (bao gồm cả termination resistor) như Hình 5-26. Lưu ý ở đây là vì bus dữ liệu
là bus IO, có kiểu chân là cổng 3 trạng thái, có các chân EN và chân Ctrl do vậy ta cần định
nghĩa xem đâu là đầu vào, đâu là đầu ra bằng cách nếu là đầu ra ta đặt chân EN=1, nếu là đầu
vào thì thả nổi chân EN. Với cấu hình mô phỏng ở trên, ta định nghĩa đầu ra của connector là
đầu ra, còn đầu vào các RAM là đầu vào. Kết quả mô phỏng như trên Hình 5-28 do chất lượng
tín hiệu khá tốt. Lý do là ít có sự phản xạ tín hiệu do stub ngắn (chỉ có stub của via). Tuy nhiên
rise time cũng giảm do suy hao, tuy không lớn.
84
Chương 5: Ứng dụng trong thiết kế RAM DDR3L
Hình 5-27: Mạch nguyên lý mô phỏng bus dữ liệu
Hình 5-28: Kết quả mô phỏng 1 đường dây trên bus dữ liệu
5.5 Mô phỏng nhiễu xuyên âm
Hình 5-29: Cấu hình mô phỏng nhiễu xuyên âm trên PCB
Để mô phỏng nhiễu xuyên âm trên CST, ta sẽ cấu hình 2 đường dây, giả sử DQ0 và DQ1
do 2 đường dây này khá gần nhau như Hình 5-29. Ta có thể nhận thấy ta hầu như khó có thể
tính chính xác nhiễu xuyên âm dựa vào các nghiên cứu từ trước do khoảng cách 2 đường dây
thay đổi liên tục do ta thực hiện length matching liên tục do vậy cách duy nhất để biết được độ
lớn của nhiễu xuyên âm là đưa vào mô phỏng. Hình 5-30 là mô hình mạch nguyên lý thu được
sau quá trình mesh. Hình 5-31 chỉ ra rằng biên độ nhiễu xuyên âm lớn nhất là 4 mV đối với
nhiễu far-end, nhiễu near-end thậm chí còn nhỏ hơn nữa, chỉ khoảng 0.5 mV.
85
Chương 5: Ứng dụng trong thiết kế RAM DDR3L
Hình 5-30: Mạch nguyên lý mô phỏng nhiễu xuyên âm
Hình 5-31: Kết quả mô phỏng nhiễu xuyên âm
5.6 Mô phỏng PDN
5.6.1 Thiết kế trở kháng đặc tính Ztarget
Việc thiết lập trở kháng đặc tính cho toàn bộ 3 PDN trên module DRAM bao gồm các
phần nguồn +1V35. Như đã phân tích ở các chương trước, việc thiết lập các trở kháng đặc tính
này dựa vào dòng điện trên PDN (dòng điện tra theo datasheet) và điện áp nhiễu cho phép.
Do vậy trở kháng mục tiêu cho PDN +1.35V được tính theo công thức (CT 5-1).
Zt arg et 
2.1.35 x5%
 130mOhm
1.04
(CT 5-1)
Theo như phân tích ở chương 4, trở kháng PDN cần phải nhỏ hơn hoặc bằng Ztarget ở tần số từ
DC tới 3 lần tần số xung nhịp đồng hồ, khoảng 2.4 GHz.
86
Chương 5: Ứng dụng trong thiết kế RAM DDR3L
5.6.2 Mô phỏng trở kháng PDN trên CST
Thiết lập mô phỏng PDN cho điện áp +1V35 như trên Hình 5-32, CST sẽ tự động lấy các
mô hình tụ điện, mô hình VRM (lấy giả định của SODIMM) và mô hình IBIS của các IC
DRAM. Sau khi tính toán, kết quả mô phỏng trở kháng của PDN theo tần số của cả PDN +1V35
như trên Hình 5-33 xuất hiện các đỉnh nhọn ở tần số dưới 10 MHz. Các đỉnh nhọn này gây ra
bởi điện cảm của tụ hóa và điện dung các tụ MLCC trên module. Kết quả cũng cho thấy trở
kháng của PDN bắt đầu lớn hơn trở kháng mục tiêu tại tần số cỡ 20 MHz. Tuy nhiên, ta không
thể kết luận được gì ở đây vì thật ra kết quả mô phỏng này lấy giả định thông số mô hình của
nguồn áp lấy ra từ socket SODIMM trên laptop nên kết quả mô phỏng không đáng tin cậy.
Hình 5-32: Cấu hình mô phỏng PDN
Hình 5-33: Kết quả mô phỏng trở kháng PDN từ 1 kHz tới 100 MHz
5.7 Kết quả thực nghiệm
87
Chương 5: Ứng dụng trong thiết kế RAM DDR3L
Hình 5-34: Ảnh chụp mạch in module DDR3L sau khi chế tạo
Một số hình ảnh về quá trình hàn dán linh kiện
Hình 5-35: Cắt laser mặt nạ hàn
88
Chương 5: Ứng dụng trong thiết kế RAM DDR3L
Hình 5-36: Cài đặt máy gắp và đặt linh kiện
Module sau khi hàn linh kiện:
Hình 5-37: Ảnh chụp module hoàn chỉnh
5.8 Kết luận
Với việc tìm hiểu về các cấu hình đi dây là t-branch và fly-by cùng với kỹ thuật kèm theo
là write-leveling, tham khảo mạch nguyên lý từ raw card version A2 và chuẩn DDR3 SODIMM
của JEDEC, đưa ra yêu cầu thiết kế về trở kháng, phối hợp trở kháng cuối đường dây, lựa chọn
điện trở nối tiếp, thiết kế stackup cho trở kháng yêu cầu và thiết kế PCB đảm bảo được nhiễu
xuyên âm là nhỏ nhất có thể cùng với thiết kế PDN để sao cho trở kháng của PDN nhỏ nhất.
Mô phỏng sau khi thiết kế PCB hoàn thành cũng xác nhận rằng việc nắm được các nguyên lý
cơ bản về các vấn đề về mạch số tốc độ cao và ứng dụng trong thiết kế mạch in mang lại chất
lượng tốt hơn và cũng chắc chắn rằng mạch in của chúng ta có cơ hội tốt hơn trong việc không
có lỗi.
89
KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN
KẾT LUẬN
Đồ án đã tiến hành phân tích và tổng quan các vấn đề gặp phải khi thiết kế mạch in tốc
độ cao bao gồm các vấn đề về đường dây dài, sự phản xạ, nhiễu xuyên âm và mạng lưới phân
bố nguồn đất. Đồ án cũng hoàn thành việc ứng dụng các lý thuyết đã phân tích từ các chương,
cùng với nghiên cứu chuẩn JEDEC để thiết kế module DDR3L cho máy tính xách tay. Qua đó,
giúp các kỹ sư hiểu và chuẩn bị một phương pháp luận thiết kế cho từng vấn đề một, đi từ đơn
giản là ứng dụng các “design guide” từ các nhà sản xuất lớn trên thế giới tới phân tích và đưa
ra hướng dẫn thiết kế cho một sản phẩm cụ thể. Điều này là vô cùng cần thiết vì không có một
hướng dẫn nào là chung cho mọi thiết kế cũng như các yêu cầu thiết kế ngày càng trở nên khắt
khe.
HƯỚNG PHÁT TRIỂN
Đồ án này chỉ giải quyết được một phần nhỏ của chủ đề mà nó muốn đề cập là thiết kế
mạch in tốc độ cao đó là tổng quan các vấn đề. Con đường từ sự tổng quan này tới khi có thể
đưa ra các hướng dẫn chi tiết cho các thiết kế cụ thể dành cho các kỹ sư thiết kế, trong khi các
yêu cầu thiết kế ngày càng trở nên phức tạp cần phải trải qua các nền tảng lý thuyết phân tích
sâu hơn nữa về các phương pháp mô hình hóa từng phần hay cả hệ thống, mô hình hóa các phần
tử trong thực tế ngay trong giai đoạn đầu của thiết kế. Hơn nữa, các kỹ sư cũng cần các phân
tích sâu hơn để chuyển những yêu cầu thiết kế như yêu cầu của các giao tiếp có dây sang yêu
cầu về thiết kế mạch in.
90
TÀI LIỆU THAM KHẢO
 [1] “Eric Bogatin, Signal and Power Integrity - Simplified, 2nd Edition. Bernard Goodwin:
Prentice Hall PTR, 2010.”
 [2] “David M.Pozar, Microwave Engineering, 4th Edition. Don Flowley: John Wiley &
Sons, 2012.”
 [3] H. W. Ott and H. W. Ott, Electromagnetic compatibility engineering. Hoboken, N.J:
John Wiley & Sons, 2009.
 [4] S. Radu, R. E. DuBroff, T. H. Hubing, and T. P. Van Doren, “Designing power bus
decoupling for CMOS devices,” 1998, vol. 1, pp. 375–380.
 [5] “DDR3 Unbuffered SO-DIMM Reference Design.”
91
PHỤ LỤC 1: BẢNG ĐỘ DÀI CHO QUÁ TRÌNH LENGTH MATHCHING
Phụ lục này đưa ra thông tin về độ dài của từng đường dây trên mạch in sau quá trình
phối hợp độ dài đường dây (length matching). Bảng màu mô tả lớp đi dây của net:
Màu
Lớp đi dây
Đỏ
L1
Nâu
L3
Hồng
L6
Xanh
L8
Bảng độ dài bus clock từ connector trên SODIMM tới từng IC DRAM
Bảng độ dài bus điều khiển từ connector trên SODIMM tới từng IC DRAM
92
Bảng độ dài bus địa chỉ và bus lệnh từ connector trên SODIMM tới từng IC DRAM
93
Bảng độ dài bus dữ liệu trên SODIMM tới từng IC DRAM
94
95
96
PHỤ LỤC 2: BẢNG THÔNG TIN SPD CHIP
Byte
Giá trị
Chú thích
0
00010011
Dùng 256 byte SPD chip
2
0x0B
Loại RAM DDR3
3
xxxx0011
Loại module SODIMM
4
x0000100
RAM 8 banks, dung lượng 4 Gbit
5
xx011001
Dùng 16 bit cho địa chỉ hang, 10 bit cho địa chỉ
cột
6
Xxxxx010
Dùng 1.35V VDD
7
Xx001010
Module 2 rank, chip RAM có bus 16 bit
8
Xxx00011
Module 64 bit
9
00010001
Chia thời gian cho FTB là 1 ps
12
0x0A
tCK là 1.25 ns
16
0x6E
tAA là 13.75 ns
18
0x6E
tRCD là 13.75 ns
20
0x6E
tRP là 13.75 ns
22
0x118
tRAS là 35 ns
23
0x186
tRC là 48.75 ns
150-175
Designed by HHD company
Nhà sản xuất
97
Phụ lục
98