PCB(印制电路板)板级 EMI/EMC(电磁干扰/电磁兼容性)的问题和工具 作者：IEEE 研究员: Bruce Archambeault; IEEE 高级会员:Colin Brech; IEEE 高级会员:Sam Conner. 摘要：一个对 PCB 的电磁兼容性问题、分析技术和可行的解决方案的全面调研将需要一整 本书或者更多来进行论述。本文将快速介绍 PCB 电磁兼容性控制技术的历史、现状、以及 未来发展。随着 PCB 板上的数据传输速率越来越快，同时也带来了新的问题，因此我们需 要新的分析技术和解决方案。未来进一步的发展，还需要贴近不断增长的数据速率和更小的 尺寸外型。 关键词：EMI/EMC(电磁干扰/电磁兼容性)、EMI/EMC 发展趋势、PCB 设计、PCB 工具. 一、引言 随着处理器、时钟、数据通讯链路传输速度的提高，电磁干扰和电磁兼容性设计经历了 重大变化。对根本原因和物理机制更好的理解已经取代了盲目使用 EMC 规则的简单做法。 PCB 工具目前可以分析十层高速印制电路板，任何人工分析都将耗费数月的时间。EMI/EMC 技术的所有进步都是为了满足法律要求以及确保功能不受潜在的系统间和系统内干扰。 本文的目的是回顾我们的过去、介绍现状、以及我们未来的发展。在这种背景下， EMI/EMC 技术已经有了很大的进步，未来的挑战令人担忧又有趣。 本文共分为五个章节。 章节二介绍了 EMI/EMC 的早期阶段，按照今天的标准，我们定义在上世纪 90 年代前。 在那些年里，典型的时钟速率大约低于 25MHz，并且 PCB 板层数从两层、四层(应用于个人 计算机)到大约十层(应用于更复杂的计算机应用)。 章节三讨论了 1995 年至今的最新进展，在这些年里，典型的时钟速率从 25MHz 上升到 了数百兆赫兹，CPU 速率远高于 1GHz，数字通讯速率高达 5Gb/s。这些数据速率及其谐波的 波长与现在的许多设备相当甚至更小，所以我们需要关注更多以前我们因为太小而忽视了的 细节。 章节四开始展望未来的技术与工具发展。目前正在开发全新的和创新的方法，在不影响 有意信号性能（intentional signal performance）和增加过多成本的前提下，用于处理这些高 频信号。虽然 CPU 的速度在未来几年可能不会显著提高，但趋势是将多个 CPU 核放置在同 一个专用集成电路(ASIC:application specific integrated circuit)或者模块中，并且在它们之间经 常存在超高速通讯。 章节五考虑了很多未来更多至关重要的研究和发展领域。数字信号链路传输在不久后将 实现 10-20Gb/s 范围的速率，并且将很有可能在系统间与系统内的 EMI/EMC 问题上产生新 的挑战。 最后，章节六讨论了一些重要的跨领域特殊情况。特殊情况，类似于在多个有意发射体非常 接近数字电路的情况下手机的爆炸，高强度低频场的汽车，以及“接地”或返回路径差的非 金属车辆，都有自己的 EMI/EMC 问题。 二、早期 我们可以说，“早期”是使用长导线连接的真空管和部件的时代。事实上，这个早期的 定义非常主观，并且可能非常依赖于作者的年纪！为了这个文章要达到的目的，我们认为早 期是上世纪 90 年代中期之前。在这些年，时钟频率往往大多低于 25MHz，并且在产品开发 周期的早期阶段很少考虑 EMI/EMC 的设计。EMI/EMC 设计倾向于更多的使用电容式滤波器 对时钟脉冲进行小波整形，减小上升/下降沿的时间，并确保 I/O 连接器附近有滤波器。 大部分的 EMI/EMC 问题都是开发周期的后期被发现的，经常需要产品推迟发布，给公 司和项目带来了巨大损失。大多数电磁发射来自于附加的电缆，因为大部分的波长比实际产 品尺寸要大，而且电缆的天线发射要远高于产品本身。 图 1：1980 年代早期电磁发射示例图 图 2：2009 年电磁发射示例图 因为数据和时钟速率在当时相比于今天的标准很低，发射往往发生于较低的频率。一些 测试实验室通常不使用对数周期天线(200MHz-1GHz)用于品质测试扫描，因为在当时很少有 超过 200MHz 的电磁发射。图 1 展示了在那个年代的一个计算机产生的电磁发射示例。 那时候，EMI/EMC 工程师能使用的工具相比于现在非常有限。大多数的 PCB 检测是使 用一般天线理论和非常简单结构的闭式方程手动完成的。这个方法是适用的，因为当时波长 很长，并且简化实际结构对结果的影响并不重要。 虽然有一些二维/三维准静态 LRC 提取工具可以使用，但是大多数的模拟都是用 TEM 传 输线求解器进行的。这个工具也非常有用，因为产品的尺寸相比于所涉及的波长来说非常小。 PCB 工具主要围绕着使用轻型桌子和纸质副本，以试图跟踪电路板上的痕迹来开展。这 是非常耗时的，并且容易发生人为错误。 三、近期发展 自上世纪 90 年代中期以来， 我们看到典型时钟频率从 25MHz 上升到了数百兆赫兹， CPU 速度远超 1GHz，并且数字通讯速率高达大约 10Gb/s。需要分析的电磁发射情况急剧增加。 图 2 示例显示了 1-20GHz 的频率范围内，存在许多谐波。数据速率和它们的谐波的波长现在 显著的小于许多设备并且需要更加关注之前因为波长太小所忽视的细节。 许多不同的问题影响了多层 PCB 板和 IC 封装。高性能封装、系统级封装、或者混合模 式封装使用多层基板 PCB 来改善可布线性、物理缓冲和 EMC，因此和 PCB 板面临着类似的 EMI/EMC 问题。 （一）返回电流路径 因为简单假设在这些更高的频率（具有更短的波长）下不再适用，我们需要对影响 EMI/EMC 设计的物理机制更好的理解。系统设计者不能只在考虑他们设计的 PCB 路径上的 信号电压，现在必须要考虑电流将如何流动，更重要的是返回电流的路径。很容易就能发现， 对于高速信号来说，返回电流路径原理图名称不一定是“地”，我们要忽视“VCC”、“GND” 等的名称，不论最近的参考平面是什么名称，不要在意原理图的名称对分析返回电流路径的 误导。 这种返回路径中的不连续决定了 PCB 板的 EMI/EMC 性能。这些不连续可能是由于从一 个电源岛(power island area)到另一个电源岛的信号迹线穿过其最近参考平面中的间隙而造 成的。缝合电容被放置在两个电源岛的间隙上，给在信号线交叉附近提供一个低阻抗返回路 径，允许返回电流保持在信号线附近。对于某些信号的宽数据/地址总线需要从间隙交叉位 置到缝合电容在一定距离以及缝合电容连接电感都将导致缝合电容带来的收益变得有限。 在高频情况下，缝合电容连接电感(Capacitor Connection Inductance)将使得缝合电容作 用失效，结果表明，在分割层(一般为信号层)下方存在靠近的实铜、完整平面可以减轻间隙 交叉的 EMI 效应。信号完整性效应，如跨越最近参考平面间隙的多条信号线引起的串扰增 加，也受到很大的影响。 返回电流不连续问题扩展到通过 PCB 之间的连接器传输的高速信号。增加的电磁干扰 发射同时适用于单端信号和在差分对上的共模信号。连接器内的不对称接地参考引脚以及连 接器两侧的变化参考层对高速信号具有消极的 EMI 和信号完整性影响。 柔性电路正被使用在许多设备中，并且造成了许多电磁干扰方面的挑战。为了保持柔性， 需要更少的层数，通常必须省略返回电流的固体接地层，带来了大量的 EMI/EMC 问题。 （二）PCB 组件尺寸对系统的影响 （三） 四、2 五、1 参考文献简介 [1] 文章使用 CST 软件仿真分离平面对信号和电源完整性的影响，发现两个分离 平面间隙间的信号可能来自于返回电流不连续性，会带来一系列的问题。 [2] 《Electromagn Compat》书中介绍了多层 PCB 直流电源总线设计中 SMT 去耦 电容器的量化。 [3] 同 2，介绍电容器的应用。 [4] 预测印刷电路板上迹线交叉分离平面的噪声电压。仿真部分使用 FDTD 计算， 场景如下图： [5]