1
分类号
1
UDC 注 1
1
密级
1
硕 士 学 位 论 文
硅基射频频率源关键模块研究与设计
（题名和副题名）
XXX
（作者姓名）
指导教师姓名
XXX
XXX
1
学位类别
工学硕士
1
专业名称
电子与通信工程
1
研究方向
射频集成电路
1
论文提交时间
2023 年 1 月
注 1：注明《国际十进分类法 UDC》的类号。
1
声 明
本学位论文是我在导师的指导下取得的研究成果，尽我所知，在本学
位论文中，除了加以标注和致谢的部分外，不包含其他人已经发表或公布
过的研究成果，也不包含我为获得任何教育机构的学位或学历而使用过的
材料。与我一同工作的同事对本学位论文做出的贡献均已在论文中作了明
确的说明。
研究生签名：
年月日
学位论文使用授权声明
南京理工大学有权保存本学位论文的电子和纸质文档，可以借阅或上
网公布本学位论文的部分或全部内容，可以向有关部门或机构送交并授权
其保存、借阅或上网公布本学位论文的部分或全部内容。对于保密论文，
按保密的有关规定和程序处理。
研究生签名：
年月日
硕士学位论文
硅基射频频率源关键技术研究
摘要
随着无线通信技术的发展，人们对无线射频系统的要求不断提高，而频率源是射
频系统的“心脏”，其性能一定程度上决定了整个系统的表现，也是如今制约无线系统
性能的瓶颈所在。现代雷达、无线通信、探测制导等领域都对频率源的性能提出了更
高的要求，因此设计出低相位噪声、低杂散和宽频带的频率源是当今的主要研究趋势
之一。频率源的性能主要取决于环路中关键模块的设计，主要包括鉴频鉴相器（PFD）
和电荷泵（CP）、压控振荡器（VCO）和注入锁定分频器（ILFD），本文首先对频率源
展开行为级模型研究，探索关键模块对于频率源特性的不同影响，然后针对关键模块
开展了电路级研究与设计。
本文的主要内容如下：
1.本文介绍了频率源的相关理论，包括频率源系统的主要性能指标，I 型锁相环和
II 型锁相环的结构和工作原理，并简单介绍了目前应用较为广泛的电荷泵锁相环的关
键模块，介绍了其噪声模型，分析了各模块对于整个系统的噪声贡献。
2. 本文使用 65nm CMOS 工艺设计了一个无死区的边沿触发型鉴频鉴相器和高性
能电荷泵。鉴频鉴相器通过对复位信号进行延时，使输出脉冲具有最小的宽度，从而
保证后级电荷泵可以完全打开，并实现该延时的可调。电荷泵电路分别引入了电流复
制路、互补开关、串联 dummy 管和运算放大器钳位等方式，提高充放电电流匹配性，
并减小时钟馈通、电荷注入、电荷共享等非理想因素的影响。最终仿真结果显示本文
鉴频鉴相器和电荷泵功能正常，且性能较高。
3. 本文设计了一个低功耗压控振荡器，使用互补交叉耦合结构，经过变容管参数
优化和开关电容设计实现相位噪声和调频范围的平衡，并加入尾电流源增加设计自由
度，同时限制功耗和改善共模噪声。本设计使用 130nm CMOS 工艺实现，最终实现了
一个 10.89GHz 到 11.79GHz，功耗为 4.8mW 的 VCO，1MHz 频偏处的相位噪声可达
104dBc/Hz。
4. 本文设计了一个宽带注入锁定分频器，采用基于变压器的四阶负载，使谐振腔
负载阻抗的幅度相位曲线产生波纹，从而增大锁定范围，同时配合开关电感实现两个
工作频段，进一步使锁定范围提高。本设计使用 65nm CMOS 工艺实现，最终得到
17GHz-50GHz 的锁定范围，功耗仅约 1.8mW。
关键词：锁相环，压控振荡器，注入锁定，鉴频鉴相器，电荷泵
I
硕士学位论文
Abstract
Abstract
With the development of the wireless communication technology, People's requirements for
radio frequency systems are increasing. As the heart of radio frequency systems, the
performance of frequency synthesizer determines the performance of the whole system to
some extent, and it’s the bottlenecks that restrict the performance of wireless systems. Modern
radar, wireless communication, detection guidance and other fields have put forward higher
requirements for the performance of frequency source. Therefore, it is one of the main
research trends to design frequency sources with low phase noise, low spur and wide band.
The performance of the frequency source depends on the design of the key modules in the
loop, mainly including Phase and Frequency Detector(PFD) and Charge Pump(CP), Voltage
Controlled Oscillator(VCO), Injection Locked Frequency Divider(ILFD). In this paper, the
behavior-level model of frequency source is firstly studied to explore the different influences
of key modules on the characteristics of frequency source, and then the circuit-level research
and design of key modules are carried out.
The main content of this paper is as follows:
1. In this paper, the related theory of frequency synthesizer is introduced, including the
main performance index of frequency synthesizer, structure and principle of type I PLL and
type II PLL. Then the important module of type II PLL, which is mostly used today, is
introduced. And the noise model and the noise contribution of each module to the whole
system is analyzed.
2. This paper designs an edge-triggered phase and frequency detector without dead zone
and a high performance charge pump. There is a minimum width of PFD ‘s output pulse to
make sure that the CP can open completely, which is created by a tunable time delay on the
reset signal. The current copy path, complementary switch, series dummy transistor and
operational amplifier are introduced to improve the charge and discharge current matching,
and reduce the influence of non ideal factors such as clock feed through, charge injection and
charge sharing. The simulation results show that the frequency detector and charge pump
function normally and have high performance.
3. In this paper, a low power complementary cross-coupled voltage controlled oscillator is
designed. The phase noise and tuning range is balanced through parameter optimization of
varactor and switching capacitance design. A tail current source is added to increase design
freedom, and limit power consumption and improve common mode noise at the same time.
This work is implemented based on 130nm CMOS process, the VCO tested frequency tuning
II
硕士学位论文
硅基射频频率源关键技术研究
range is from 10.89 to 11.79 GHz, and the power consumption is 4.8 mW. The phase noise at
the frequency offset of 1MHz can reach 104dBc/Hz.
4. In this paper, a wide band injection locked frequency divider is designed. The forth-order
load based on a transformer is used to create a ripple on the magnitude and phase curve of the
tank impedance, which can increase the locking range. In addition, a switch inductor is added
to create two working bands, so the locking range is increased further. This work is
implemented based on 65nm CMOS process. The eventually locking range is from 17GHz to
50GHz and the power consumption is only 1.8mW.
Keywords: Phase Locked Loop, Voltage Controlled Oscillator, Injection locked, Phase and
Frequency Detector, Charge Pump
III
目录
硕士学位论文
目录
摘要 ........................................................................................................................I
Abstract ............................................................................................................... II
1 绪论 .................................................................................................................... 1
1.1 研究背景与意义 ........................................................................................................... 1
1.2 硅基射频频率源研究历史与现状 ............................................................................... 1
1.2.1 国外研究现状 .............................................................................................................................. 2
1.2.2 国内研究现状 .............................................................................................................................. 3
1.3 本文的主要内容和结构安排 ....................................................................................... 4
2 硅基射频频率源概述 ........................................................................................ 5
2.1 频率源的重要技术指标 ............................................................................................... 5
2.2 锁相环基本原理 ........................................................................................................... 7
2.2.1 I 型锁相环...................................................................................................................................... 7
2.2.2 II 型锁相环 .................................................................................................................................... 8
2.3 电荷泵锁相环关键模块 ............................................................................................... 9
2.4 电荷泵锁相环噪声分析 ............................................................................................. 10
2.5 本章小结 ..................................................................................................................... 11
3 鉴频鉴相器及电荷泵的研究与设计.............................................................. 12
3.1 鉴频鉴相器原理 ......................................................................................................... 12
3.2 鉴频鉴相器结构 ......................................................................................................... 14
3.3 本文鉴频鉴相器设计 ................................................................................................. 15
3.4 鉴频鉴相器仿真结果 ................................................................................................. 16
3.5 电荷泵原理 ................................................................................................................. 18
3.6 电荷泵结构 ................................................................................................................. 23
3.7 本文电荷泵设计 ......................................................................................................... 25
3.8 电荷泵仿真结果 ......................................................................................................... 26
3.9 本章小结 ..................................................................................................................... 29
4 硅基射频压控振荡器的研究与设计.............................................................. 30
4.1 压控振荡器性能参数介绍 ......................................................................................... 30
4.2 压控振荡器原理 ......................................................................................................... 31
4.2.1 环形振荡器 .................................................................................................................................... 31
4.2.2 交叉耦合振荡器 ........................................................................................................................... 32
IV
硕士学位论文
硅基射频频率源关键技术研究
4.2.3 Colpitts 振荡器 .............................................................................................................................. 33
4.3 压控振荡器的相位噪声理论 ..................................................................................... 35
4.4 电流受限区和电压受限区 ......................................................................................... 38
4.5 交叉耦合振荡器设计 ................................................................................................. 39
4.5.1 谐振腔优化 ................................................................................................................................. 41
4.5.2 版图设计与后仿真结果 ........................................................................................................ 45
4.6 VCO 芯片测试结果与分析 ........................................................................................ 48
4.7 本章小结 ..................................................................................................................... 51
5 硅基宽带注入锁定分频器的研究与设计 ...................................................... 52
5.1 常见分频器结构 ......................................................................................................... 52
5.2 注入锁定原理 ............................................................................................................. 55
5.3 高阶变压器负载 ......................................................................................................... 58
5.4 宽带注入锁定分频器设计 ......................................................................................... 59
5.4.1 宽带注入锁定分频器电路设计 ......................................................................................... 60
5.4.2 开关变压器设计 ....................................................................................................................... 61
5.4.3 版图设计与后仿真结果 ........................................................................................................ 65
5.5 流片实物测试 ............................................................................................................. 67
5.6 本章小结 ..................................................................................................................... 68
6 总结与展望 ...................................................................................................... 69
6.1 总结 ............................................................................................................................. 69
6.2 展望 ............................................................................................................................. 70
参考文献 ............................................................................................................. 71
攻读硕士期间取得的成果 ................................................................................. 75
V
目录
VI
硕士学位论文
硕士学位论文
硅基射频频率源关键技术研究
1 绪论
1.1 研究背景与意义
近年来，随着 5G 技术的快速发展和智能设备的普及，无线通信已经服务于我们日
常生活的方方面面，不论人与人、人与物还是物与物之间的通信，都依赖于无线通信
技术的发展，因此人们对通信系统的性能和成本也提出了更高的要求。
在无线通信系统中，频率源作为发射端的激励以及接收端的本振，对系统性能有
极大的影响，是系统的“心脏”。一个具备高频率稳定性、高频谱纯度的频率源是实现
高质量无线通信的基础，尤其是如今频谱资源日益紧张，能有一个性能优良的频率源
可以大大降低误码率，有助于充分利用频谱资源。此外，在军事领域中，一个高精度、
低噪声的稳定频率源能够让雷达具备更强的识别能力，让导航定位系统具备更高的准
确度。而在设计研发的过程中，信号源、频谱仪等常用仪器中也都需要用到高精度、
宽频带的频率源。
如今，CMOS 工艺因其低廉的价格和高集成度而越来越受到人们的欢迎。由于
CMOS 工艺可以将射频前端和基带处理芯片集成于一块芯片，因此大大降低了成本和
连接难度。然而 CMOS 也具有品质因数较低的问题，一方面是 CMOS 工艺中的谐振元
件的金属厚度非常有限，另一方面是衬底和谐振元件之间的电磁耦合较强。但对于硅
基频率源的研究仍是一大热点，研究者对电路结构的优化也在不断改善如今频率源的
性能。然而，虽然如今频率源的每个指标都可以实现非常卓越的效果，但各个重要指
标之间仍然无法避免折衷的问题，要实现各个指标的同时改善仍需要克服许多技术难
题。而无线通信、安防监控、航空航天、雷达探测等行业迅速发展也迫切地需要频率
源向着更宽带、更稳定、更低噪声、更低功耗的方向发展。因此对频率源的研究对于
无线通信、现代国防的发展都具有十分重大的意义。
1.2 硅基射频频率源研究历史与现状
对频率源的研究已有上百年的历史，大致从上世纪 30 年代，频率合成技术的相关
理论开始形成。早期的频率源一般由多个晶振构成，采样手动切换的方式改变输出频
率[3]。随着技术进步，频率合成技术也不断发展，出现了直接频率合成、锁相环路频率
合成和直接数字频率合成等频率合成技术。目前，锁相环是频率源领域的主流结构，
锁相环可以大致分为模拟锁相环和数字锁相环，二者的整体架构类似，主要是其中各
1
1 绪论
硕士学位论文
个模块实现方式的不同，由于本文研究的锁相环关键模块主要包含在模拟锁相环，因
此接下来对国内外硅基模拟锁相环频率源的研究现状进行简述。
1.2.1 国外研究现状
2007 年，美国佛罗里达大学的 Changhua Cao 等提出了第一个毫米波 CMOS 频率
源，采用 130nm 数字工艺。使用 N 推式 VCO 的整数型 PLL 结构，输出频率范围为
45.9~50.5GHz，同时输出 91.8~101GHz 的二次谐波。该芯片功耗为 57mW，输出频率
为 46.2GHz 时，在 50KHz、1MHz 和 10MHz 频偏处的相位噪声为-63.5dBc/Hz、72dBc/Hz 和-99dBc/Hz，参考杂散最差情况为-27dBc。由于其内部分频比不可调节，限
制了其频率范围和精度，且由于设备限制，测试时的相位噪声受到电源的影响较大。
2009 年，美国加利福尼亚大学的 Vipul Jain 等使用 180nm BiCMOS 工艺实现了工
作在 23.8~26.95GHz 和 75.67~78.5GHz 的双频段频率源，使用基于基频 VCO 的整数型
PLL 结构。两个频段的静态功耗分别为 50mW 和 75mW，工作在低频段时，1MHz 频
偏处相位噪声可达-114dBc/Hz，参考杂散最高为-49.5dBc；工作在高频段时，1MHz 频
偏处相位噪声可达-103.5dBc/Hz，参考杂散最高为-42dBc，参考杂散最高为-47.8dBc。
其中的分频器分频比仍然是不可调节的，频率范围依然受到限制，且注入锁定分频器
的带宽较小，同样也限制了频率源的频率范围。
2009 年，美国俄勒冈州立大学的 Ting Wu 等使用 130nm CMOS 工艺实现了
3.1~3.9GHz 的频率源，使用基于 LC-VCO 的整数型 PLL 结构。该锁相环在 1.2V 供电
电压下消耗的静态电流为 32mA，1MHz 频偏处的相位噪声为-116.4dBc/Hz。该频率源
通过使用自适应偏置电路减小 PLL 带宽的变化，以维持良好的相位噪声性能，在
3.1~3.9GHz 的频率范围内，其带宽变化小于 4%。
2011 年，美国哥伦比亚大学的 Shin-An Yu 等使用 180nm BiCMOS 工艺实现了
0.125~32GHz 的频率源，使用级联倍频器的小数型 PLL 结构。静态功耗 481mW，锁定
在 32GHz 时，1MHz 频偏处的相位噪声达到-102dBc/Hz，参考杂散最高为-70.2dBc。该
频率源是通过在一个 4~8GHz 的频率源后级联分频器和倍频器，从而将输出频率范围
拓展，同时分频器和倍频器的输出又需要增加缓冲电路，因此整体功耗很高。
2015 年，荷兰学者 Viki Szortyka 使用 40nm CMOS 工艺实现了 53.8~63.3GHz 的频
率源，使用亚采样锁相环结构。静态功耗为 14mW，锁定在 62.64GHz 时，1MHz 频偏
处的相位噪声为-92dBc/Hz，RMS jitter 为 200fs。该亚采样锁相环将 VCO 的输出进行
了二分频，再将其输入到亚采样鉴相器中，经过理论推导，证明当分频器的分频比较
低，且分频器本身贡献噪声很小时，基本不会对锁相环的带内噪声带来恶化。
2
硕士学位论文
硅基射频频率源关键技术研究
2021 年，韩国学者 Ji-Hwan Seol 使用 28nm CMOS 工艺实现了工作在 4GHz，带宽
为 20MHz 的过采样锁相环，带内噪声可达-130dBc/Hz，参考杂散可达-79.3dBc。工作
在 4GHz 时，功耗仅 5.2mW，抖动仅 67.1fs。其中 VCO 部分使用 LC-DCO 形式，实现
了快速切换和高频率分辨率，并配合调频脉冲时间控制电路减小抖动。
1.2.2 国内研究现状
2007 年，台湾大学的李志虹等使用 90nm CMOS 工艺实现了 58~60.4GHz 的频率源。
使用基于基频 VCO 的整数型 PLL 结构，静态功耗 80mW，工作在 60.4GHz 时，1MHz
频偏处的相位噪声为-85.1dBc/Hz，参考杂散最高为-50.4dBc。该结构的 VCO 谐振腔采
用了分布式结构，减小了寄生效应的影响，提高了工作频率，而工作在最高频率的二
分频器采用了 CML 结构，一定程度上增加了功耗，且由于先进制程的短沟道效应降低
了 VCO 写正确的 Q 值，导致相位噪声性能较差。
2012 年，北京大学的叶乐等使用 65nm CMOS 工艺实现了 79~87GHz 的频率源。
采用级联倍频器的整数型 PLL 结构。静态功耗 54mW，工作在 85.33GHz 时，需要在外
部级联二分频器测试 42.665GHz 处的相位噪声，此时 1MHz 频偏处的相位噪声为106.2dBc/Hz。其核心部分是一个较低频率的采样锁相环，输出接倍频器后提高到了 W
波段。锁相环的差分采样鉴相器可以实现等效的 12 分频，从而省去了环路中的分频器
模块，改善了带内噪声，同时降低功耗，但其输出端接倍频器后也会恶化频谱纯度，
并且使输出功率降低。
2018 年，中国科学院的张钊等使用 65nm CMOS 工艺设计了 0.1~5GHz 的频率源，
引入了快速自动频率校准(AFC)技术，校准时间仅 1.25 到 1.86𝜇𝑠，功耗仅 14mW，在
20MHz 参考频率下，输出频率 1.8GHz 时，1MHz 频偏处相位噪声为-126.6dBc/Hz。其
中自动频率校准电路引入了时钟控制 CML 二分频模块，在不恶化校准分辨率的情况下
加快了校准速度。并引入了自适应 AFC 周期计数技术，加快了低参考频率下的校准速
度，并减小了在较大频率范围内校准时间的变化。
2019 年，澳门大学的杨尊松等使用 65nm CMOS 工艺设计了 25.4~29.5GHz 的频率
源，使用隔离亚采样 PLL 结构，将采样器与 VCO 谐振腔隔离，大大减小非理想因素的
影响。该锁相环工作在 26.368GHz 时，功耗为 10.2mW，1MHz 频偏处的相位噪声为112.8dBc/Hz，参考杂散仅-63dBc，RMS jitter 仅 71.16fs。该结构使用 F 类 VCO，实现
了非常好的相位噪声性能，另外，为了控制电荷泵增益，该设计并未使用脉冲生成模
块控制开关导通时间，而是通过改变时钟占空比来减小电荷泵增益。
2021 年，电子科技大学的耿新林等使用 65nm CMOS 工艺设计了 24~28.2GHz 的频
率源，采用整数型电荷泵 PLL 结构，提出了基于时序放大器的鉴频鉴相器(TAPFD)来
3
1 绪论
硕士学位论文
抑制电荷泵噪声。工作在 25.8GHz 时，与常规 PFD 相比，TAPFD 可以将带内噪声抑制
24dB，功耗为 14.48mW，jitter 仅 60fs，FoM 值达到-252.8dB。TA 可以在时域将输入
信号的相位差放大，从而提高 PFD 的鉴相增益，无需增大 CP 电流即可在很大程度上
抑制带内噪声。
可以看到我国虽然起步较晚，不论是工艺还是技术都曾远远落后于国外。但近年
来，随着我国对科研工作的投入大大增加，国内科研团队的成果已经在快速地追赶国
外的顶尖水准。
1.3 本文的主要内容和结构安排
论文首先从技术指标、基本结构和相位噪声模型等对频率源进行了整体介绍，其
次对频率源关键模块分别进行了仿真设计，并对流片结果进行了测试。论文各章节的
组织安排如下：
第一章介绍了频率源的研究背景和意义，对国内外频率源的研究进展分别进行了
介绍。
第二章主要介绍了频率源的技术指标，对 I 型和 II 型锁相环的结构进行了介绍，
简单介绍了 II 型锁相环的关键模块，并分析了其相位噪声模型。
第三章对鉴频鉴相器以及电荷泵模块进行了设计和仿真，介绍鉴频鉴相器以及电
荷泵的原理和常用结构，并给出本文鉴频鉴相器以及电荷泵的设计与仿真结果。
第四章介绍了本文压控振荡器的设计，对振荡器原理和相位噪声模型进行了分析，
设计了互补交叉耦合振荡器，并对流片结果进行了测试。
第五章介绍了本文分频器的设计，分析了注入锁定的原理以及高阶负载的作用，
给出了本文与开关电感相结合的变压器形式。
第六章对本文进行了总结，并对未来的工作作出展望。
4
硕士学位论文
硅基射频频率源关键技术研究
2 硅基射频频率源概述
频率源是射频系统的“心脏”，提供发射端上混频和接收端下混频的本振信号。频
率源有多种类型，如直接频率合成、锁相环路频率合成、直接数字频率合成等，其中
锁相环凭借其优越的性能一直是频率源研究的热门领域。本章对频率源的各项性能指
标和锁相环频率源基本知识进行了介绍。
2.1 频率源的重要技术指标
频率源性能的优劣主要体现在其频谱纯度、频率精度和切换时间等方面，从而得
到表征频率源性能的指标主要有：相位噪声、抖动、杂散、频率范围、频率分辨率和
锁定时间等。
（1）相位噪声（phase noise）和抖动(jitter)
理 想 状 态 下 的 频 率 源 应 该 输 出 一 个 标 准 的 正 弦 信 号 ， 可 以 表 示 为 𝑉(𝑡) =
𝐴𝑠𝑖𝑛(𝑤0 𝑡 + 𝜑)，其中 A 是信号幅度，𝑤0 为信号频率，𝜑为初始相位，其频谱应该是一
个𝑤0 处的单频脉冲。但实际情况中，由于电路中噪声的存在，输出信号的幅度和相位
都会发生变化。相位噪声表示的就是输出信号频率或相位的不确定性，其在时域和频
域的表现如图 2.1 所示。相位噪声的计算定义为单位频率内边带的噪声功率与载波功率
之比的分贝数，即：
𝐿(Δ𝜔) = 10 lg (
𝑃𝑛
Δ𝑓
𝑃𝑐𝑎𝑟𝑟𝑖𝑒𝑟
)
全部替换为 dB 模式即：
𝐿(Δ𝜔) = (𝑃𝑛 )𝑑𝐵𝑚 − (𝑃𝑐𝑎𝑟𝑟𝑖𝑒𝑟 )𝑑𝐵𝑚 − 10 lg(Δ𝑓)
(2 − 1)
(2 − 2)
其中，Δ𝜔为相对于中心频率𝑤0 的频率偏移量，Δ𝑓为测量带宽，𝑃𝑛 为噪声功率，
𝑃𝑐𝑎𝑟𝑟𝑖𝑒𝑟 为载波功率，单位为 dBc/Hz。
与相位噪声相对应，抖动是在时域上描述频率源输出信号频率偏移的指标，表现
为时域波形过零点的不稳定偏移。抖动可以分为周期性抖动、周期至周期的抖动和绝
对抖动几种。
5
2 硅基射频频率源概述
硕士学位论文
(a)
(b)
图 2.1 相位噪声在(a)时域和(b)频域的表现
周期性抖动定义为信号周期的实际值与理想值之间的差值，其表达式为：
𝑀
1
𝜎𝑐 = lim √ ∑(𝑇𝑖 − 𝑇)2
𝑀→∞ 𝑀
(2 − 3)
𝑖=1
周期至周期的抖动定义为信号两个相邻周期之间的差值，表达式为：
𝑀
1
𝜎𝑐𝑐 = lim √ ∑(𝑇𝑖+1 − 𝑇𝑖 )2
𝑀→∞ 𝑀
(2 − 4)
𝑖=1
绝对抖动指在一定时间内抖动值的和，表达式为：
𝑀
∆𝑇𝑎𝑏𝑠 (𝑁) = ∑(𝑇𝑖 − 𝑇)2
(2 − 5)
𝑖=1
（2）杂散（Spur）
理想情况下，频率源产生的信号是单一频率以及它的高次谐波。但在实际电路中，
除了这些频率外，还会产生载波频率及其谐波以外的其他频率成分，这些频率的串扰
就被称为杂散，一般表现为载波一定频偏处的离散毛刺。杂散的产生有很多原因，包
括器件非线性、参考信号源和偏置电路等。如最常见的参考杂散，是由参考时钟信号
通过各种串扰被振荡器调制到本振信号上的杂散。
（3）频率范围（Locking Range）
频率范围即频率源能够输出的信号频率变化范围，能够输出的最低频率和最高频
率分别为𝑓𝑚𝑖𝑛 和𝑓𝑚𝑎𝑥 ，则频率范围还可以用相对带宽的形式表示：
𝑓𝑚𝑎𝑥 − 𝑓𝑚𝑖𝑛
𝐿𝑅 =
∙ 200%
𝑓𝑚𝑎𝑥 + 𝑓𝑚𝑖𝑛
6
(2 − 6)
硕士学位论文
硅基射频频率源关键技术研究
如今对频率源频率范围的要求一般需要覆盖一个或多个无线通信频段，而频率范围的
增加一般又要以牺牲功耗或相位噪声为代价，因此对拓展调频范围技术的研究也非常
重要。
（4）频率分辨率（Frequency Resolution）
频率分辨率是频率源输出信号的最小频率间隔。频率分辨率越小说明频率源输出
信号越精确。如整数型的 PLL，通过改变分频比输出参考频率的不同倍数，其频率分
辨率就等于参考信号频率。
（5）锁定时间（Locking Time）
锁定时间也是频率源的一个重要指标，指频率源从一个当前锁定频率切换到另一
频率并重新锁定所需要的时间。PLL 的锁定时间与环路阶数、环路带宽等因素都有关，
一般与环路带宽成反比，即为了获得较小的锁定时间，需要增大环路带宽，但环路带
宽增大又会恶化稳定性和杂散性能，因此设计时需要综合考虑。
2.2 锁相环基本原理
在各类频率源中，锁相环(Phase Locked Loop，PLL)由于其优秀的相位噪声、杂散、
功耗等方面的优越性能而被广泛应用。锁相环是一个自动控制的负反馈自动控制系统，
基本工作方式是将一个压控振荡器(Voltage Controlled Oscillator，VCO)的输出信号对一
个参考信号进行跟踪锁定，实现频率同步或倍增以及相位对齐。
2.2.1 I 型锁相环
早期的 PLL 结构如图 2.2 所示，由一个鉴相器(PD)、一个环路滤波器(LPF)和一个
压控振荡器(VCO)构成。其中，VCO 输出振荡信号并反馈到输入端，PD 将参考信号
f𝑅𝐸𝐹 与 VCO 输出信号的相位进行比较，按相位差大小输出一定宽带的脉冲，该脉冲信
号经过 LPF 转换为 VCO 的控制信号𝑉𝑡𝑢𝑛𝑒 ，从而调节 VCO 的输出频率，使 VCO 的输
出跟随参考信号的频率和相位。
图 2.2 I 型锁相环结构
7
2 硅基射频频率源概述
硕士学位论文
可以得到该结构的开环增益为：
𝐻(𝑠) = 𝐾𝑃𝐷 ∙
1
𝑠 ∙
1+𝜔
𝑝
𝐾𝑉𝐶𝑂
𝑠
(2 − 7)
其中，𝐾𝑃𝐷 为鉴相器的鉴相增益，𝜔𝑝 为滤波器极点，𝐾𝑉𝐶𝑂 为 VCO 增益。从式中可以看
出在原点处有一个极点，因此该结构被称为 I 型锁相环。该结构比较简单，容易实现，
但由于单独的 PD 输出电平变化很小，其能控制的 VCO 频率变化范围有限，严重限制
了锁相环的锁定范围。此外，环路稳定性也受到 LPF 带宽𝜔𝑝 的影响，𝜔𝑝 越小，系统稳
定时间越短，但锁相环的锁定范围也越小，反之锁定范围会增加但会恶化稳定性。
2.2.2 II 型锁相环
为了解决 I 型锁相环的问题，在前者的基础上，传统的 PD 被一个鉴频鉴相器(PFD)
和电荷泵(CP)级联代替，PFD 同样是将两个输入信号进行比较，将两者的相位差转化
为脉冲宽度与相位差大小相关的误差电压，CP 再将 PFD 输出的误差电压转换为电流信
号，经过环路滤波器控制 VCO 的振荡频率，整体结构如图 2.3 所示。其中分频器将高
频的 VCO 输出信号移至低频，以便与低频的参考信号进行比较，该结构通过调节分频
器的分频比，可以实现较大的锁定范围。由于电荷泵是通过积分电容将电压信号转换
为电流信号的，因此其传递函数可以表示为1/(𝑠𝐶)。所以该结构的开环增益为：
𝐾𝑃𝐷 ∙ 𝐾𝑉𝐶𝑂
(2 − 8)
𝐻(𝑠) =
𝐶𝑠 2 𝑁
其中，N 为分频器的分频系数。可以看到在原点处有两个极点，因此该结构被称
为 II 型锁相环，也可以叫电荷泵锁相环，是目前应用最为广泛的锁相环。
图 2.3 II 型锁相环结构
显然，原点处的两个极点导致了该结构本身就是不稳定的，为了使锁相环能够正
常工作，一般会将积分电容与一个电阻串联，从而引入一个零点，使系统稳定，常用
的二阶环路滤波器结构如图 2.4 所示。II 型锁相环中的 PFD 和 CP 级联的结构可以产生
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硅基射频频率源关键技术研究
较大的鉴相增益，且对相位差和频率差均能够做出反应，因此相较于 I 型锁相环有更快
的锁定速度和更大的锁定范围。
图 2.4 常用的二阶环路滤波器
2.3 电荷泵锁相环关键模块
(1) 鉴频鉴相器与电荷泵
在电荷泵锁相环中，鉴频鉴相器和电荷泵通常被看作一个整体，其功能为对比参
考信号与分频信号的相位差，并将其转变为电流信号。其鉴相增益可以用𝐾𝑃𝐷/𝐶𝑃 表示，
则其输出可以表示为：
𝑌𝑃𝐷/𝐶𝑃 (𝑠) = 𝐾PD/CP ∗ 𝜃𝑒𝑟𝑟𝑜𝑟
(2 − 9)
其中𝜃𝑒𝑟𝑟𝑜𝑟 为输入信号的相位差。其输出为电流信号，需要通过环路滤波器的积分电容
将该信号转变为电压信号，从而控制压控振荡器的频率。
(2)环路滤波器
环路滤波器结构如图 2.4 所示，其中的电容𝐶1 和电阻𝑅1 串联，引入了一个零点使系
统稳定，小电容𝐶2 可以在对稳定性影响不大的前提下，减小𝑉𝑡𝑢𝑛𝑒 上的纹波。其传递函
数可以表示为：
H(s) =
𝑠𝑅1 𝐶1
+ 𝑠(𝐶1 + 𝐶2 )
𝑠 2 𝑅1 𝐶1 𝐶2
(2 − 10)
(3)压控振荡器
压控振荡器是锁相环的核心，负责根据控制电压𝑉𝑡𝑢𝑛𝑒 的值输出对应频率的输出信
号，其特性可以表示为：
𝜑𝑜𝑢𝑡 (𝑠) 𝐾𝑉𝐶𝑂
=
𝑉𝑡𝑢𝑛𝑒 (𝑠)
𝑠
(2 − 11)
其中，𝐾𝑉𝐶𝑂 为振荡器增益，可见 VCO 在环路中相当于一个积分器。
(4)分频器
分频器负责将 VCO 的输出信号进行分频，方便与低频参考信号进行比较，设分频
比为 N，则分频器的传递函数为：
H(s) =
1
𝑁
(2 − 12)
9
2 硅基射频频率源概述
硕士学位论文
2.4 电荷泵锁相环噪声分析
噪声性能是频率源最关键的指标之一，而要分析锁相环的相位噪声，则需要了解
各个模块的噪声对整体的影响。锁相环频域相位噪声模型如图 2.5 所示。
图 2.5 锁相环相位噪声模型
锁相环中各个噪声源相位噪声到输出的传递函数可以表示为表 2.1 中所示。其中
𝐻𝑂𝐿 (𝑠)为锁相环的开环传递函数，其表达式为：
𝐻𝑂𝐿 (𝑠) =
𝐾𝑃𝐷/𝐶𝑃 𝐾𝑉𝐶𝑂 𝐹𝐿𝐹 (𝑠)
𝑁𝑠
(2 − 13)
式中，𝐾𝑃𝐷/𝐶𝑃 为 PFD 和 CP 的增益，𝐾𝑃𝐷/𝐶𝑃 = 𝐼𝐶𝑃 /2𝜋。
表 2.1 锁相环各模块噪声传递函数
噪声源
噪声传递函数
噪声传输特
性
参考信号噪声𝜙𝑛_𝑅𝐸𝐹
𝜙𝑜𝑢𝑡_𝑅𝐸𝐹 (𝑠)
𝑁𝐻𝑂𝐿 (𝑠)
=
𝜙𝑛_𝑅𝐸𝐹 (𝑠)
1 + 𝐻𝑂𝐿 (𝑠)
低通
PFD/CP 噪声𝑖𝑛_𝐶𝑃
𝜙𝑜𝑢𝑡_𝐶𝑃 (𝑠) 2𝜋 𝑁𝐻𝑂𝐿 (𝑠)
=
∙
𝑖𝑛_𝐶𝑃 (𝑠)
𝐼𝐶𝑃 1 + 𝐻𝑂𝐿 (𝑠)
低通
LPF 噪声𝑣𝑛_𝐿𝑃𝐹
𝜙𝑜𝑢𝑡_𝐿𝑃𝐹 (𝑠) 𝐾𝑉𝐶𝑂
1
=
∙
𝑣𝑛_𝐿𝑃𝐹 (𝑠)
𝑠 1 + 𝐻𝑂𝐿 (𝑠)
带通
VCO 噪声𝜙𝑛_𝑉𝐶𝑂
𝜙𝑜𝑢𝑡_𝑉𝐶𝑂 (𝑠)
1
=
𝜙𝑛_𝑉𝐶𝑂 (𝑠)
1 + 𝐻𝑂𝐿 (𝑠)
高通
分频器噪声𝜙𝑛_𝐷𝐼𝑉
𝜙𝑜𝑢𝑡_𝐷𝐼𝑉 (𝑠)
𝑁𝐻𝑂𝐿 (𝑠)
=
𝜙𝑛_𝐷𝐼𝑉 (𝑠)
1 + 𝐻𝑂𝐿 (𝑠)
低通
从表中可以看出，参考信号、PFD/CP 和分频器的噪声传递函数呈现低通特性，因
此是锁相环带内噪声的主要来源，由于 CP PLL 的参考信号一般来源于晶振，其频谱纯
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度非常高，对 PLL 噪声影响较小，因此 PFD 和 CP 的噪声对锁相环带内噪声影响较大，
其次是分频器的噪声，主要来源于晶体管的闪烁噪声；VCO 噪声传递函数呈现高通特
性，其低频偏处的相位噪声会被环路抑制，是锁相环带外噪声的主要来源，因此 VCO
的优化设计会直接决定锁相环系统的带外噪声性能；环路滤波器主要影响中间位置的
相位噪声，LPF 噪声过大会导致相位噪声曲线中间的突起。使用行为级仿真得到的各
模块的噪声曲线如图 2.6 所示。
图 2.6 锁相环各模块相位噪声曲线
综上，优化锁相环的带内相位噪声主要通过降低 PFD 和 CP 的噪声电流，一般来
说可以通过增大电荷泵的充放电电流来提高 PFD/CP 的增益，从而抑制其噪声贡献，而
优化带外噪声主要通过降低 VCO 相位噪声，其优化方式将在第三章详细介绍。另外，
增大环路带宽可以抑制 VCO 的相位噪声，但同时也会增大 PFD 和 CP 的噪声，因此锁
相环的环路带宽也需要仔细设计。
2.5 本章小结
本章对锁相环频率源进行了一个整体介绍，首先介绍了频率源的关键性能指标，
之后介绍了两种锁相环的原理和结构，并对应用广泛的电荷泵锁相环的相位噪声进行
了分析，研究了各个模块对整个系统相位噪声的影响，并简单介绍了电荷泵锁相环的
几个关键模块，有了这些锁相环相关知识，就能够为后续单个模块的设计奠定良好的
基础。
11
3 鉴频鉴相器及电荷泵的研究与设计
硕士学位论文
3 鉴频鉴相器及电荷泵的研究与设计
鉴频鉴相器(PFD)和电荷泵(CP)用于将输入信号的频率和相位差转化为脉冲信号，
并将脉冲信号转化为电流信号，进而控制 VCO 的输出频率，是影响锁相环带内噪声的
主要因素。
3.1 鉴频鉴相器原理
传统的异或门鉴相器直接对两个输入信号进行异或运算，产生相位差信号，但是
该结构无法分辨二者的先后，即参考信号相位超前𝜙与相位滞后𝜙时，异或门的输出是
相同的，因此该结构无法分辨频率的大小关系。
可见，传统的异或门鉴相器结构存在鉴相范围受限的问题，其只能在相位差在[0,π]
范围内正常工作，当相位差超过这个范围时，该结构便无法确定两个输入信号的相位
关系，这导致参考时钟频率与分频器输出频率相差过大时，会出现相位无法锁定，环
路无法稳定的问题，因此后来提出采用鉴频鉴相器来改善频率追踪问题。
鉴频鉴相器的作用也是将输入信号的相位差信息，转化为输出脉冲，其输出 UP 和
DN 信号可以控制电荷泵对其后级积分电容进行充电或放电，从而改变 VCO 的调频电
压。与传统的异或门鉴相器不同，鉴频鉴相器不仅可以鉴别输入信号之间的相位差，
还能对输入信号的频率差进行反应，下面对常见的边沿触发 PFD 进行介绍。
常见的边沿触发 PFD 结构如图 3.1(a)所示，它是由两个 D 触发器和一个与门构成。
以参考信号𝑓𝑅𝐸𝐹 相位超前于分频器输出信号𝑓𝐷𝐼𝑉 为例，其鉴相逻辑如图 3.1(b)所示。当
𝑓𝑅𝐸𝐹 上升沿率先到来时，触发器 DFF1 输出 UP 信号为高，当𝑓𝐷𝐼𝑉 上升沿也到来后，触
发器 DFF2 输出 DN 信号为高，与门输出高电平，将两个触发器复位，UP 和 DN 信号
均回到低电平。这样，UP 信号是一个较宽的脉冲，而 DN 信号仅为一个很窄的冲激，
因此驱动电荷泵向后级注入电流。同理，当𝑓𝑅𝐸𝐹 相位滞后时，DN 信号为一个较宽的脉
冲，驱动电荷泵向后级抽取电流，鉴相逻辑如图 3.1(c)所示。而当两个信号同频同相时，
两个信号均为一个窄脉冲，因此电荷泵不会有任何输出，鉴相逻辑如图 3.1(d)所示。可
见，鉴频鉴相器与传统的异或门鉴相器不同，鉴频鉴相器的两个输出分别对应了两个
输入信号的超前和滞后关系，因此可以实现对频率差做出反应。此外，理想情况下，
由于 UP 和 DN 信号同时只会有一个有效，因此可以将电荷泵的静态功耗降至最低。
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(a)边沿触发鉴频鉴相器
(b) 𝑓𝑅𝐸𝐹 相位超前
(c) 𝑓𝑅𝐸𝐹 相位滞后
(d) 输入同频同相
图 3.1 理想鉴频鉴相器结构及工作时序
理想的的鉴频鉴相器的鉴相范围为[−2𝜋, 2𝜋]，鉴相特性曲线如图 3.2 所示。鉴相
曲线的斜率代表鉴相器的鉴相灵敏度，增大鉴相灵敏度有助于抑制相噪和杂散。
图 3.2 理想鉴频鉴相器鉴相曲线
在实际的鉴频鉴相器中，其输入输出不会是理想的方波信号，由于寄生电容的影
响，鉴频鉴相器输出的上升沿和下降沿存在一定的斜率。因此在输入信号的相位差较
小时，输出信号还没有上升到高电平就开始下降，导致输出信号不能正常使电荷泵导
通，使鉴频鉴相器产生了鉴相“死区”，如图 3.3 所示。
13
3 鉴频鉴相器及电荷泵的研究与设计
(a)PFD 实际输出波形
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(b)死区产生的波形
图 3.3 鉴频鉴相器产生死区的原理
死区的产生会使锁相环在接近锁定时产生较大的抖动，严重恶化输出信号的频谱
纯度。为了消除死区，一般会将触发器的复位信号进行延迟，从而使鉴频鉴相器有一
个最小的输出脉冲宽度，保证后级电荷泵可以正常导通。但是，鉴频鉴相器还存在一
个鉴相盲区的问题，指的是即使输入信号的跳变沿来临时，输出信号并没有任何响应。
显然，当复位信号有效时，就是鉴频鉴相器的盲区，不论输入信号如何变化，输出都
不会改变。因此，复位信号上加入过大的延时会使鉴频鉴相器存在较大的鉴相盲区，
使鉴频鉴相器错过可能的上升沿，甚至产生错误输出，大大增加锁定时间，所以鉴频
鉴相器死区消除电路的延时要在大于电荷泵开启时间的前提下尽量小。
3.2 鉴频鉴相器结构
上文所提到的边沿触发型 PFD 是目前最常见的结构，它的结构简单，工作速度快，
功耗也较低，并且有较大的鉴相范围。除此之外，还有几种较为常见的鉴频鉴相器结
构。
图 3.4(a)是为基于 RS 触发器的 PFD，主要由与非门和反相器构成，RS 触发器用于
存储输入信号数据，UP 和 DN 信号端的反馈回来用于产生复位功能。该结构具有较大
的鉴相范围，但是由于晶体管较多，需要占用较多的面积和功耗，适用于较低的频率，
且存在较大的鉴相死区，需要加入死区消除电路。
图 3.4(b)为预充电型 PFD，该结构利用两个预充电节点代替了 RS 锁存器，大大减
少了晶体管数量，结构简单，但是该结构的鉴相范围较窄，理想状态下为[−𝜋, 𝜋]，并
且同样存在明显的鉴相死区。
图 3.4(c)为非时钟 PFD，结构也比较简单，虽然电路中没有反馈回路，但是由于输
入信号首先经过两个延时单元，因此输出信号有一个固定的最小脉冲宽度，不会有鉴
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相死区，鉴相范围为[−𝜋, 𝜋]，但由于是电平触发，信号占空比的变化会导致输出信号
的宽度发生变化。
图 3.4(d)为基于真单相时钟(TSPC)结构触发器的 PFD，TSPC 触发器单端输入的动
态逻辑结构，几乎没有静态功耗，这种结构应用最为广泛，且结构比较简单，功耗和
面积较低，线性度好，可以工作在较高的频率下，但是由于 TSPC 触发器需要轨到轨
的满摆幅操作，对工作速度产生了一定影响，因此这也在一定程度上限制了其工作频
率向更高发展。
(a)基于 RS 触发器 PFD
(b)非时钟 PFD
(c)预充电 PFD
(d)基于 TSPC 的 PFD
图 3.4 几种常见的鉴频鉴相器
3.3 本文鉴频鉴相器设计
根据以上对鉴频鉴相器各种结构的分析，本文设计了边沿触发型 PFD，结构较为
简单，且能够工作在较高的频率，有较大的鉴相范围和较高的鉴相精度。图 3.5 为本文
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3 鉴频鉴相器及电荷泵的研究与设计
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设计的无死区鉴频鉴相器结构，在复位信号上增加了可控的延时电路，通过改变开关
的状态，可以调整接入延时电路中的反相器个数，四位开关可实现四种延时，保证输
出脉冲有一定的最小宽度，且可以根据实际情况调整延时的大小，避免延时过高产生
较大的鉴相盲区。
因为在电荷泵电路中，UP 开关管是由 PMOS 构成的，因此需要对 UP 信号进行一
个反相处理，本文鉴频鉴相器在输出端通过一个缓冲电路将 UP 和 DN 信号转变为差分
形式，并隔离鉴频鉴相器和电荷泵，同时提升对后级的驱动能力，其中为了保证两路
延时相同，还加入了与反相器延时相同的传输门。
图 3.5 本文鉴频鉴相器结构
3.4 鉴频鉴相器仿真结果
本文鉴频鉴相器的参考信号为 150MHz，电源电压为 1V，参考信号与分频信号设
置为频率相同，初始延时不同，本文延时的设置分别为 4/𝑓𝑅𝐸𝐹 和(4+a)/𝑓𝑅𝐸𝐹 ，其中 a 代
表延时的周期个数，通过改变 a 的值即可改变信号的相位差。对鉴频鉴相器进行瞬态
仿真，通过设置 a=0.3，就代表参考信号比分频信号的延时少 0.3 个周期，即 0.6𝜋，从
而使得参考信号超前 0.6𝜋，此时 UP 和 DN 信号的时域波形如图 3.6 所示，此时可以看
到 UP 信号在参考信号上升沿到来时首先升至高电平，直到 DN 信号在分频信号上升沿
到来时升高，二者经过短暂的延时全部置零。
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硕士学位论文
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图 3.6 REF 信号超前时的时域波形
同理，当设置 a=-0.3 时，参考信号的延时比分频信号多 0.3 个周期，分频信号超前，
此时的时域波形如图 3.7 所示，可见 DN 信号在分频信号上升沿到来时首先升至高电平，
直到 UP 信号在参考信号上升沿到来时升高，二者经过短暂的延时全部置零。
图 3.7 DIV 信号超前时的时域波形
令输入信号同频同相，即参考信号和分频信号的初始延时相同，a=0，此时 UP 和
DN 的输出均为死区消除电路控制产生的最小宽度的脉冲信号，通过改变延时电路的控
制信号可以得到不同的最小输出脉宽，如图 3.8 所示，每个状态的脉宽相差约 13ps。
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3 鉴频鉴相器及电荷泵的研究与设计
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图 3.8 不同延时下的最小输出脉宽
通过扫描两个信号的相位差，即 a 的值，再计算输出电平 UP 和 DN 之差的平均值，
可以得到鉴频鉴相器的鉴相范围，仿真结果如图 3.9 所示。从图中可知，鉴相范围为正
负 0.5a，意味着延时相差 0.5 个周期，即相位差[−𝜋, 𝜋]。
图 3.9 鉴频鉴相器特性曲线
3.5 电荷泵原理
一般来讲，电荷泵和鉴频鉴相器联系非常紧密，经常放在一起讨论，电荷泵的作
用是将鉴频鉴相器输出的 UP 和 DN 信号转化为充放电电流𝐼𝑈𝑃 和𝐼𝐷𝑁 ，优化电荷泵的电
路设计对优化锁相环带内噪声和参考杂散性能来讲非常重要。
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基本的电荷泵是由电流源𝐼𝑈𝑃 、电流沉𝐼𝐷𝑁 和开关𝑆1 、𝑆2 组成，如图 3.10 所示。当
开关𝑆1闭合，𝑆2 打开时，𝐼𝑈𝑃 向负载电容充电，VCO 调频电压升高；当开关𝑆1 打开，𝑆2
闭合时，𝐼𝐷𝑁 从负载电容抽取电流，VCO 调频电压降低。
S1
Vtune
S2
CL
图 3.10 基本电荷泵结构
将鉴频鉴相器与电荷泵级联起来的原理图如图 3.11 所示，电荷泵的开关𝑆1 、𝑆2 分
别由鉴频鉴相器输出的 UP 和 DN 信号控制，输出为二阶环路滤波器，当参考信号相位
超前时，鉴频鉴相器输出的 UP 信号脉冲较宽，因此𝑆1导通时间更长，电荷泵对外表现
出向负载电容放电，负载电容充电使𝑉𝑡𝑢𝑛𝑒 电压升高，控制 VCO 频率升高；当参考信号
相位滞后时，鉴频鉴相器输出的 DN 信号脉冲较宽，因此𝑆2 导通时间更长，电荷泵从
负载电容抽取电流，负载电容放电使𝑉𝑡𝑢𝑛𝑒 电压降低，控制 VCO 频率降低。
图 3.11 鉴频鉴相器与电荷泵级联结构
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3 鉴频鉴相器及电荷泵的研究与设计
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图 3.12 分别给出了参考信号相位超前或滞后时，UP、DN 和𝑉𝑡𝑢𝑛𝑒 信号的波形。其
中𝑉𝑡𝑢𝑛𝑒 变化的斜率可以表示为
∆𝑉𝑡𝑢𝑛𝑒 𝐼𝐶𝑃
=
∆𝑡
𝐶𝐿
(a)参考信号相位超前
(3 − 1)
(b)参考信号相位滞后
图 3.12 UP、DN 和𝑉𝑡𝑢𝑛𝑒 信号波形
在实际的电荷泵中存在很多非理想因素，除了上文提到的开启时间导致的死区问
题外，还有几种影响较大的非理想因素。
(1)开关延时偏移
由于 UP 信号控制的电流源开关一般使用低电平导通的 PMOS 管实现，因此需要
加入反相器对 UP 脉冲做反相处理，这就会导致 UP 和 DN 信号从鉴频鉴相器输出传输
到电荷泵端的延时不同，从而产生周期性的相位差，增大 PLL 的参考杂散。一般在
DN 信号后加一个与反相器延时接近的传输门，尽量使两路延时相同，但在实际情况中，
UP 和 DN 信号总是会存在一个相位偏移，导致𝑉𝑡𝑢𝑛𝑒 产生波纹。
图 3.13 加入传输门减小反相器延时的影响
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(2)电流失配
充放电电流的匹配是电荷泵设计中最重要的指标，理想的状态是充放电电流完全
相等，且当环路锁定时，电荷泵完全不对外输出或抽取电流。
实际电荷泵电路往往是如图 3.14 所示的方式实现，晶体管会受到各种非理性因素，
如沟道长度调制效应的影响，当 PM2 或 NM2 的漏极电压发生变化时，就会引起电流
镜的电流改变，从而恶化匹配效果。而在电荷泵中，由于输出端连接 VCO 的控制电压，
其锁定状态可能是调节范围内的任意值，若当𝑉𝑡𝑢𝑛𝑒 电压为中间值时，充放电电流相等；
当𝑉𝑡𝑢𝑛𝑒 电压为较高值时，晶体管漏极电压也会较高，因此 PMOS 管的漏极电流减小，
NMOS 管的漏极电流增大，导致充电电流小于放电电流，从而使𝑉𝑡𝑢𝑛𝑒 产生波纹；当
𝑉𝑡𝑢𝑛𝑒 电压为较低值时，晶体管漏极电压较低，此时 PMOS 管漏极电流增大，NMOS 管
漏极电流减小，导致充电电流大于放电电流。为了减轻这种影响，一般会在参考电流
输入支路和电荷泵输出支路中间再加入一级电流复制路，从而使电荷泵输出级的充放
电电流均复制来自同一路的电流，达到充放电电流相等的效果，同时对𝑉𝑅𝐸𝐹 点和𝑉𝑂𝑈𝑇
点进行钳位，保证两路对应晶体管的匹配，确保充放电电流始终相等。另外，电流源
管需要使用较大的栅长，以减小沟道长度调制效应的影响。
图 3.14 实际简单电荷泵电路
此外，由于实际鉴频鉴相器会添加除死区模块，导致 UP 和 DN 信号有一个最小的
脉冲宽度，这就意味着如果充放电电流不相等，那么即使在锁定状态，电荷泵也会对
后级进行充放电，导致𝑉𝑡𝑢𝑛𝑒 出现周期性的波纹。因此，在能够消除死区的前提下，需
要尽量减小鉴频鉴相器复位信号的延时来减小固定的这一最小脉冲宽度，以减小失配
的影响。
21
3 鉴频鉴相器及电荷泵的研究与设计
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图 3.15 引入复制路减小充放电电流失配
(3)时钟馈通
图 3.16(a)为晶体管寄生电容模型，由于栅极和漏端寄生电容的存在，栅极的开关
脉冲信号会耦合到输出端，导致𝑉𝑡𝑢𝑛𝑒 产生波纹。
为了减小时钟馈通效应的影响，一般会将一个相同的 MOS 管与控制管并联，并对
其施加与控制管反相的信号，这样两者时钟馈通产生的波纹会相互抵消，如图 3.16(b)
所示。值得注意的是，这种方式有效的前提是 UP 信号与 UPB 信号的延时相同，否则
两个脉冲信号耦合到输出端的时间不同，从而无法达到抵消的目的。
(a)晶体管寄生电容模型
(b)消除时钟馈通方式
图 3.16 时钟馈通效应
(4)电荷注入
当对晶体管的栅极施加电压时，栅极下方会从衬底聚集电荷形成空间电荷区和反
型层。当𝑉𝐺𝑆 大于𝑉𝑡ℎ 时，形成电荷可流通的强反型沟道。随着栅极脉冲到来，MOS 管
导通或关断时会向沟道吸收或释放电荷，电荷量可以表示为
22
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∆𝑄 = 𝑊𝐿𝐶𝑂𝑋 (𝑉𝐺𝑆 − 𝑉𝑡ℎ )
(3 − 2)
从式中可以看出，电荷量与 MOS 管的尺寸成正比。假设泄漏到源端和漏端的电荷相等，
那么会有一半的电荷泄漏到漏端，其引起的电压变化为
𝑊𝐿𝐶𝑂𝑋 (𝑉𝐺𝑆 − 𝑉𝑡ℎ )
∆𝑉 =
2𝐶𝑃
(3 − 3)
其中𝐶𝑃 为电荷泵负载电容。为了减小电荷注入效应，可以串联一个由相反信号控制的
dummy 管，来吸收开关管注入的电荷以及提供开关管吸收的电荷，这种方式在减小电
荷注入的同时，也会同时减小时钟馈通的影响。
(5)电荷共享
当开关管全部关闭，电荷泵不向外充放电时，输出端悬空，PMOS 电流源的漏极
被上拉至 VDD，NMOS 电流源的漏极被下拉至 GND。当脉冲到来，使两个开关导通
时，开关管源端和输出端三个节点的电位不同，从而导致电荷重新分配，使𝑉𝑡𝑢𝑛𝑒 产生
波纹。减小电荷共享的方式是利用差分形式的开关，并引入单位增益放大器，将两侧
电压钳位，这样一来，输出节点电位不会处于悬空状态，而且由于上下两边总会有开
关管处于导通状态，因此使 P、Q 两点的电压也不变，三点电压始终相等。
图 3.17 减小电荷共享的方式
3.6 电荷泵结构
电荷泵根据输出形式可以分为单端和差分，单端电荷泵根据开关位置还可以进一
步分为漏极开关、源极开关和栅极开关三种结构，如图 3.18 所示。
23
3 鉴频鉴相器及电荷泵的研究与设计
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栅极开关电荷泵结构如图 3.18(a)所示，开关导通时会将 PMOS 电流源管栅极电压
拉至 VDD，将 NMOS 电流源管栅极电压拉至 GND，从而将电流源管关断。这种结构
由于控制端和输出端并没有直接相连，因此不存在电荷注入和电荷共享的问题，电流
镜的工作状态也能够保证在饱和区。但是由于栅极寄生电容较大，限制了电路的工作
速度，而且该结构是通过开关的导通和关断来改变电流镜的栅极电压，进而控制电流
镜复制电流，因此开关时间的失配还会导致充放电电流的严重失配。
漏极开关电荷泵结构如图 5.18(b)所示，该结构的开关管与电流镜管直接构成电源
到地的通路，因此该电流通路对控制信号的反应较快，适合应用在较高的频率下。但
该结构的开关管与输出节点直接相连，时钟会通过开关管的寄生效应直接耦合到输出
端，而且会受到电荷注入和电荷共享的影响，有较大的非理想因素。
源极开关电荷泵结构如图 3.18(c)所示，其开关管依然与电流源管形成了电流通路，
但开关管没有直接与输出节点相连，因此其速度比漏极开关形式稍慢，但由于输出节
点与开关隔离，非理想因素的影响也比较小，属于栅极开关电荷泵与漏极开关电荷泵
性能的折衷。
(a)栅极开关
(b)漏极开关
(c)源极开关
图 3.18 三种单端电荷泵
差分形式的电荷泵相较于单端形式有更好的匹配性能和噪声性能，但同时也会带
来更大的功耗问题，且电路复杂度较高，需要占用更大的面积，一般应用于对噪声性
能要求很高的锁相环系统中。因此目前单端电荷泵凭借其结构简单，性能较好的特点
仍被广泛应用。
24
硕士学位论文
硅基射频频率源关键技术研究
3.7 本文电荷泵设计
根据以上的分析，本文的电荷泵结构如图 3.19 所示。由于本文电荷泵目标是工作
在较高的频率，因此选择了漏极开关结构，该电荷泵采用的优化措施有：
(1)使用 cascode 电流镜，提高电流复制精度和电流源输出阻抗；
(2)输出支路的左边一路为电流复制路，使用与电荷泵输出支路参数完全一致的
MOS 管，并设置为常通状态，使电荷泵的充放电电流复制于同一条支路，提高充放电
电流的匹配性；
(3)引入互补开关管，使用相反的时钟信号控制，减小电荷注入和时钟馈通效应；
(4)引入 dummy 管与开关串联，减小电荷注入效应，同时抑制时钟馈通效应；
(5)采用差分形式的开关，并引入单位增益运放对两路进行钳位，使输出点电位不
会悬空，减小电荷共享和电荷注入效应。
TG
BIT5
BIT0
UP
UPB
UP
UPB
DN
DNB
DN
DNB
BIT5
BIT0
TG
图 3.19 本文电荷泵结构
另外，加入了五位开关阵列调节充放电电流，可以提供更高的精度和更大的充放
电电流范围。此外，在第二章对 PLL 噪声的分析中，我们知道为了平衡 PLL 的带内噪
声和带内噪声，实现最佳的相位噪声和抖动性能，PLL 存在一个最佳的带宽。
锁相环的闭环带宽可以近似表示为：
𝜔𝐵𝑊 ≈ 𝑅2 ∙
𝐼𝐶𝑃 𝐾𝑉𝐶𝑂
∙
2𝜋 𝑁
(3 − 4)
通过调节电荷泵的电流可以控制锁相环的带宽，从而将带宽尽可能维持在最佳带宽附
近，保持较好的噪声和抖动性能。
25
3 鉴频鉴相器及电荷泵的研究与设计
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由于电荷泵的输出节点电压在充放电过程中有会有较大的摆幅，因此运算放大器
采用两级轨到轨，保证在钳位的同时能够满足大摆幅的特性，结构如图 3.20 所示。其
中 M1 和 M2 为 NMOS 输入对管，其输入可以达到电源电压 VDD，M3、M4 和 M5 为
第一级的电流源，M1~M5 共同构成 NMOS 放大器的第一级，M6 和 M7 构成 NMOS 放
大器的第二级。M9 和 M10 为 PMOS 输入对管，其输出可以达到 GND，M8、M11 和
M12 为 PMOS 放大器的电流源，PMOS 放大器和 NMOS 放大器的结果共同输出到 out
端。RC 为米勒补偿，增加相位裕度，提升稳定性。
图 3.20 运算放大器结构
3.8 电荷泵仿真结果
电荷泵 VDD 为 1.2V，参考电流源的电流值为 50𝜇𝐴，在仿真电荷泵充放电电流的
匹配性时，需要在电荷泵的输出端接一个理想电压源，仿真充电电流时，需要使上方
的充电开关管导通，下方的放电开关管关断，从 0 到 VDD 扫描输出节点的电压值，从
而得到充电电流随输出端电压变化的曲线；仿真放电电流时，需要使下方的放电开关
管导通，上方的充电开关管关断，重复上述操作得到放电电流随输出端电压变化的曲
线。仿真结果如图 3.21 所示。可以看到在较大的输出电压变化范围内，电荷泵的充放
电电流均能实现良好的匹配，在 1.2V 的 VDD 下，输出电压在 0.3V 到 0.9V 之间，充
放电电流差值不超过 1𝜇𝐴。
26
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图 3.21 电荷泵充放电电流匹配性
将鉴频鉴相器和电荷泵级联后，参考信号与分频信号设置为频率相同，初始延时
不同，延时的设置分别为 4/𝑓𝑅𝐸𝐹 和(4+a)/𝑓𝑅𝐸𝐹 ，其中 a 代表延时的周期个数，通过改变 a
的值即可改变输入信号的相位差。，VDD 设置为 1.2V，当设置 a=-0.3，即参考信号比
分频信号滞后 0.3 个周期，即 0.6𝜋时，仿真得到的时域波形如图 3.22。可以看到输出
节点的电压不断下降，从而降低 VCO 的输出频率。
图 3.22 REF 信号滞后时电荷泵的输出
当设置 a=0.3，参考信号相位超前时，仿真得到的波形如图 3.23 所示。此时输出节
点的电压不断上升，使 VCO 输出频率升高。
27
3 鉴频鉴相器及电荷泵的研究与设计
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图 3.23 REF 信号超前时电荷泵的输出
当输入信号同频同相，即 a=0 时，仿真结果如图 3.24 所示。可见输出节点电压不
变，非理想效应引起的扰动仅 0.2mV。
图 3.24 输入信号同频同相时电荷泵输出
与仿真鉴频鉴相器特性曲线类似，通过扫描输入信号的相位差，即 a 的值，可以
得到 PFD/CP 的鉴相特性曲线，如图 3.25 所示。可以看到电荷泵的输出没有死区存在，
鉴相范围为正负 0.5 个周期，即相位差为[-𝜋，𝜋]，与鉴频鉴相器仿真结果一致。
28
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硅基射频频率源关键技术研究
图 3.25 PFD/CP 特性曲线
3.9 本章小结
本章主要介绍了鉴频鉴相器和电荷泵的设计，鉴频鉴相器和电荷泵是影响锁相环
带内噪声的主要因素。本章首先介绍了鉴频鉴相器部分的工作原理，接着对几种常见
的结构分别进行了介绍，通过对比，最终选择了边沿触发型 PFD，并通过对 D 触发器
的复位信号进行延时，使鉴频鉴相器的输出信号脉冲宽度具有一个最小值限制，防止
输出脉冲过窄导致电荷泵不能正常导通。之后，本章对电荷泵部分的工作原理进行了
介绍，分析了电荷泵中的各种非理想因素，并介绍了三种电荷泵结构。接着给出了本
文的电荷泵结构，针对充放电电流匹配性、时钟馈通、电荷注入和电荷共享分别进行
了优化设计，并给出了电荷泵中二级轨到轨运算放大器的设计。本文鉴频鉴相器和电
荷泵采用 TSMC 65nm CMOS 工艺实现，最终仿真结果显示该模块功能正常，且性能较
好。
29
4 硅基射频压控振荡器的研究与设计
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4 硅基射频压控振荡器的研究与设计
压控振荡器(Voltage Controlled Osillator，VCO)是频率源的核心模块，负责将直流
能量转化为交流信号。VCO 的性能对整个频率源有着非常大的影响，例如，VCO 的频
率范围就是频率源的频率范围；VCO 的相位噪声决定频率源的带外相位噪声。因此一
个性能优良的 VCO 是保证频率源良好性能的前提。
4.1 压控振荡器性能参数介绍
(1)调谐范围(Tuning Range)
调谐范围指的是 VCO 输出信号的频率范围。对于通过可变电容调节的 VCO 来说，
假设可变电容阵列所能实现的最大容值为𝐶𝑚𝑎𝑥 ，最小容值为𝐶𝑚𝑖𝑛 ，谐振腔电感值为 L，
固定电容值为𝐶0 ，则 VCO 可以实现的最高和最低的输出频率为：
𝜔𝑚𝑎𝑥 =
𝜔𝑚𝑖𝑛 =
1
√𝐿(𝐶0 + 𝐶𝑚𝑖𝑛 )
1
√𝐿(𝐶0 + 𝐶𝑚𝑎𝑥 )
(4 − 1)
(4 − 2)
VCO 的调谐范围往往需要与功耗和相位噪声性能进行折衷，因此在不同的应用场
景中，VCO 所需要的调谐范围也不同，如 WLAN 等窄带通信中，一般只需要几百兆的
调谐范围，而在数字电视通信领域，就需要几个 GHz 的调谐范围。
(2)输出摆幅(Amplitude)
在一个固定的电源电压下，较大的输出摆幅是 VCO 性能优良的一个重要标志，
对于 LC-VCO 来说，不同的结构的 VCO 理想情况下的最大摆幅可以达到 VDD 或
2VDD。
(3)相位噪声(Phase Noise)
相位噪声的定义在 2.1 节已经做出了介绍，对于 VCO 来讲，相位噪声同样是最重
要的性能指标。在锁相环系统中，VCO 的输出信号要直接作为 PLL 的输出，其相噪性
能对 PLL 的性能起着决定性的作用。
(4)调谐增益(Tuning Gain)
调谐电压𝑉𝑡𝑢𝑛𝑒 对 VCO 输出信号频率变化的增益称为 VCO 的调谐增益，其定义式
为：
𝐾𝑉𝐶𝑂 =
30
𝑑𝜔𝑜𝑢𝑡
𝑑𝑉𝑡𝑢𝑛𝑒
(4 − 3)
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从定义上可以看到，VCO 的调谐增益越大，说明 VCO 输出信号的频率调谐电压越敏
感，因此𝑉𝑡𝑢𝑛𝑒 上微小的扰动就可能造成 VCO 输出信号的频率偏移，进而恶化相位噪声
性能。一般为了降低 VCO 的调谐增益，会引入开关电容阵列(Switch Capacitor Array)，
使 VCO 的调谐范围由多个小的子带构成，因此想要获得较大频率范围时，相较于增大
可变电容的尺寸，增加开关电容阵列可能是更好的方法。
(5)调谐增益线性度
对于理想的 VCO 来说，其调谐增益在整个调谐范围内应该是一个恒定值，但在实
际电路中，由于变容管的容值并不是线性变化的，再加上电路中的其他寄生效应，导
致 VCO 的调谐增益会随调谐电压变化而变化，那么在调谐增益较大的区域就会产生相
位噪声的恶化，因此调谐增益线性度也是衡量 VCO 性能的一个重要指标。
4.2 压控振荡器原理
常见的 VCO 有三种结构：环形振荡器、交叉耦合振荡器和 Colpitts 振荡器。下面
分别介绍三种振荡器的原理。
4.2.1 环形振荡器
振荡器的基本反馈模型如图 3.1 所示，其中𝐻(𝑗𝜔)为开环传递函数。则该环路的闭
环传递函数可以表示为：
𝐺(𝑗𝜔) =
𝐻(𝑗𝜔)
1 − 𝐻(𝑗𝜔)
那么为了实现振荡，开环传递函数𝐻(𝑗𝜔)需要满足以下条件：
𝐻(𝑗𝜔0 ) = 1
∠𝐻(𝑗𝜔0 ) = 0°
(4 − 4)
(4 − 5)
(4 − 6)
这就是巴克豪森准则，𝜔0 即振荡频率，它表明如果一个环路的总相移为 0°，且此时
的环路增益不小于 1，则该电路可以振荡，此外，对于负反馈电路来讲，由于其本身固
有 180°的相移，因此其余部分所提供的与频率相关的相移只需要 180°即可。
图 4.1 振荡器基本反馈模型
31
4 硅基射频压控振荡器的研究与设计
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环形振荡器是由一系列延时单元级联组成的反馈环路，结构如图 3.2 所示。环形振
荡器是一个负反馈环路，有 180°的相移，因此当延迟单元的总相移为 180°时，即可
满足巴克豪森准则的相位条件(式 3-6)。此时，若环路增益大于 1，即可正常振荡。假
设共有 N 个延迟单元，每个延迟单元的延时为𝑡𝑑 ，则振荡频率为：
1
𝑓𝑜𝑠𝑐 =
2𝑁𝑡𝑑
(4 − 7)
图 4.2 环形振荡器
环形振荡器不需要电感，可以节省非常多的面积，且输出频率范围大，此外，由
于各个延时单元是相同的，每个单元产生的相移也相同，所以十分方便多相位输出，
通过改变输出节点的位置即可得到所需要的相位。随着工艺的进步，环形振荡器的工
作频率也在不断提高。而环形振荡器的最大缺点在于相位噪声差，尤其是在较高频率
下想要实现 LC 振荡器的相位噪声性能，需要消耗极大的功耗。因此高频的振荡器仍然
以 LC 振荡器为主导。
4.2.2 交叉耦合振荡器
LC 振荡器是利用 LC 谐振的原理，由电容电感构成谐振腔，再引入负阻电路补偿
谐振腔能量损失，从而在谐振频率处维持稳定的振荡，因此也叫做负阻振荡器，其原
理如图 4.3 所示。
(a)
(b)
(c)
图 4.3 负阻振荡器原理。(a)理想 LC 谐振腔；(b)实际 LC 谐振腔；(c)引入负阻的 LC 谐振腔
32
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对于负阻电路提供的负阻为−𝑅𝑃′ ，且𝑅𝑃′ 与谐振腔的等效并联电阻𝑅𝑃 不相等的情况，
要想维持稳定的振荡，必须使得整个并联电路对外表现出不消耗能量的特性，即
(4 − 8)
𝑅𝑃 //𝑅𝑃′ ≤ 0
因此需要𝑅𝑃 ≥ 𝑅𝑃′ 。
交叉耦合振荡器是一种 LC 振荡器，其结构如图 4.4 所示，其中 LC 构成谐振腔，
𝑅𝑃 为谐振腔等效并联电阻，M1、M2 构成的交叉耦合对提供负阻。由小信号模型可以
很容易地计算出交叉耦合对的输入阻抗为𝑅𝑖𝑛 = −2/𝑔𝑚 ，其中𝑔𝑚 是晶体管跨导。则起
振条件可以写为：
|𝑅𝑖𝑛 | ≤ 𝑅𝑃 ⇒ 𝑔𝑚 𝑅𝑃 ≥ 2
(4 − 9)
图 4.4 交叉耦合振荡器结构
该结构根据交叉耦合对的形式还可以细分为：NMOS 交叉耦合、PMOS 交叉耦合
和互补交叉耦合。由于 NMOS 的载流子是电子，迁移率更高，因此要提供相同的负阻
所需的尺寸更小，因此其噪声性能较好，寄生电容也很小，比较适合高频 VCO 设计；
PMOS 理论上有更好的噪声性能，但是由于需要的尺寸较大，因此会产生更多的闪烁
噪声，且寄生电容更大，不适合高频设计；互补交叉耦合结构将两者结合起来，有较
低的功耗和较好的相位噪声性能，比较适合低功耗的设计。
交叉耦合振荡器结构比较简单，且起振容易，功耗较低，相噪较低，是 VCO 设计
中非常常用的结构。
4.2.3 Colpitts 振荡器
Colpitts 振荡器是一种电容三点式 LC 振荡器，通过电容分压的方式进行信号反馈。
计算如图 4.5 所示的负阻电路的输入阻抗，易得：
33
4 硅基射频压控振荡器的研究与设计
𝑍𝑖𝑛 (𝑠) =
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𝑉𝑋
𝑔𝑚
1
1
(𝑠) =
+
+
𝐼𝑋
𝐶1 𝐶2 𝑠 2 𝐶1 𝑠 𝐶2 𝑠
(4 − 10)
图 4.5 负阻电路
将 式 (4-10) 中 的 s 用 𝑗𝜔 替 换 ， 可 知 其 输 入 阻 抗 可 等 效 为 电 容 𝐶1 、 𝐶2 和 一 个 负 电 阻
−𝑔𝑚 /(𝐶1 𝐶2 )串联，如图 4.6(a)所示。那么只需要在端口处接入一个电感，即可构成谐
振腔，如图 4.6(b)所示，其中𝑅𝑠 表示电感的损耗。且当满足以下条件时，即可维持稳定
的振荡：
𝑅𝑠 =
𝑔𝑚
𝐶1 𝐶2 𝜔 2
(a)
(4 − 11)
(b)
图 4.6 (a)等效电路；(b)接入电感后的等效电路
由图 4.5 所示负阻电路构成的振荡器即 Colpitts 振荡器，它可以从任意一点断开作
为交流地，因此可以再细分为共集电极、共基极和共发射极三种结构，其中共集电极
的结构由于谐振腔与输出端的隔离度高，电感寄生参数影响小，应用最为广泛，三种
电路结构如图 4.7 所示。
34
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图 4.7 Colpitts 振荡器的三种形式
由于 Colpitts 振荡器的晶体管向谐振腔注入电流的时间更少，因此有更好的相位噪
声性能，且由于谐振腔受寄生效应的影响更小，调谐范围也较大。但是该结构也存在
起振困难，功耗较大的问题，一般在对功耗要求不高的设计中更具有优势。
4.3 压控振荡器的相位噪声理论
VCO 的相位噪声模型大致可以分为两类，一是线性时不变(LTI)模型，以 Leeson 模
型为代表；另一个是线性时变(LTV)模型，以 Hajimiri 模型为代表。
1966 年，美国学者 leeson 提出了线性时不变相位噪声模型，其相位噪声的计算公
式为：
𝐿(∆𝜔) = 10 lg {
∆𝜔1/𝑓3
2𝐹𝑘𝑇
𝜔0 2
) ] (1 +
[1 + (
)}
|∆𝜔|
𝑃𝑠𝑖𝑔
2𝑄∆𝜔
(4 − 12)
其中，𝐹为经验参数，𝑘为玻尔兹曼常数，𝑇为绝对温度，𝑃𝑠𝑖𝑔 为载波信号功率，𝜔0 为振
荡频率，∆𝜔为频率偏移量，𝑄为谐振回路的品质因数，∆𝜔1/𝑓3 为相位噪声曲线上1/𝑓 3
区域到1/𝑓 2 区域的拐点频率。该模型可以用图 3.8 所示的曲线表示，可见相位噪声被
分为了三个区域，分别与频率偏移量的立方、平方成反比的1/𝑓 3 区域和1/𝑓 2 区域，以
及与频率偏移量无关的平坦区。
35
4 硅基射频压控振荡器的研究与设计
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图 4.8 基于 Leeson 模型的相位噪声曲线
在 PLL 环路中，由于 VCO 的噪声传递函数具有高通特性，因此1/𝑓 3 区域的相位
噪声会被抑制，而1/𝑓 2 区域的相位噪声会对整个锁相环系统的噪声性能产生较大影响，
所以 VCO 的指标所要求的相位噪声一般在1/𝑓 2 区域。
Leeson 模型的表达式比较简单，对相位噪声的估计也有一定的指导作用，从式(412)可以看出改善相位噪声的方式有提高谐振腔 Q 值和增大输出信号的摆幅。但是由于
建立在线性时不变的前提下，所以与实际情况还是有一定的差别，估计结果并不准确，
且式中的经验参数 𝐹 并不能通过计算得到，并不能很好地指导设计。式中的拐点频率
∆𝜔1/𝑓3 也是一个经验拟合值，并不具备实际的物理意义。
1988 年，美国学者 Hajimiri 和 Thomas Lee 共同提出了线性时变的相位噪声模型，
引入了脉冲灵敏度函数(ISF)，使设计者可以更精准地对 VCO 相位噪声进行定量的分析。
Hajimiri 模型与 Leeson 模型的差别主要在于融合了振荡器的时变特性。该模型表
明，在振荡器系统中，一个冲击电流的注入时间不同，会导致其对振荡幅度和相位的
影响也不同：当冲击电流在电压峰值注入时，振荡信号的幅度增加，但相位不变；当
冲击电流在电压过零点处注入时，振荡信号的相位变化最大，但幅度基本不变，如图
4.9 所示。
36
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图 4.9 振荡器对冲击电流的响应
可见不同时刻的冲击电流注入会导致相位的阶梯变化，因此振荡器的冲击响应可
以表示为：
ℎ𝜙 (𝑡, 𝜏) =
Γ(𝜔0 𝜏)
𝑢(𝑡 − 𝜏)
𝑞𝑚𝑎𝑥
(4 − 13)
式中，𝑢(𝑡)为单位阶跃函数，𝑞𝑚𝑎𝑥 为注入最大电荷量，Γ(𝑥)为脉冲灵敏度函数，表示
振荡器对冲击激励的灵敏度。利用叠加定理即可得到冲击电流引起的相位增量表达式：
∞
𝜙(𝑡) = ∫ ℎ𝜙 (𝑡, 𝜏)𝑖(𝜏)𝑑𝜏 =
−∞
1
𝑞𝑚𝑎𝑥
𝑡
∫ Γ(𝜔0 𝜏)𝑖(𝜏)𝑑𝜏
(4 − 14)
−∞
可以看到其中的 ISF 函数Γ(𝜔0 𝜏)是一个与振荡信号频率相同的周期信号，其傅里叶展
开式可以表示为：
∞
𝑐0
Γ(𝜔0 𝜏) = + ∑ 𝑐𝑛 cos(𝑛𝜔0 𝜏)
2
(4 − 15)
𝑛=1
将 4-14 代入 4-13 即可得到：
∞
𝑡
𝑐0 𝑡
𝜙(𝑡) =
[ ∫ 𝑖(𝜏)𝑑𝜏 + ∑ 𝑐𝑛 ∫ 𝑖(𝜏) cos(𝑛𝜔0 𝜏) 𝑑𝜏]
𝑞𝑚𝑎𝑥 2 −∞
−∞
1
(4 − 16)
𝑛=1
由 4-16 即可由注入的电流噪声计算出相位增量。Hajimiri 模型首先对𝑛𝜔0 附近的噪声电
流进行了分析，该电流可表示为：
𝑖(𝑡) = 𝐼𝑛 cos[(𝑛𝜔0 + ∆𝜔)𝑡]
其中，∆𝜔 ≪ 𝜔0 。将式 4-17 代入 4-16，可以近似得到：
𝐼𝑛 𝐶𝑛 sin(∆𝜔𝑡)
𝜙(𝑡) ≈
2𝑞𝑚𝑎𝑥 ∆𝜔
(4 − 17)
(4 − 18)
可见相位增量的频谱是位于±∆𝜔处的两个相等的边带。因此在𝑛𝜔0 + ∆𝜔 处的注入噪声电
流产生的单边带噪声功率与载波功率之比为：
37
4 硅基射频压控振荡器的研究与设计
𝐼𝑛 𝐶𝑛 2
𝑃𝑆𝐶𝐵 (∆𝜔) = 10 lg [
]
4𝑞𝑚𝑎𝑥 ∆𝜔
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(4 − 19)
图 4.10 噪声电流到相位噪声的转变
图 4.10 为各种电流噪声到相位噪声的演变，其中噪声电流包括平坦的白噪声和低
频的闪烁噪声两个区域，相位噪声同样分为1/𝑓 3 区、1/𝑓 2 区和平坦区。由图 4.10 可知，
低频的闪烁噪声会经过 VCO 的调制作用转变为载波附近1/𝑓 3 区的相位噪声，𝑛次谐波
处的白噪声会转变为1/𝑓 2 区的相位噪声，平坦区的相位噪声主要来自振荡器的底噪。
Hajimiri 模型通过引入 ISF 函数，提供了精确计算相位噪声的方法，而且，该模型
揭示了各种噪声源对 VCO 相位噪声的影响，使设计者可以有针对性地改善相位噪声，
这也能够解释为何 Colpitts 振荡器的噪声性能更好，因为共集电极结构的 Colpitts 振荡
器晶体管只会在电压峰值时向谐振腔注入电流，此时的 ISF 最小，对信号的频率影响
最小。但是由于 ISF 本身比较难以计算，在设计中比较难实际应用，一般用来验证最
终结果。
4.4 电流受限区和电压受限区
VCO 在振荡时可以分为两个工作状态：电流受限区和电压受限区。当 VCO 环路
增益大于 1 时，电路可以起振，此时的输出摆幅会不断增加，直到电路的非线性抑制
摆幅的增加。这时的 MOS 管状态相当于开关，不断来回切换总电流 I，在谐振回路中
形成一个方波信号，经过谐振腔滤波后，输出一个正弦信号，其摆幅可以表示为：
38
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𝑉 = 4𝐼𝑅/𝜋
(4 − 20)
其中 V 表示输出摆幅，I 表示总电流，R 是谐振腔等效并联电阻。可以看到输出摆幅和
电流成正比关系，此时 VCO 工作在电流受限区。随着电流的增加，输出摆幅逐渐趋近
于最大值 VDD，摆幅随电流的变化开始表现出非线性，此时输出摆幅受到电源电压的
限制，工作在电压受限区。电压受限区与电流受限区的示意图如图 4.11。
结合 4.2 节对相位噪声模型的分析，摆幅的增大有助于降低相位噪声，因此在电流
受限区，增大 VCO 的电流有助于改善相位噪声，而当 VCO 进入电压受限区后，增大
电流不再能增大摆幅，造成了能量的浪费，甚至导致相位噪声的恶化，因此 VCO 最佳
的工作状态是在电流受限区和电压受限区的交点附近。
图 4.11 输出摆幅与偏置电流的关系
对于交叉耦合振荡器结构，交叉耦合管漏极的输出电压直接作为另一端的栅极电
压，因此在电流受限区中，输出摆幅还可以进一步分为两个区域：当输出信号的幅度
小于𝑉𝐺𝑆 − 𝑉𝑡ℎ 时，交叉耦合对管一直处于导通状态；当输出信号的幅度大于𝑉𝐺𝑆 − 𝑉𝑡ℎ
时，交叉耦合对管开始进入截止状态，并随摆幅的增大，处于截止状态的时间内也会
增加。结合前文对相位噪声模型的分析，这也能够从另一个角度说明振荡器输出信号
摆幅增大对相位噪声的改善，由于晶体管进入截止区，导致晶体管向谐振腔注入噪声
电流的时间减少。
4.5 交叉耦合振荡器设计
本文 VCO 使用 130nm CMOS 工艺实现，设计目标为:调频范围 10.5GHz-11.5GHz；
相位噪声小于-90dBc/Hz@1MHz;低功耗。通过 3.1 节对 VCO 各种结构的分析，交叉耦
合结构更适用于低功耗的设计，且相位噪声性能也比较容易满足要求。更进一步，由
39
4 硅基射频压控振荡器的研究与设计
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于本设计的系统 VDD 为 1.2V，较高的 VDD 比较适合互补交叉耦合结构，因此本文
VCO 选择互补交叉耦合结构，如图 4.12 所示。其中输出 buffer 采用电感负载的共源放
大器，加入源极退化电感保证稳定性。
图 4.12 本文 VCO 结构
在进行谐振腔调节前，可以对交叉耦合对管的寄生电容以及其提供的负阻值进行
提取，再将提取到的电容加入谐振器进行调节，以便减小后仿和前仿结果的差别。根
据电感电容的并联谐振公式
𝜔0 = √1⁄𝐿𝐶
(4 − 21)
先选择大致的电感和电容值。在本文的的设计频段，电感的 Q 值会明显低于电容的 Q
值，因此应当以电感的选取为主，再根据振荡频率得到对应的电容值。本文选择是工
艺库中提供的电感，其电感模型如图 4.13 所示，由顶层金属 M8 和次顶层金属 M7 构
成，感值为 400pH，Q 值约为 20，根据谐振频率可以求得对应的电容值约为 500fF。
在 IBM 130nm CMOS 工艺中，MOS 管分为常规 MOS 管和 RF MOS 管，RF MOS
管的建模包括了高频的寄生效应，因此本文使用 RF MOS，可以在前仿阶段将交叉耦
合对的寄生电容提取出来，减小前仿与后方的差距。交叉耦合管的尺寸除了与其提供
的负阻值有关外，与输出信号的幅度也有关系。在电流受限区中，增大交叉耦合管的
(W/L)会使振荡器的输出摆幅线性增加。
40
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图 4.13 工艺库电感模型示意图
4.5.1 谐振腔优化
由前文对相位噪声模型的分析可知，谐振腔的 Q 值对相位噪声有非常大的影响，
所以本文的主要目标就是对 VCO 谐振腔的 Q 值进行优化。
(1)变容管参数优化
随着工作频率的升高，VCO 谐振腔的无源器件 Q 值会发生明显的恶化，由于本文
VCO 工作频率并不是很高，电感的 Q 值对谐振腔 Q 值的影响并不占主导，各种器件中，
变容管 Q 值对谐振腔的 Q 值影响最大，所以需要对变容管的各个参数进行优化，以兼
顾 Q 值和调节范围。
变容管一般可以分为变容二极管和积累型 MOS 管可变电容，前者是利用一个反偏
的 pn 结，通过改变其反偏电压来改变电容值，其电容值与电压的关系可以表示为：
𝐶0
(4 − 21)
𝐶𝑣𝑎𝑟 =
𝑉𝑅 𝑚
(1 + 𝜙 )
𝐵
在 CMOS 工艺中，变容二极管的实现大概有以下两种方式，如图 4.14(a)和(b)所示。其
中，4.14(a)所示结构由于一端接地，限制了它的适用范围，只有 4.14(b)所示结构适用
于本文 VCO 结构。
41
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(a)
(b)
图 4.14 两种变容二极管
图 4.14(b)所示的结构有两个明显的缺点，一是由于 n 阱材料的电阻率较高，相当于给
反偏二极管串联了一个较大的电阻，导致变容管的 Q 值降低，二是 n 阱与衬底之间存
在较大的寄生电容，限制了调节范围。
本文使用的变容管为积累型 MOS 管可变电容，常规的 MOS 管在将漏源短接后，
其电容𝐶𝐺𝑆 随𝑉𝐺𝑆 变化的曲线如图 4.15(a)所示，随着𝑉𝐺𝑆 从负值开始升高，MOS 管分别进
入积累区、弱反型区和强反型区。这种非单调的关系显然不适合用在 VCO 中，因此需
要将其放置在 n 阱中，即可构成积累型 MOS 变容管，如图 4.15(b)所示。
(a)
(b)
图 4.15 (a)常规 MOS 管𝐶𝐺𝑆 随𝑉𝐺𝑆 变化曲线以及(b)积累性 MOS 变容管结构
积累性 MOS 变容管的𝐶𝐺𝑆 随𝑉𝐺𝑆 变化的曲线呈单调递增的形式，如图 4.16(a)所示，
而其 Q 值会随𝐶𝐺𝑆 的增大而减小，如图 4.16(b)所示。变容管的损耗主要来自源漏极之间
的沟道电阻，因此随着𝑉𝐺𝑆 的升高，其阻值会下降，所以 Q 值的降低也表明在𝑉𝐺𝑆 变化
的过程中，电容的变化更大。
(a)
(b)
图 4.16 积累性 MOS 变容管(a)容值和(b)Q 值随𝑉𝐺𝑆 电压的变化
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硅基射频频率源关键技术研究
本次工艺提供的 MOS 变容管各尺寸含义如图 4.17 所示，变容管需要调节的参数
与 MOS 管一样，主要是长宽和叉指数，大体来看，变容管的尺寸越大，电容的变化范
围就越大，同时 Q 值也会降低，但不同参数的影响程度是不一样的，本文仿真了各个
参数对变容管 Q 值的影响，以期得到一个兼顾 Q 值和较大调节范围的参数，结果如图
4.18 所示。
图 4.17 MOS 变容管各尺寸含义。(a)总长宽、finger 数和 multiplier；(b)单个 finger 长宽
(a)
(b)
图 4.18 变容管 Q 值随尺寸变化。(a)finger 数；(b)长度
通过图 4.18 可以看出变容管的长度的增加对 Q 值的恶化更为严重，因此可以选择
较大的宽度或 finger 数来实现较大的调节范围，而 Q 值并不会恶化太多。本文最终选
择的宽度为 5𝜇𝑚，长度为 500nm，finger 数为 10。
(2)开关电容设计
上文确定的变容管尺寸是比较小的，因此 VCO 的频率调节范围很难满足要求，需
要加入开关电容阵列拓展调频范围。本文开关电容结构如图 4.19 所示，由开关管、固
定电容和反相器构成。其中反相器可以给开关管的源漏端施加一个电位，使开关的导
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通和关断更加彻底。当 Vbit 为低电位时开关关断，开关电容表现为一个小电容；当 Vbit
为高电位时开关导通，开关管可以看作一个小电阻，开关电容表现为电容和小电阻的
串联，因此为了减小导通电阻，本文选择 NMOS 管作为开关管。开关管的导通电阻表
示为：
𝑅𝑜𝑛 =
1
𝑊
𝜇𝐶𝑜𝑥 ( 𝐿 ) (𝑉𝐺𝑆 − 𝑉𝑡ℎ )
(4 − 22)
式中，𝜇为 MOS 管的载流子迁移率，𝐶𝑜𝑥 为单位面积栅电容，𝑊、𝐿、𝑉𝐺𝑆 和𝑉𝑡ℎ 分别为
MOS 管的宽、长、栅源电压和阈值电压。可以看到在设计中适当增大开关管的尺寸可
以减小导通电阻，提高 Q 值，但是同时也会增大寄生电容，导致关断状态的电容增加，
减小调节范围，在设计中需要折衷考虑。本设计采用了三位开关电容，共可实现 8 个
调频曲线，除了增大调频范围外，由于每条调频曲线都比较缓，即𝐾𝑉𝐶𝑂 较小，因此也
有助于改善相位噪声性能，尤其是𝑉𝑡𝑢𝑛𝑒 信号上的噪声对频率的影响。
图 4.19 开关电容结构
(3)尾电流源设计
由于尾电流源连接在振荡器的共模点，可以为振荡器的共模回路提供一个很大的
阻抗，从而降低共模噪声的影响。但是该理论的前提是尾电流源的连接点是理想的虚
地点，即两个交叉耦合管的工作状态完全相同。
在实际情况中，由于两个交叉耦合管工作在大信号下，结合 4.4 节的分析，其中一
个 MOS 管处于导通状态，另一个 MOS 管处于截止状态，因此尾电流源的连接点并不
是理想虚地点，此时尾电流源的闪烁噪声和沟道热噪声会通过交叉耦合对管影响到输
出信号。这也是在振荡器进入电压受限区后，增大电流会产生相位噪声恶化的原因。
根据以上理论本文通过仿真输出摆幅与尾电流源关系，最终确定尾电流源电流为
4mA，此时的输出信号摆幅为 0.98V，接近 VDD。
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4.5.2 版图设计与后仿真结果
版图设计是芯片设计中的一个重要步骤，尤其对于 VCO 来说，走线的寄生电容会
影响振荡频率，寄生电阻会影响相位噪声，因此合理设计版图对 VCO 来说非常重要。
本文的 VCO 采用 130nm CMOS 工艺，共八层金属，顶层为 M8~M1，顶层金属厚度为
3𝜇𝑚，损耗最小，可承载的电流密度最大，且距离衬底最远，适合高 Q 值电感设计和
射频信号走线，M1 层金属厚度为 0.31𝜇𝑚，其余层金属厚度 0.42𝜇𝑚，从上到下金属层
所能承受的电流密度逐渐减小，因此低层金属比较适合直流信号线和铺地。
为了降低寄生电阻，射频信号走线全部采用 M8 层金属，根据电流密度合理设置
走线宽度，走线越宽，寄生电阻越小，但寄生电容也会越大，需要根据提参结果进行
调整。另外要尽量减小信号走线之间、信号走线与其他走线、信号走线与其他元件之
间的耦合，尽量保证三倍线宽的距离。
在 CMOS 工艺中存在一种闩锁效应，当 NMOS 和 PMOD 管靠得比较近时，注入
区与衬底会形成 N-P-N-P 或 P-N-P-N 结构，从而形成三极管，构成正反馈回路，严重
时甚至会烧毁芯片。本文避免闩锁效应的方法有：
(1)在 VDD 加入足够多的去耦电容；
(2)使 NMOS 靠近 GND，PMOS 靠近 VDD，并添加保护环。
此外，芯片在加工过程或测试过程中非常容易因为静电原因烧毁，主要表现在晶
体管的栅极，当输入端与晶体管的栅极相连时，如果有一个非常高的静电电压输入，
会直接导致晶体管击穿，使电路无法正常工作。因此需要加入静电(ESD)防护电路，常
用的 ESD 结构由两个二极管构成，结构如图 4.20 所示。当输入端有很高的静电电压输
入时，会将二极管击穿，从而使电流通过二极管释放，不会影响到晶体管。
图 4.19 常见的 ESD 保护电路
另外，对于 VCO 来说，调频电压𝑉𝑡𝑢𝑛𝑒 的噪声会直接影响到相位噪声，所以在
𝑉𝑡𝑢𝑛𝑒 走线上需要添加大量的去耦电容，并且用𝑉𝑡𝑢𝑛𝑒 走线的上下相邻层将走线覆盖并接
地，构成一个大的去耦电容，并隔离其它部分可能耦合到𝑉𝑡𝑢𝑛𝑒 信号上的噪声。本文
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VCO 的版图如图 4.21(a)所示，为了方便走线以及提供一个比较理想的地电位，本文使
用 M1 层金属作为全局的地平面，芯片总面积为 1032𝜇𝑚×1049𝜇𝑚，其中共源 buffer 占
据了较大的面积，VCO 核心部分的面积约为 700𝜇𝑚×400𝜇𝑚。可以看到在空白位置添
加了大量的去耦电容，其中的电感元件选择了工艺库中提供的器件，因此只对 VCO 核
心部分的射频信号走线进行了电磁仿真，如图 4.21(b)所示。电磁仿真所使用的工具为
Advanced Design System(ADS) Momentum 电磁仿真平台，采用 2.5D 矩量法(MoM)，并
集合了有限元分析(FEM)和有限时域差分法(FDTD)，使用范围很广，且设置简单，结
果准确。在设置激励时，可以选择使用背面无穷远处的电位为地电位，也可以自行设
置地电位，本文 VCO 在电磁仿真时为了更接近实际情况，将 M1 层作为参考地平面。
(a)
(b)
图 4.21 VCO 整体版图(a)及电磁仿真走线部分(b)
版图完成后即可进行提参和后仿真，由于射频信号线单独进行了电磁仿真，在提
参时需要将这部分删除，否则会将该部分的寄生电容和电阻提取两次，出现错误的仿
真结果，最后将电磁仿真生成的 SNP 文件与提参得到的 calibre 文件进行联合仿真。由
于寄生效应的影响，后仿真结果频率会降低，相位噪声也会产生恶化，因此需要根据
仿真结果对版图进行迭代，如通过减小电感值，减小走线宽度来提高振荡频率。
迭代后后仿真输出信号的频率范围为 10.45~11.45GHz，调频曲线如图 4.22 所示。
该 VCO 实现了指标要求的 1GHz 调频范围，且每条调谐曲线之间具有 100MHz 左右的
重叠，保证了在工艺、温度等因素的影响下，该 VCO 可以保证调频范围内的无缝覆盖。
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图 4.22 后仿真调频曲线
后仿真得到的相位噪声曲线如图 4.23 所示，分别对应最高频率和最低频率时的相
位噪声，由前文对 VCO 相位噪声的分析可知，在相同条件下，VCO 的工作频率越高，
相位噪声越差，工作频率越低，相位噪声越好。在中心频率 11GHz 时，1MHz 频偏处
的相位噪声为-105.6dBc/Hz，与最初指标中所规定的-90dBc/Hz 相比有较大的裕度，仿
真得到最低频率 10.45GHz 时的最佳相位噪声为-106dBc/Hz，最高频率 11.5GHz 时的最
差相位噪声为-104.5dBc/Hz，相位噪声上下浮动范围仅 1.5dBc/Hz。
4.23 后仿真相位噪声曲线
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4.6 VCO 芯片测试结果与分析
本文 VCO 芯片采用了键合和在片两种方式进行了测试，由于测试结果非常接近，
本节只选择了键合测试结果。图 4.24(a)给出了本文 VCO 芯片在片测试时的显微照片，
测试 PCB 板实际完成后，芯片各端口通过键合线连接到 PCB 板，如图 4.24(b)所示，
使用到的仪器有电源、频谱分析仪和相位噪声仪，设备连接关系如图 4.25 所示。
(a)
(b)
图 4.24 VCO 芯片显微照片。(a)在片测试；(b) 键合测试
图 4.25 测试设备连接方式
首先测试直流状态，各点电压均正常，如图 4.26 所示，上方电源 CH1 与 CH2 分
别连接输出 buffer 的开关电位和开关电容电位，下方电源的 CH1 与 CH2 分别连接调频
电压V𝑡𝑢𝑛𝑒 和电源电压 VDD。左图为输出 buffer 开关接高电位，buffer 断开，VCO 单独
工作时，VDD 端输入电流为 4mA，表示 VCO 核心部分功耗为 4.8mW，与仿真一致；
右图为输出 buffer 开关接低电位，VCO 与 buffer 均工作时，总电流为 24mA，与仿真
一致。
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图 4.26 芯片直流工作状态
接着测量输出频率，将电源电压设置为 1.2V，改变开关状态，分别测量𝑉𝑡𝑢𝑛𝑒 为 0
和 1.6V 时的输出频率，得到的输出频率如图 4.27 所示。可以看到每个调频曲线都有约
100MHz 的重叠，与仿真结果一致，保证了整个范围内无缝覆盖。测试得到的 VCO 的
实际输出频率约为 10.88~11.79GHz，比仿真结果提高了约 300MHz，且调节范围有一
定缩小，除工艺误差影响外，推测是工艺库中的电感参数不够准确，且在仿真时没有
将电感代入电磁仿真，导致仿真结果与实际相差较大。
图 4.27 测试得到的 VCO 输出频率范围
芯片输出信号的频谱如图 4.28 所示，输出峰值约为 5dBm 左右，使用信号源输出
0dBm 的信号，测量得到频谱仪的线损在 10~12GHz 之间约为-2.5dBm，而 VCO 是差分
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4 硅基射频压控振荡器的研究与设计
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输出，测试时为单端测试，因此产生了 3dB 的衰减，所以 VCO 实际的的差分输出约为
0dBm 左右。
图 4.28 VCO 输出频谱
最后进行相位噪声的测试，为了准确地测量 VCO 的相位噪声，本次选择使用相位
噪声仪进行测试，相位噪声仪的型号为 Agilent E5052B、E5053A，内置两种相位噪声
测量模式，Normal 和 Wide 模式，可通过 capture range 选项进行切换。Normal 模式下，
由于 PLL 的作用，具有极低的底噪和出色的灵敏度，适合采集静默信号源；Wide 模式
下，其可测量频偏可达 40MHz，且在更高相位噪声测量范围内可达 10 到 30dB 的拓展，
适合测量自由振荡的 VCO 输出信号。在 Wide 模式下测量的最高频率处的相位噪声如
图 4.29 所示，在 1MHz 频偏处约为-101.6dBc/Hz，在最低频率处测量的相位噪声如图
4.30 所示，在 1MHz 频偏处约为-104dBc/Hz。
图 4.29 VCO 工作在最高频率时的相位噪声
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图 4.30 VCO 工作在最低频率时的相位噪声
从测试结果可以看到相位噪声范围为-101.6~-104dBc/Hz，与后仿真结果相比发生
了 3dB 左右的恶化，产生恶化的原因除上文提到的电感参数不准外，电源的性能也对
相位噪声产生了较大的影响，尤其是调谐电压𝑉𝑡𝑢𝑛𝑒 的上的噪声更是会直接影响到输出
信号的频率，其次是电源电压 VDD 的噪声，会使交叉耦合对管的偏置状态发生变化，
从而导致寄生电容改变，进而影响输出频率，再考虑到 PCB 板设计和键合线等因素的
影响，这种程度的恶化在可接受范围内。
4.7 本章小结
本章主要介绍了 VCO 的研究与设计。VCO 是锁相环系统的心脏，决定了锁相环
的带外噪声性能。本文从 VCO 的原理入手，分析了各种常见结构的特点，并根据本文
的要求选择了互补交叉耦合结构，以实现较低的功耗。接着，本文介绍了两种经典的
相位噪声模型——Leeson 模型和 Hajimiri 模型，并根据相位噪声模型对 VCO 的谐振腔
进行了优化，主要针对变容管 Q 值和电流源进行了权衡设计。该 VCO 使用 130nm
CMOS 工艺实现，对 VCO 芯片测试后，得到其输出信号频率为 10.89~11.787GHz，
1MHz 频偏处的相位噪声为-101.6~-104dBc/Hz，功耗为 4.8mW，与仿真结果较为接近。
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5 硅基宽带注入锁定分频器的研究与设计
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5 硅基宽带注入锁定分频器的研究与设计
分频器是电荷泵锁相环的重要模块，它负责将 VCO 输出的高频信号进行二分频，
以便后续数字分频模块进行进一步处理。本章将介绍几种常见的分频器，并主要介绍
注入锁定原理，高阶变压器负载和本文分频器电路设计。
5.1 常见分频器结构
分频器大致可以分为模拟分频器和数字分频器两大类，目前应用较为广泛的频率
源电路中一般将两者结合起来，其中模拟分频器主要用于将高频信号进行固定分频，
将频率降低到一定程度后，由数字分频器进行进一步分频，数字分频器一般通过触发
器级联的形式，配合数字逻辑进行控制，从而通过锁相环系统分频可调实现输出频率
可调。
常见的分频器结构可以分为静态分频器、米勒分频器和注入锁定分频器，下面对
几种分频器分别进行介绍。
(1)静态分频器
静态分频器是工作范围最大的一种分频器，通常由两个锁存器级联构成，如图 5.1
所示，之所以被称为静态锁存器，是由于其工作频率低至零频。
图 5.1 静态锁存器结构
从图中可以看到，两个 D 锁存器构成了交叉反馈的结构，第二级的输出以交叉方式反
馈到了第一级输入，因此输入信号的每两次电平翻转才会使锁存器的输出产生翻转，
从而实现了二分频功能，其工作时序如图 5.2 所示。
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图 5.2 静态分频器工作时序
从时序图可见，两级锁存器的输出相位差为 90°，因此该二分频也可以用作正交
信号的产生，如将 VCO 的振荡频率设置在二倍目标频率处，再通过二分频产生目标频
率处的正交信号。
该结构中的锁存器可以是任意类型。常见的轨到轨锁存器由于其信号电平上升下
降较慢，大大限制了分频器的工作频率；单端锁存器由于受到噪声的影响较大，会使
分频器贡献更多的噪声，从而恶化锁相环带内噪声。因此电流模逻辑(Current Mode
Logic，CML)是使用最广泛的静态分频器。其电路结构如图 5.3 所示，其中 M3 和 M4
为时钟输入对管，M1 和 M2 为采样对管，M5 和 M6 为锁存对管。当时钟信号为高电
平时，M3 开启，M4 关断，采样对管工作，输出信号跟随输入信号变化；当时钟信号
为低电平时，M4 开启，M3 关断，锁存对管工作，输出信号不再变化，从而实现二分
频的功能。
图 5.3 CML 二分频电路
静态分频器的速度主要受限于 D 锁存器的延时，若 D 锁存器延时为𝜏𝐷 ，则分频器的工
作频率上限可以表示为
𝑓𝑚𝑎𝑥 ≤
1
2𝜏𝐷
(5 − 1)
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而 D 锁存器的延时取决于其时间常数，由负载电阻和寄生电容决定，所以想要提高工
作频率需要减小这两个值。然而，负载电阻的降低会导致晶体管增益降低，进而降低
分频器的输出摆幅，导致分频器驱动能力不足。而若是要通过增大晶体管尺寸或增加
电流来弥补增益的损失，又会带来寄生电容过大或功耗过高的问题。因此这些问题一
定程度上限制了静态分频器的工作频率，一般只应用再 5GHz 以下信号的分频。
(2)米勒分频
米勒分频器也被称为动态(dynamic)分频器或再生式(regenerative)分频器，是美国学
者 Miller 在 1939 年提出的结构，由一个有源混频器和一个滤波器构成，如图 4.4 所示。
由于该结构不含锁存器，且输出节点的寄生电容可以等效到带通滤波器中，因此工作
频率较高。
图 5.4 米勒分频器结构
该结构通过将输出信号与输入信号混频，产生𝑓𝑖𝑛 ± 𝑓𝑜𝑢𝑡 等各种频率分量，经过带
通滤波器的 频率选 择 ，输出 𝑓𝑖𝑛 − 𝑓𝑜𝑢𝑡 这一频率分 量 ，易得 𝑓𝑖𝑛 − 𝑓𝑜𝑢𝑡 = 𝑓𝑜𝑢𝑡 ⇒ 𝑓𝑖𝑛 =
2𝑓𝑜𝑢𝑡 ，从而实现了二分频。显然，要获得稳定的二分频信号，必须让整个环路增益大
于 1，且总相移为 0。
米勒分频器中的混频器一般是由吉尔伯特混频单元实现，为了保证输入端到输出
端隔离度，通常将输入信号接在混频器的本振(LO)端，而将输出信号反馈到混频器的
射频(RF)端。米勒分频器的电路结构如图 5.5 所示。其中主体仍是吉尔伯特混频单元，
混频器的输出信号反馈到 M1 和 M2 的栅极构成反馈环路，输出端的带通滤波器由电感
和输出节点的电容并联构成。与 VCO 类似，可以在该谐振器中引入变容管来调节滤波
器的通带，从而扩大工作频率范围。
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图 5.5 米勒分频结构
与静态分频器相比，米勒分频可以工作在很高的频率下，但是由于带通滤波器的
限制，其工作频率范围很窄，因为混频器产生的各种频率分量中，与目标频率最近的
谐波分量为1.5𝑓𝑖𝑛 ，该分量必须被滤除，大大限制了米勒分频器的工作频率范围。此外，
米勒分频正常工作所需的条件虽然与自由振荡条件相似，但当没有输入信号时，该结
构并不能起振，所以米勒分频器的灵敏度特性也较差，对输入信号的功率要求较高。
鉴于以上对分频器的分析，本文最终选择了注入锁定分频器，该结构的工作频率
高，且锁定范围较大，下面将详细介绍注入锁定的相关理论。
5.2 注入锁定原理
早在 17 世纪，荷兰科学家惠更斯就通过观察墙壁上两个钟表的摆动发现了注入锁
定现象。注入锁定是一种受迫振荡现象，当对振荡器施加与振荡频率接近的足够大的
信号时，振荡器会被迫振荡在注入信号的频率上，且相位同步，实现信号跟踪。
(a)
(b)
图 5.6 (a)振荡器模型；(b)加入相移后的振荡器模型
55
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根据巴克豪森准则可知，实现稳定振荡需要使整个环路的总相移为 0。现考虑一个
如图 5.6(a)所示的 LC 振荡器，其振荡频率为𝜔0 。若在环路中加入一个额外的相移，如
图 5.6(b)所示，很明显，在原来的振荡频率上，其总相移不再为 0°，因此振荡器不会
再振荡在原来的𝜔0 ，而是一个新的满足环路总相移为 0 的频率𝜔1，如图 5.7 所示。
图 5.7 注入锁定示意
如果图 5.6(a)中的相移𝜙0 是通过一个注入电流𝐼𝑖𝑛𝑗 提供的，那么只要该注入电流的
幅度和频率合适，振荡器就会振荡在注入电流的频率𝜔𝑖𝑛𝑗 上，从而实现了注入锁定。
值得一提的是，此时𝐼𝑖𝑛𝑗 与𝑉𝑜𝑢𝑡 之间会始终存在一个固定的相位差，所以注入锁定也可
以用于移相器的设计。
现在我们考虑输入信号为振荡信号的二倍频，如图 5.8 所示。由于电路处在振荡状
态，交叉耦合管会像开关一样以振荡频率不断切换，从而构成了一个混频器。当信号
被注入到振荡器后，由于混频作用，会产生𝜔0 ± 𝜔𝑖𝑛𝑗 等各种频率分量，由于𝜔𝑖𝑛𝑗 =
2𝜔0 ，通过谐振腔的频率选择，振荡器最终只会输出𝜔𝑖𝑛𝑗 −𝜔0 这一频率分量，从而实现
了二分频的作用。同理，若注入信号为振荡信号的子谐波，经过注入锁定电路后，可
以实现信号的倍频。
图 5.8 注入锁定分频器
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下面定量地分析注入锁定的锁定范围，一个简单的 LC 型注入锁定振荡器如图 5.9
所示。其中𝑀𝑖𝑛𝑗 为注入管，可以将注入电压𝑉𝑖𝑛𝑗 转化为注入电流𝐼𝑖𝑛𝑗 ，𝐼𝑜𝑠𝑐 为流入振荡器
的电流，𝐼𝑇 为流出谐振腔的电流。
(a)
(b)
图 5.9 LC 型注入锁定振荡器模型。(a)原理图；(b)电流相位关系
由 KCL 可知，三路电流应满足叠加关系：
𝐼𝑇 = 𝐼𝑜𝑠𝑐 + 𝐼𝑖𝑛𝑗
(5 − 2)
其电压电流关系可以表示为：
𝐼𝑜𝑠𝑐 = 𝑔𝑚 𝑉𝑜𝑢𝑡
𝐼𝑇 = 𝑉𝑜𝑢𝑡 /𝑍𝑇
𝐼𝑖𝑛𝑗 = 𝑔𝑖𝑛𝑗 𝑉𝑖𝑛𝑗
(5 − 3)
(5 − 4)
(5 − 5)
其中𝑔𝑚 、𝑔𝑖𝑛𝑗 分别为晶体管𝑀1 和𝑀𝑖𝑛𝑗 的跨导，𝑉𝑜𝑢𝑡 为输出电压，𝑍𝑇 为谐振腔阻抗。
根据式(5-2)可得三个电流的相位关系如图 5.9(b)所示，其中𝜙表示𝐼𝑇 和𝐼𝑜𝑠𝑐 之间的相位差。
由式(5-3)可知，𝐼𝑜𝑠𝑐 和𝑉𝑜𝑢𝑡 同相位，所以𝜙也可以表示𝐼𝑇 和𝑉𝑜𝑢𝑡 之间的相位差，即
(5 − 6)
𝜙 = ∠𝐼𝑇 − ∠𝑉𝑜𝑢𝑡
由式(5-4)可知，
∠𝐼𝑇 = ∠𝑉𝑜𝑢𝑡 − ∠𝑍𝑇
(5 − 7)
因此，结合式(5-6)和式(5-7)可得，
𝜙 = −∠𝑍𝑇
(5 − 8)
根据图 5.9 和式(5-8)不难看出，𝐼𝑇 和𝐼𝑜𝑠𝑐 之间的相位差是由于谐振腔阻抗𝑍𝑇 产生的，
而该相位差又会被𝐼𝑖𝑛𝑗 抵消。由于实际情况中𝐼𝑜𝑠𝑐 和𝐼𝑖𝑛𝑗 的幅度往往是固定的，所以𝜙存
在一个最大值，即𝐼𝑇 和𝐼𝑖𝑛𝑗 成直角的情况，如图 5.9(b)所示。则
𝑠𝑖𝑛𝜙𝑚𝑎𝑥 = ±
|𝐼𝑖𝑛𝑗 |
|𝐼𝑜𝑠𝑐 |
(5 − 9)
那么由式(5-3)、(5-5)、(5-8)和(5-9)，得
𝑔𝑖𝑛𝑗 |𝑉𝑖𝑛𝑗 |
∠𝑍𝑇,𝑚𝑎𝑥 = ± arcsin (
)
𝑔𝑚 |𝑉𝑜𝑢𝑡 |
(5 − 10)
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式(5-10)即注入锁定的锁定范围，当∠𝑍𝑇 超过这个范围时，就意味着注入信号已经不能
抵消谐振腔产生的相位差，导致失锁，示意图如图 5.10(a)所示。从式(5-10)和图 5.10(a)
中还可以看出扩大锁定范围的方式有：
(1)增大注入晶体管的跨导或增大注入信号幅度。
(2)减小负阻管的跨导或减小输出信号摆幅。
(3)令相位曲线更加平缓，从而增大满足锁定条件的范围。
（a）
（b）
图 5.10 注入锁定范围示意。(a)相位条件；(b)幅度条件
这三种方式中，方式(1)的增大注入晶体管的跨导在高频很难实现，且增大晶体管尺寸
会增大寄生电容，而注入信号幅度在实际情况中基本已经确定，需要通过外接放大器
来增大注入功率；对于方式(2)，注入锁定能够正常工作的前提是振荡器可以自由振荡，
减小负阻管的跨导或减小输出摆幅容易导致振荡器不能正常起振。所以通过一定方式
使相位曲线变得平缓是更好的思路。
以上分析只是针对相位上的条件，对于注入锁定的幅度条件，与振荡器起振的条
件是相同的，即
𝑔𝑚 |𝑍𝑇 | ≥ 1
(5 − 11)
如图 5.10(b)所示。
5.3 高阶变压器负载
从 5.2 节分析可知，使相位曲线变平缓有助于增大注入锁定的锁定范围。2008 年
W. L. Chan 提出了低 Q 值负载，实现了 56~65GHz 的注入锁定倍频器。但是低 Q 值会
导致振荡器起振困难，电路功耗增加，而且拓展锁定范围的效果也并不显著。由此，
电子科技大学的张净植提出了利用高阶负载谐振腔的形式扩大锁定范围。在使用高阶
负载时，谐振腔阻抗的幅度和相位曲线会在中心频率附近产生波动，如图 5.11 所示，
因此会使锁定范围大大提升。
58
硕士学位论文
硅基射频频率源关键技术研究
(a)
(b)
图 5.11 四阶负载与普通 LC 谐振腔对比。(a)幅度;(b)相位
从图 5.11 可以看到，变压器的耦合系数 k 对谐振腔的特性有很大影响，k 越大，
波动越大，锁定范围也随之增大，但当 k 过大时，波动会超过锁定的边界条件，导致
带内失锁，换言之，k 越大，两个谐振频率距离越远，反之两个谐振频率越近，因此 k
存在一个最大值,如图 5.12 所示。值得注意的是，k 值增大令两个谐振频率距离更远，
主要是使较低的谐振频率更低，而对较高谐振频率影响相对较小[39]。
图 5.12 耦合系数 k 对谐振腔特性的影响
从幅度曲线上也可以看到，k 值过大会使振荡器在某些带内频率停止振荡，虽然可
以通过增大交叉耦合对管的尺寸来缓解这种问题，但同时也会增加功耗，并带来寄生
参数过大的问题，尤其在高频设计中，一般要避免选择过大的交叉耦合管尺寸。
5.4 宽带注入锁定分频器设计
根据以上的理论分析，本文分频器设计选择了基于四阶负载谐振腔的结构，并配
合开关电感和开关电容对带宽进行进一步拓展。整体电路结构如图 5.13 所示，下面介
绍具体设计方法。
59
5 硅基宽带注入锁定分频器的研究与设计
硕士学位论文
图 5.13 本文注入锁定分频器结构
5.4.1 宽带注入锁定分频器电路设计
注入锁定分频器的设计主要是通过调节谐振腔参数，以使谐振腔负载阻抗的幅度
相位曲线满足前文所述的要求，而基于高阶负载的谐振腔由于器件较多，且主次级谐
振腔之间相互影响，调节比较复杂，因此需要清楚各个参数对谐振腔特性的影响，其
中变压器耦合系数 k 的影响见 5.3 节。
通过仿真可以得到谐振腔各元件参数对谐振腔特性的影响，如图 5.14 所示。假设
𝐿1 所在的主级谐振腔谐振频率为𝜔𝑝1 ，𝐿2 、𝐶𝑠 构成的次级谐振腔谐振频率为𝜔𝑝2 ，且
𝜔𝑝1 < 𝜔𝑝2，则各个参数的影响可以总结为：
(1)不论增大哪一个电感感值或电容容值，都会使频带向低频移动。
(2)增大电感感值或电容容值会使幅度相位曲线对应峰值的相对水平更高。详细来
说，若𝜔𝑝1处相位值为-20deg，而𝜔𝑝2处相位值为 40deg，则可以通过增大𝐿1 或者减小𝐿2 、
𝐶𝑠 来将相位曲线调整到在 0°附近波动，幅度曲线同理。
60
硕士学位论文
硅基射频频率源关键技术研究
图 5.14 各参数对谐振腔特性的影响(a) 𝐿1 对相位曲线的影响(b) 𝐿2 对相位曲线的影响(c) 𝐶𝑠 对相位曲
线的影响(d) 𝐿1 对幅度曲线的影响(e) 𝐿2 对幅度曲线的影响(f) 𝐶𝑠 对幅度曲线的影响
另外，根据前文的分析，为了确保分频器可以正常起振，需要保证谐振腔阻抗具
有较高的幅度，因此引入了峰化电感𝐿𝑃 来提高谐振腔的幅度。峰化电感与谐振腔串联
后，谐振腔整体的输入阻抗可以表示为：
𝑍𝑖𝑛 = 𝑗𝜔𝐿𝑃 + 𝑍𝐿
(5 − 12)
峰化电感的加入虽然可以增大谐振腔阻抗的幅值，但会降低谐振频率，并且使相位曲
线的波动更小并向负方向移动，相当于减小了变压器的耦合系数，因此可以将峰化电
感与变压器的𝐿1 看作一个整体，通过减小变压器的𝐿1 和增大 k 值来保持加入峰化电感
前后谐振腔特性基本不变。此外，通过使用分布式的电感还会减小寄生电容的影响，
因此在相同的谐振频率下可以使用更大的电感，令谐振腔阻抗的幅值更大。
5.4.2 开关变压器设计
在使用理想器件调节谐振腔时，变压器的特性与实际情况有较大的出入，因此在
得到大致的感值和 k 值后，可以先设计变压器，再根据变压器电磁仿真结果代入谐振
腔后的仿真结果进行迭代。
本文的变压器结构如图 5.15 所示，在基本变压器的基础上，加入了开关电感𝐿𝑏𝑖𝑡 。
开关电感的加入对变压器的影响有：
(1)开关导通会减小线圈感值，通过改变开关电感位置可以使其对某一个线圈的影
响更大，如本文开关电感对内圈的𝐿1 影响更大。开关断开时对感值几乎无影响。
61
5 硅基宽带注入锁定分频器的研究与设计
硕士学位论文
(2)开关导通会减小变压器耦合系数，降低的程度与开关电感与两个线圈直接的耦
合系数有关，大致来说，开关电感与变压器两个线圈之间的耦合系数的乘积越大，对 k
值的影响越大。开关断开时对 k 值几乎无影响。
(3)减小变压器的 Q 值，不论开关是否导通变压器的 Q 值都会有所降低，这个现象
在开关导通时尤为明显，这对扩大锁定范围来讲是有好处的，因为它会使波动更加平
缓，但也会增大电路损耗，使谐振腔负载的幅度降低，导致功耗的增加。
图 5.15 本文变压器结构
文献[33]中给出了如图 5.11 所示开关电感对变压器的感值及 k 值的影响,其中𝐿𝐴 作为开
关电感，𝐿1 和𝐿2 作为变压器主次级线圈：
图 5.16 简单开关电感模型
2 )𝐿
L′1 ≈ (1 − 𝑘12
1
′
𝑘12
≈ (𝑘12 − 𝑘1𝐴 𝑘2𝐴 )√
62
(5 − 12)
𝐿1 𝐿2
𝐿′1 𝐿′2
(5 − 13)
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硅基射频频率源关键技术研究
上式给出了开关打开后，变压器感值及 k 值的变化。在本文的设计中，较低谐振频率
由𝐿1 所在的主级谐振腔决定，开关电感对𝐿1 的影响也更大，因此在开关打开后，主要
是较低频率的峰会向高频移动，而根据[39]中的推导，k 值的降低会导致较高谐振频率
向低频移动，而不是低谐振频率向高频移动，从而导致锁定频带的上边界变低，因此，
k 值降低与𝐿2 感值减小带来的影响是相反的，导致开关电感不能发挥拓展频带的作用，
实际效果如图 5.17 所示。
图 5.17 k 值降低导致无法拓展频带
因此为了增大开关电感的作用，可以有如下两种思路：1、根据式(5-13)通过减小开关
电感与某一个线圈的耦合系数，使开关导通后的变压器 k 值基本不变。2、增大开关导
通前变压器的 k 值，并增加开关电感对线圈感值的影响。
对于方法 1，[46]中给出了一种方式，其变压器结构如图 5.18 所示，开关电感与𝐿𝑃
的感应电流相互抵消，从而使(5-13)中的𝑘1𝐴 = 0，因此开关导通后，变压器的 k 值基本
不变，本文也尝试了这种方式，开关导通后对变压器的感值和 k 值的影响如式(5-14)、
(5-15)所示。可见由于开关电感与𝐿𝑆 的感应电流也是相减的关系，因此对感值的影响也
比较小，导致开关导通后，锁定频带虽然大小基本不变，但也并不能显著地向高频移
动，如图 5.19 所示。
图 5.18 方法 1 对应的变压器结构
′
𝑘12
= [𝑘12 − 0.5(𝑘1𝐵 − 𝑘1𝐴 )(𝑘2𝐵 − 𝑘2𝐴 )]√
𝐿1 𝐿2
𝐿′1 𝐿′2
(5 − 14)
63
5 硅基宽带注入锁定分频器的研究与设计
硕士学位论文
𝐿′1 = [1 − 0.5(𝑘1𝐵 − 𝑘1𝐴 )2 ]𝐿1
(5 − 15)
图 5.19 方法 1 实现的效果
因此本文变压器的结构是基于方法 2 的思路，开关电感由两个线圈交叉连接构成，因
此感应电流相互叠加，对变压器产生的影响最大，其原理与[46]类似，只不过将相减关
系变成了相加关系。
仿真得到的开关导通或关断的两种情况下，变压器参数如图 5.20 所示。可以看到
𝐿1 和𝐿2 的感值均有较大的变化，其中𝐿1 由于加上了峰化电感，感值较大，变化也更多。
此外，变压器的 k 值也有了非常明显的变化，但由于开关导通之前 k 值较大，因此开
关导通后的效果仍满足要求。
(a)
(b)
(c)
图 5.20 开关关断和导通时的变压器参数变化。(a)Lp 感值；(b)Ls 感值；(c)耦合系数 k
64
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硅基射频频率源关键技术研究
将变压器的模型代入谐振腔后，通过调节次级谐振腔电容𝐶𝑠 将两种状态的相位曲
线调节到在 0°附近波动，再通过开关电容来实现这两个容值即可。本文开关电感和开
关电容的开关均采用图 4.14 中的结构，此处不再赘述。
调节后的谐振腔阻抗幅度相位曲线如图 5.21 所示。从图中可以看出变压器产生的
波动是比较大的，因此在单个状态下会产生带内失锁，而两种状态的曲线可以形成互
补，因此形成了连续的锁定范围。
(a)
(b)
图 5.21 谐振腔阻抗的。(a)幅度；(b)相位变化曲线
5.4.3 版图设计与后仿真结果
注入锁定分频器的电路构成本质上是比较简单的，尤其是电路的主要部分——变
压器，已经在前仿阶段就设计完成，只需要调入版图即可，所以版图设计上主要的考
虑就是减小寄生电容。
本文注入锁定分频器采用 TSMC 65nm CMOS 工艺实现，该工艺共九层金属，其中
M9 最厚，为 3.4 微米；M8 次之，为 0.9 微米；M2 到 M7 厚度为 0.22 微米；M1 最薄，
为 0.18 微米，M9~M1 层金属材料均为铜。另外顶层 AP 层是厚度为 2.8 微米的铝金属，
Q 值高于 M8，可以用来跨线和设计变压器，本文开关电感也是使用了 AP 层。
在设计版图时，采用分模块设计的方式，将每个部分的提参后结果调整到与前仿
接近后，再组合成一个整体。交叉耦合对和注入晶体管组成的核心部分的设计如图
5.22 所示，提参得到的交叉耦合对管寄生电容只增加了 5fF，此时可以将该电容代入前
仿电路对谐振腔进行微调。同理，开关电容部分和电感的开关部分也可以分开设计，
再根据提参结果对元件参数进行调整。
本次设计的工艺还需要进行天线效应的检查。在芯片制作过程中，等离子刻蚀所
产生的带电粒子会被天线吸收，而较长的导线也会表现出和天线一样的效应。这些长
导线收集到的电荷量与线长以及由此产生的电压呈正相关。而这些收集了许多带电粒
65
5 硅基宽带注入锁定分频器的研究与设计
硕士学位论文
子的导线如果与晶体管的栅极相连，就有可能击穿栅氧层，对电路造成严重的损害。
为了解决天线效应，可以在栅极引出走线后，跳线至高层金属；也可以使用反偏二极
管将栅极接地。
图 5.22 交叉耦合管及注入管版图
将各模块提参后的结果调节好后，组合之后的整体版图如图 5.23 所示，整体面积
为 464.83𝜇𝑚*467.05𝜇𝑚。
图 5.23 注入锁定分频器整体版图
将提参结果与变压器电磁仿真的结果联合仿真，得到的谐振腔阻抗特性曲线如图
5.24 所示，与前仿真结果比较接近。但是由于交叉耦合对寄生电容增加，而主级谐振
66
硕士学位论文
硅基射频频率源关键技术研究
腔没有固定电容存在，所以该寄生电容虽然容值较小，但影响较大，使锁定范围的上
限有了比较明显的下降，最终锁定范围为 17~50GHz。
(a)
(b)
图 5.24 后仿真谐振腔阻抗特性曲线。(a)幅度；(b)相位
5.5 流片实物测试
本文注入锁定分频器的芯片实物显微照片如图 5.25 所示。 左侧从上到下分别为电
容开关、电感开关和地焊盘，右侧从上到下分别为地焊盘、主供电 VDD 和注入管偏置
电压，上方为信号输出 GSSG 焊盘，下方为信号输入 GSG 焊盘。
图 5.25 芯片显微照片
目前正在进行测试，采用在片测试方式，设备连接方式如图 5.26 所示。信号发生
器输出信号功率设置为 0dBm，改变输出信号频率，通过频谱仪观察二分频频率处的分
量是否足够大，以此判断是否正常锁定。
67
5 硅基宽带注入锁定分频器的研究与设计
硕士学位论文
图 5.26 芯片测试方式
5.6 本章小结
本章主要介绍了一个宽带注入锁定分频器的设计。首先简单介绍了几种常见的分
频器结构，接着主要介绍了注入锁定的原理，并推导了注入锁定的锁定范围，得到扩
大锁定范围的几种思路，最终选择了利用高阶负载使谐振腔阻抗的特性曲线产生波纹，
从而扩大满足锁定条件的范围。之后，本章还分析了基于变压器的高阶负载的各个参
数的影响和调节方式，给出了本文结合了开关电感技术的变压器结构，通过开关电感
实现了两个锁定频带。本设计使用 TSMC 65nm CMOS 工艺实现，后仿真结果显示，本
设计可以实现 17~50GHz 的锁定范围，功耗仅 1.8mW 左右。
68
硕士学位论文
硅基射频频率源关键技术研究
6 总结与展望
6.1 总结
本文介绍了射频频率源的相关知识以及其中几个关键模块的理论与设计，主要介
绍了目前应用最为广泛的锁相环相关知识，并设计了其中的压控振荡器、分频器、鉴
频鉴相器和电荷泵模块。
本文首先对频率源研究的背景和意义进行了介绍，表达了频率源研究对于无线通
信等重要领域的重大意义。接着概括和介绍了频率源近年来的国内外研究进展，虽然
我国相关研究起步较晚，设备工艺方面较为落后，但由于近年来国家对芯片行业的大
量投入，国内部分领域的相关研究已经紧紧跟上国际先进水平。
之后，本文介绍了频率源的一些关键指标，以便于对频率源的性能做出分析和优
化。接着阐述了锁相环的基本原理，包括 I 型锁相环和 II 型锁相环的工作方式和特点，
并对目前应用最为广泛的 II 型锁相环的各个关键模块进行了简单介绍，对噪声模型进
行了分析，为后续各个模块的优化提供了方向。
接着，本文介绍了鉴频鉴相器和电荷泵模块的设计。首先介绍了鉴频鉴相器和电
荷泵的原理，接着分别介绍了其各种非理想因素的影响以及一些常见结构。最后，基
于 65nm CMOS 工艺，分别给出了本文边沿触发型鉴频鉴相器和电荷泵的设计和仿真
结果，均能实现正常的功能和较好的性能。
接着，本文介绍了压控振荡器的理论与设计，压控振荡器是锁相环系统的心脏，
给系统提供振荡信号，其相位噪声性能决定了锁相环系统的带外噪声。首先介绍了压
控振荡器的原理和各种结构的特点，接着对压控振荡器的相位噪声模型进行了介绍。
最后介绍了本文使用 130nm CMOS 工艺实现的一个互补交叉耦合结构的压控振荡器，
经过测试得到了与仿真结果非常接近的性能，在 1.2V 供电电压下，工作频率约
10.89~11.79GHz，在 1MHz 频偏处的相位噪声约为-101.6~-104dBc/Hz。
最后， 本文介绍了注入锁定的相关理论，分析了提高锁定范围的方式。之后介绍
了一种通过高阶负载来提高锁定范围的方法，并基于高阶负载理论提出了一种开关电
感注入锁定分频器。之后给出了本文的开关电感和分频器整体电路的设计，并使用
65nm CMOS 工艺实现。
69
6 总结与展望
硕士学位论文
6.2 展望
随着无线通信技术的不断发展，对信号源系统的要求正在不断提高，不断推动着
信号源想低功耗、低成本、低杂散和低相位噪声的方向发展。本文虽然对锁相环系统
的几个关键模块做了一定的研究和设计，但是可惜的是并没有做出一个整体的锁相环
系统，这也将是本人需要完成的工作之一。此外，对于单个模块来讲，也都有较大的
改进空间。
对于 PFD 和 CP 模块，本文设计的 PFD 结构比较简单，其准确性可能存在问题，
导致系统锁定范围的增加。CP 模块中的运放结构也较为简单，不能很好地实现钳位的
效果。
对于 VCO 模块，本文的 VCO 调频范围仍然较小，且在较低频率工作的情况下并
没有优越的相位噪声性能，主要是谐振腔的 Q 值仍有较大的优化空间，如电感器件的
优化和开关电容阵列的优化。另外，本文的 class-B VCO 在 LC VCO 中属于最简单的
结构，为了实现更好的相位噪声性能和更低的功耗，class-C 或 class-F 类型的 VCO 则
更加合适。
对于注入锁定分频器，在文献调研中并没有过高阶负载与磁调节相结合的注入锁
定分频器设计，因此本文的谐振腔阻抗特性可能并不是最理想的状态，本文所示结构
很可能实现更大的锁定范围，希望后续研究者可以继续改进。另外，本文电感值选取
较大，在一定程度上会增加功耗，导致 FoM 值降低。
70
硕士学位论文
硅基射频频率源关键技术研究
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参考文献
硕士学位论文
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硕士学位论文
硅基射频频率源关键技术研究
攻读硕士期间取得的成果
[1] 第一作者. 2022 全国微波毫米波会议，2022.
[2] 第二作者. 2022 国际无线会议，2022.
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