超大规模集成电路基础
Fundamental of VLSI
第五章 CMOS 反相器
CMOS反相器
⚫
⚫
⚫
⚫
输出高电平和低电平分别为VDD和GND
逻辑电平与器件的相对尺寸无关（无比逻辑），所以晶体
管可采用最小尺寸
稳态时输出和VDD或GND之间总存在一条具有有限电阻的
通路，好的CMOS反相器设计应该具有低输出阻抗
CMOS反相器输入电阻极高，稳态输入电流几乎为零
⚫
⚫
理论上，单个反相器可以驱动无穷多个门（或者说扇出无穷大）而仍
能够正常工作，尽管大的扇出对稳态特性没有影响，但会使瞬态响应
变差
CMOS在稳态情况下电源线和地线没有直接通路，没有电
流存在（忽略漏电流），因此该门不消耗任何静态功率
In
VDD
PMOS
Out
NMOS
CMOS反相器
V DD
V DD
VDD
Rp
PMOS
In
Out
NMOS
V out
V out
Rn
V in = V DD
VOL = 0
VOH = VDD
VM = f(Rn, Rp)
V in = 0
CMOS反相器
VDD
VDD
PMOS负载曲线
PMOS
IDSp=-IDSn
VGSn=Vin；VGSp=Vin-VDD
VDSn=Vout；VDSp=Vout-VDD
IDp
In
IDn
NMOS
IDn
V in =0
V in =0
V in =1.5
V in =1.5
V DSp
VDSp
VGSp =-1
V GSp =-2.5
Out
Vin=VDD+VGSp
IDn=-IDp
Vout=VDD+VDSp
Vout
CMOS反相器负载曲线
ID n
PMOS
Vin = 0
Vin = 2.5
Vin = 0.5
Vin = 2
Vin = 1
Vin = 1.5
Vin = 1.5
Vin = 1
Vin = 1.5
Vin = 2
NMOS
Vin = 1
Vin = 0.5
Vin = 2.5
Vin = 0
静态CMOS反相器中NMOS和PMOS管的负载曲线
Vout
CMOS反相器VTC
NMOS off
PMOS res
2.5
Vout
NMOS s at
PMOS res
2
VDD
PMOS
NMOS
1.5
NMOS sat
PMOS sat
1
Out
NMOS res
PMOS sat
0.5
In
0.5
1
1.5
2
NMOS res
PMOS off
2.5
Vin
CMOS反相器的静态特性
⚫
⚫
开关阈值VM=f(VM)
假设电源电压足够高，器件处于速度饱和（即
VDSAT<VM-VT)
V

knVDSATn  VM − VTn − DSATn
2

VDSATp


 + k pVDSATp  VM − VDD − VTp −
2



=0

求解VM得到：
VM =
VDSATn

 VTn +
2

VDSATp 
 
 + r  VDD + VTp +

2
 

1+ r
r=
k pVDSATp
knVDSATn
satpWp
=
satnWn
如果VDD很大，VM计算可进一步简化为 VM = rVDD
1+ r
CMOS反相器的静态特性
⚫
给定开关阈值确定PMOS和NMOS器件的尺寸
V


knVDSATn  VM − VTn − DSATn 
(W L) p
2 

=
VDSATp 
(W L) n

−k pVDSATp  VM − VDD − VTp −

2


CMOS反相器的静态特性
⚫
反相器阈值VM具有特点
⚫
⚫
VM对于器件比值的变化不敏感
改变Wp/Wn的影响是使反相器的VTC过渡区平移
1.8
1.7
1.6
1.4
1.3
M
V (V)
1.5
1.2
1.1
1
0.9
0.8
0
10
1
Wp/Wn
10
CMOS反相器的静态特性
⚫
反相器阈值VM调整
标准反相器的响应
改变阈值后的反相器的响应
CMOS反相器的静态特性
⚫
噪声容限
⚫
反相器VTC线性近似
Vout
V OH
VM
V in
V OL
V IL
V IH
CMOS反相器的静态特性
⚫
噪声容限
⚫
反相器增益g计算
V

V


knVDSATn  Vin − VTn − DSATn  (1 + nVout ) + k pVDSATp  Vin − VDD − VTp − DSATp
2 
2


dVout
g=
=−
dVin

 (1 +  pVout −  pVDD ) = 0

knVDSATn (1 + nVout ) + k pVDSATp (1 +  pVout −  pVDD )
VDSATn

n knVDSATn  Vin − VTn −
2

g−
knVDSATn + k pVDSATp
I D (VM )(n −  p )
=
VDSATp 


 +  p k pVDSATp  Vin − VDD − VTp −

2



1+ r
VDSATn
(VM − VTn −
)(n −  p )
2
CMOS反相器的静态特性
⚫
稳定性
⚫ 器件参数变化对CMOS反相器静态特性的影响
⚫ 温度
⚫ 器件工艺参数
▪
▪
▪
▪
栅氧厚度
沟道长L
栅极宽W
阈值电压VT
⚫ 只对阈值有较小影响
CMOS反相器的静态特性
⚫
稳定性
⚫ 工作电压对CMOS反相器静态特性的影响
⚫ 增益g随VDD的降低而增大
⚫ 然而VDD不能任意降低，会有负面作用
▪ 延时增加
▪ 对器件参数敏感
▪ 对外部噪声敏感
g−
knVDSATn + k pVDSATp
I D (VM )(n −  p )
1+ r
=
V
(VM − VTn − DSATn )(n −  p )
2
CMOS反相器的动态特性
⚫
CMOS反相器寄生电容
栅漏电容Cgd12
扩散电容Cdb1和Cdb2
连线电容CW
扇出的栅电容Cg3和Cg4
CMOS反相器的动态特性
⚫
CMOS反相器寄生电容
⚫
⚫
⚫
⚫
栅漏电容Cgd12
Cgd12=Cgd1+Cgd2
Cgd1 =CoxxdM1WM1
米勒效应
CMOS反相器的动态特性
⚫
CMOS反相器寄生电容
⚫
扩散电容Cdb1和Cdb2
⚫ 扩散电容是高度非线性的，通常对其线性化处理
Ceq = KeqC j 0
−0m
(0 − Vhigh )1− m − (0 − Vlow )1− m 
K eq =
(Vhigh − Vlow )(1 − m)
CMOS反相器的动态特性
⚫
CMOS反相器寄生电容
⚫
⚫
连线电容Cw
⚫ 与连线的长度和宽度及扇出的数目有关
扇出的栅电容Cg3和Cg4
⚫ 由负载门M3和M4的栅电容构成
C fan −out = Cgate ( NMOS ) + Cgate ( PMOS )
= (CGSOn + CGDOn + Wn LnCox ) + (CGSOp + CGDOp + Wp Lp Cox )
⚫
表达式简化
⚫ 假设栅电容的所有部分都连在Vout和GND（或VDD）之间，
并且忽略了栅漏电容上的米勒效应
⚫ 近似认为所连接的门的沟道电容在关注时间内保持不变
为WLCox
CMOS反相器的动态特性
⚫
CMOS反相器寄生电容
CMOS反相器的动态特性
⚫
传播延时：一阶分析
⚫
传播延时tp=RC
Req =
其中
VDD / 2
1
−VDD / 2
I DSAT

VDD
VDD
VDD
v2
C L (v )
tp = 
dv
v1 i (v )
Rp
V
3 VDD
7
dV 
(1 − VDD )
I DSAT (1 + V )
4 I DSAT
9
VDSAT 2 
W
= k   (VDD − VT )VDSAT −
L
2 
t pHL = ln(2) R e qn CL = 0.69 R e qn CL
t pLH = ln(2) R e qp CL = 0.69 R e qp CL
t pHL + t pLH
 R e qn + R e qp 
tp =
= 0.69CL 

2
2


Vout
Vout
Rn
Vin = VDD
Vin = 0
CMOS反相器的动态特性
传播延时：一阶分析
3
2.5
2
Vout(V)
⚫
1.5
1
tpHL
tpLH
0.5
0
-0.5
0
0.5
1
1.5
t (sec)
2
2.5
-10
x 10
CMOS反相器的动态特性
⚫
减少CMOS门传播延时的设计技术
⚫
⚫
⚫
减少CL
⚫ 使门本身的内部扩散电容、互连线电容和扇出电容减少
增加晶体管的W/L比
⚫ 减少电阻负载，但反过来会增加电容，称为自载效应
⚫ 较宽的晶体管具有较大的栅电容，增加了驱动门的扇出
系数
提高VDD
⚫ 增加功耗
⚫ 降低可靠性
CMOS反相器的动态特性
⚫
减少CMOS门传播延时的设计技术
⚫
电源电压VDD对延时的影响
忽略沟道调制系数λ t pHL = 0.69
CLVDD
3 CLVDD
= 0.52
4 I DSATn
(W / L) n knVDSATn (VDD − VTn − VDSATn / 2)
如果 VDD  VTn − VDSATn / 2
t pHL = 0.52
CL
(W / L) n knVDSATn
CMOS反相器的动态特性
⚫
从设计角度考虑延时
⚫
NMOS与PMOS比
CL = (Cdp1 + Cdn1 ) + (Cgp 2 + Cgn 2 ) + CW
CL = (1 +  )(Cdn1 + Cgn 2 ) + CW
 = (W / L) p (W / L)n Cdp1   Cdn1
Cgp 2   Cgn 2
R e qp 

0.69
R e qp
(1
+

)(
C
+
C
)
+
C
R
+
(
)

dn1
gn 2
W 
e qn
r=
2
 

R e qn


r
= 0.345 ( (1 +  )(Cdn1 + Cgn 2 ) + CW ) R e qn 1 + 
 
t p


r
r 
= 0.345 R e qn ( Cdn1 + Cgn 2 ) 1 +  − ( (1 +  )(Cdn1 + Cgn 2 ) + CW ) 2  = 0

 
 

tp =

(  2 + r  ) =  (1 +  ) +


CW
 r
(Cdn1 + Cgn 2 ) 




CW
CW
 = r 1 +
  opt = r 1 +

(
C
+
C
)
(
C
+
C
)
dn1
gn 2 
dn1
gn 2 


2
CMOS反相器的动态特性
从设计角度考虑延时
-11
5
x 10
tpHL
tpLH
4.5
tp(sec)
⚫
 = Wp/Wn
tp
4
 opt
3.5
3
1
1.5
2
2.5
3

3.5
4
4.5
5


CW
= r 1 +
 (C + C ) 
dn1
gn 2 

CMOS反相器的动态特性
⚫
考虑性能时反向器尺寸的确定
⚫
负载电容可以分为本征和外部电容两部分
⚫ 本征电容Cint：扩散电容和栅漏覆盖电容
⚫ 外部电容Cext：扇出和导线电容
CL = Cint + Cext
t p = 0.69 R e q (Cint + Cext )
= 0.69 R e q Cint (1 + Cext / Cint ) = t p 0 (1 + Cext / Cint )
引入尺寸系数S Cint = SCiref
R e q = Rref / S
t p = 0.69(R ref / S )( SCiref )(1 + Cext / SCiref )
= 0.69 R ref Ciref (1 + Cext / SCiref ) = t p 0 (1 + Cext / SCiref )
⚫
从上式可以得出两个重要的结论
⚫ 反相器的本征延时tp0与门的尺寸无关
⚫ 使S无穷大可使性能最大可能的得到改善
CMOS反相器的动态特性
⚫
反相器链的尺寸优化
⚫
反相器的输入电容Cg与本征输出电容之间的关系
Cint =  Cg
 Cext 

fCg
t p = t p 0 1 +
= t 1+
  C  p 0   C
g 
g


⚫ 反相器链
t p, j
Cext = fCg


f 
=
t
1
+
 p 0 





 Cg , j +1 
fj 

= t p 0 1 +
= t 1+ 
  C  p 0 
 
g, j 

CMOS反相器的动态特性
⚫
反相器链的尺寸优化
 Cg , j +1 
t p =  t p , j = t p 0  1 +
 其中Cg , N +1 = CL


C
j =1
j =1
g, j 

求t p关于Cg , j的导数可得最小延时的约束条件
Cg , j +1 / Cg , j = Cg , j / Cg , j −1 其中(j=2...N)
N
N
Cg , j = Cg , j −1Cg , j +1
每个反相器有相同的等效扇出
f = f j = Cg , j / Cg , j −1
给定Cg ,1和CL，可得尺寸系数 f = N CL / Cg ,1
因此反相器链的最小延时：t p = Nt p 0 (1 + N F /  )
CMOS反相器的动态特性
⚫
反相器链的正确级数
t p = Nt p 0 (1 + N F /  )
求t p关于级数N的导数可得最优解
N
F ln F
N
+ F−
=0
N
(1+ / f )
f =e
上式只有一个收敛解  = 0 此时忽略自载
CMOS反相器的动态特性
⚫
反相器链的正确级数
f opt = 4 F
N  4, f = N F  f opt
不同驱动器结构的topt/tp0与F的关系
CMOS反相器的动态特性
⚫
反相器链的正确级数
t p = Nt p 0 (1 + N F /  )
CMOS反相器的功耗能量和能量
延时
⚫
CMOS反相器的功耗包括
⚫
⚫
动态功耗
⚫ 充放电电容
⚫ 短路电流
静态功耗
⚫ 漏电电流
CMOS反相器的功耗能量和能量
延时
VDD
⚫
动态功耗
Vin
Vout
CL
2
能量/翻转 CLVDD
2
功率=能量/翻转 频率= CLVDD
f 0→1
⚫
从上式可以看出
⚫ 动态（翻转）的能量和功耗与驱动器件的电阻无关
⚫ 为减少功耗需要减少 C ，V ，f
L
DD
0 →1
CMOS反相器的功耗能量和能量
延时
In
⚫
为减少能耗的尺寸优化

f
t p =t p 0  1 +
 
t pHL
Out
Cg1
1
f
Cext
 
F 

 + 1 +
f

 

CLVDD
3 CLVDD
= 0.69
= 0.52
4 I DSATn
(W / L) n knVDSATn (VDD − VTn − VDSATn / 2)
t p0
VDD
VDD − VT − VDSAT / 2
CL = Cg1 + ( Cg1 + fCg1) + ( f  Cg1 + FCg1) = Cg1( (1 +  )(1 + f ) + F )
2
E = VDD
Cg1( (1 +  )(1 + f ) + F )
CMOS反相器的功耗能量和能量
延时
⚫
为减少能耗的尺寸优化
In
Out
Cg1
⚫
1
Cext
f

f
t p =t p 0  1 +
 
 
F 

 + 1 +
f

 

性能约束就是指尺寸放大电路的传播延时应当等于或小于参
考电路（f=1，Vdd=Vref）的延时
tp
t pref

F
t p0  2 + f + 
f   VDD

=
=
V
t p 0 ref ( 3 + F )
 ref
F

2
+
f
+
  Vref − VTE  
f
 

  VDD − VTE   3 + F

2
E  VDD   2 + 2 f + F 
=
 


Eref  Vref   4 + F 


 =1



CMOS反相器的功耗能量和能量
延时
⚫
为减少能耗的尺寸优化
⚫
⚫
改变器件尺寸并降低电源电压是减小逻辑电路能耗的有效办法
在最优值之外过多加大晶体管尺寸会消耗更多能量
CMOS反相器的功耗能量和能量
延时
⚫
直接通路电流引起的功耗
⚫
输入信号的逐渐变化造成了开关过程中VDD和GND之间在短期内
出现一条直流通路，此时NMOS和PMOS管同时导通
Edp = VDD
I peak tsc
+ VDD
I peak tsc
= VDD I peak tsc
2
2
2
Pdp = VDD I peak tsc f = CscVDD
f
CMOS反相器的功耗能量和能量
延时
⚫
直接通路电流引起的功耗
⚫
峰值短路电流
⚫ 取决于器件的饱和电流，因此与器件的尺寸有关
⚫ 降低电源电压可以减少短路电流
⚫ 与输入输出的斜率比有关
大电容负载
小电容负载
CMOS反相器的功耗能量和能量
延时
⚫
静态功耗
⚫
峰值短路电流（漏电流功耗）
Pstat = I statVDD
CMOS反相器的功耗能量和能量
延时
⚫
综合考虑
⚫
总功耗
2
Ptot = Pdyn + Pdp + Pstat = ( CLVDD
+ VDD I peak ts ) f 0→1 + VDD I leak
⚫
功耗-延时积或每操作的能量损耗
PDP = Pavt p
2
CLVDD
PDP = CLV f max t p =
2
能量-延时积
2
DD
⚫
2
CLVDD
EDP = PDP  t p = P t =
tp
2
2
av p