Universidade Federal do Rio Grande do Norte
Centro de Tecnologia
Departamento de Engenharia Elétrica
ELE0624 - Microeletrônica - 2022.1
Atividade 01
Thiago Maia Souto
Natal - RN, Junho de 2022
Sumário
1 Introdução
2
1.1
Inversor CMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2
1.2
Metodologia de Projeto . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4
2 Desenvolvimento
6
2.1
Esquemático . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6
2.2
Layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
8
3 Resultados
10
3.1
Comportamento Estático . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
3.2
Comportamento Dinâmico . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
3.3
Simulação Adicional . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
1
Introdução
Este relatório tem como objetivo descrever o desenvolvimento de um Inversor CMOS
utilizando uma metodologia de projeto de circuitos integrados a nı́vel de layout com o uso
do pacote de software Cadence Virtuoso e utilização da tecnologia de 180 nm da TSMC.
Com esse intuito, é feita uma fundamentação teórica do funcionamento de um inversor
CMOS, além da descrição da metodologia de projeto utilizada para em seguida descrever o
procedimento experimental utilizado e, por fim, discutir acerca dos resultados obtidos.
1.1
Inversor CMOS
O inversor CMOS consiste na utilização de um par de transistores MOSFET complementares chaveados por uma tensão de entrada vIN , sendo um transitor PMOS e um NMOS.
Além disso, como mostrado na figura 1, o terminal de body de cada transistor encontra-se
conectado à sua respectiva fonte, de forma a eliminar o efeito de corpo.
Figura 1: Diagrama esquemático de um inversor CMOS. Fonte: Autoria Própria.
Conforme mostrado na figura 2, o funcionamento do circuito pode ser dividido em
duas situações a depender do valor de entrada vIN . Quando vIN = VDD , em M2 tem-se
que VGS = VDD de forma que M2 está em saturação, enquanto em M1, VGS = 0V de forma
que M1 está em corte e portanto vOU T = 0V . No caso de vIN = 0V , em M2 tem-se que
VGS = 0V de forma que M2 encontra-se em corte enquanto que em M1 VGS = −VDD de
forma que M1 encontra-se em saturação e portanto vOU T = VDD .
Figura 2: Situações de funcionamento do inversor CMOS. Fonte: Autoria Própria.
Outro aspecto importante ao avaliar o comportamento do circuito da figura 1 é a
análise da sua curva de transferência de tensão (CTT) e o gráfico temporal contendo os
sinais vIN e vOU T , as quais encontram-se representadas na figura 3.
Figura 3: a) Curva de transferência de tensão (CTT) do inversor CMOS, b) Gráfico temporal
de vIN e vOU T . Fonte: Autoria Própria.
A partir da CTT representada na figura 3 a) é possı́vel notar que a transição do sinal
vOU T que ocorre entre os nı́veis lógicos UM (VDD ) e ZERO (0V ) não ocorre de forma abrupta
(caso ideal) e sim de forma gradual, uma vez que o ganho dos transistores PMOS e NMOS
utilizados em sua implementação são limitados (enquanto que uma transição abrupta entre
os nı́veis implicaria em um ganho infinito dos transistores). Além disso, outra caracterı́stica
importante de ser observada na CTT da figura 3 a) é o ponto de chaveamento (situação em
que vIN = vOU T , o qual está relacionado com a simetria da CTT. O ideal é que o ponto de
chaveamento seja igual a VDD /2 de forma a permitir um mesmo intervalo de variação de vIN
tanto para transições de nı́vel lógico ZERO (0V ) para UM (VDD ) quanto para transições de
UM (VDD ) para ZERO (0V ).
Além disso, a partir do gráfico temporal representando vIN e vOU T mostrado na figura
3 b) é possı́vel notar a existência de um determinado atraso no chaveamento entre os nı́veos
lógicos pelo inversor. Esse comportamento do circuito está relacionado com sua caracterı́stica
dinâmica (podendo diferir para os dois tipos de transição de nı́vel lógico possı́veis), a qual
é determinada tanto pelas capacitâncias dos transistores como pelas suas capacitâncias
parasitas.
1.2
Metodologia de Projeto
De acordo com (1), o projeto de um layout pode ser definido como: O processo de
criação de uma representação fı́sica acurada a partir de um desenho esquemático conforme
as restrições impostas pelo processo de fabricação, fluxo de projeto e das requisições de
performance verificadas através de simulações. Com isso em mente, a metodologia de projeto
adotada encontra-se descrita a partir da figura abaixo:
Figura 4: Etapas do fluxo de projeto. Fonte: Autoria Própria.
Na Figura 4 a sequência de etapas de projeto do desenvolvimento de um circuito
integrado (CI) é representada pela sucessão das setas mais grossas enquanto as setas mais
finas representam as iterações de processos necessárias para correção ou adequação do
projeto para atender as especificações dadas.
Conforme representado na figura 4, o primeiro passo para elaboração de um CI é o
levantamento de suas especificações - no caso do projeto desenvolvido descrito neste relatório
as únicas especificações definidas foram a tensão de alimentação e o ponto de chaveamento do
circuito, uma vez que o objetivo final de sua realização é o estabelecimento de um primeiro
contato com a metodologia de projeto de um CI e das ferramentas utilizadas ao longo do
processo. Uma vez tendo sido obtidas as especificações do projeto é feita a elaboração de
um diagrama esquemático, o qual é testado e validado para verificar o cumprimento das
especificações dadas.
Após a validação do esquemático por meio de simulações é feito o desenho do layout
do circuito utilizando os modelos e regras de layout disponibilizados pela fabricante dos
CIs através de um PDK (Process Design Kit), no caso desse projeto foi utilizado o PDK
fornecido pela TSMC para uma tecnologia de 180 nm. Uma vez que o layout é finalizado
ele é submetido ao DRC (Design Rule Checking), o qual é responsável por verificar se o
layout criado atende a todas as restrições impostas pela tecnologia de fabricação (caso
haja violações de alguma restrição é necessário modificar o layout para que a restrição seja
atendida).
Uma vez que a etapa de DRC é realizada é necessário a verificação LVS (Layout
Versus Schematic), a qual verifica se o layout do circuito corresponde ao esquemático
original, no caso de alguma falha nessa verificação é necessária a adequação do layout ou do
esquemático de forma a torna-los correspondentes. Após a etapa de LVS toda a geometria
do layout é conhecida de forma a possibilitar a determinação dos elementos parasitas que
existem no circuito a qual é feita na etapa de PEX (Parasitic Extraction). Por fim, tendo
sido determinadas todos os elementos parasitas do layout (capacitâncias e resistências) é
necessário validar o projeto através da simulação Pós-Layout, a qual indica o comportamento
do circuito projetado após o conhecimento de todos os parasitas contidos no layout, em caso
do resultado dessa simulação não atender as especificações de projeto é necessário ajuste do
layout.
2
2.1
Desenvolvimento
Esquemático
De acordo com a metodologia de projeto representada na figura 4, a primeira etapa
no desenvolvimento foi a determinação das especificações do circuito, a qual consistem em
uma tensão de alimentação de 1.8 V e o ponto de chaveamento do inversor em 900 mV. Em
seguida foi feita a elaboração de um esquemático do circuito a ser projetado com a utilização
da ferramenta Cadence Virtuoso. O esquemático desenvolvido encontra-se representado na
figura 5.
Figura 5: Esquemático do Inversor CMOS desenvolvido no ambiente Cadence Virtuoso.
Fonte: Autoria Própria.
Para elaboração do esquemático da figura 5 foram utilizados os modelos de transistores
PMOS e NMOS com alimentação de 2V fornecidos pelo PDK da TSMC de 180 nm. Um
detalhe importante na escolha dos parâmetros dos transistores foi a determinação da largura
(W ) do transistor PMOS igual a 5µm que foi escolhida como forma de mitigar o efeito da
menor mobilidade dos portadores de carga dos transistores tipo P (lacunas) em relação aos
portadores nos transistores tipo N (elétrons), enquanto a largura do transistor NMOS foi
deixada como padrão igual a 2µm para garantir o ponto de chaveamento em 900 mV. Além
disso o comprimento (L) de ambos os transistores foi mantido o padrão igual a 180nm.
Além disso vale mencionar que as tensões de alimentação VDD e VSS foram determinadas
como sendo nós globais de forma que pudessem ser definidas e referenciadas em outros locais.
Tendo concluı́do o esquemático foi necessária a criação de um sı́mbolo para que ele pudesse
ser utilizado como um componente em outros esquemáticos. Concluı́do o esquemático do
circuito, em seguida foi criado um novo esquemático para a realização das simulações do
circuito, o qual está demonstrado na figura 6.
Figura 6: Esquemático da bancada de testes para o Inversor CMOS desenvolvido no ambiente
Cadence Virtuoso. Fonte: Autoria Própria.
A partir da figura 6 é possı́vel notar que os nós globais VDD e VSS das tensões de
alimentação foram definidos como sendo VDD = 1.8V e VSS = 0V e também foram definidos
nomes para os nós de entrada e saı́da do circuito com a finalidade de facilitar a análise
durante as simulações. Com o esquemático de testes finalizado foi feita então a configuração
das simulações a serem realizadas. Com o intuito de verificar tanto as caracterı́sticas estáticas
e dinâmicas do circuito foram feitos dois tipos de simulação distintos.
Para análise das caracterı́sticas estáticas do circuito através da obtenção da Curva de
Transferência de Tensão (CTT) foi feita uma simulação do tipo DC com uma varredura
linear para valores de tensão da fonte de entrada vIN indo de 0V até 1.8V para 1001 pontos
enquanto observava-se os valores do nó de saı́da denominado out.
Para análise das caracterı́sticas dinâmicas do circuito através da obtenção do diagrama
temporal com os sinais vIN e vOU T foi necessária a substituição da fonte de entrada vdc do
esquemático de teste da figura 6 por uma fonte do tipo vpulse, a qual consiste na geração de
uma forma de onda quadrada, configurada para variar sua amplitude de 0V até 1.8V e com
uma frequência de 2 ciclos a cada 5 segundos (0.4 Hz) para diminuir o custo computacional
da simulação. Além disso a simulação escolhida foi do tipo transiente com duração de 10
segundos e foram observados tanto os valores no nó de entrada in como no nó de saı́da out.
Os gráficos obtidos tanto nessa simulação assim como nas demais encontram-se representados
e discutidos na seção de Resultados.
2.2
Layout
Tendo sido cumprida as etapas de criação do esquemático e verificação de que ele
cumpria as especificações dadas, passou-se para a etapa de elaboração do layout. Para
realização dessa etapa foi montado o layout da figura 7 no ambiente do Cadence.
Figura 7: Layout do Inversor CMOS desenvolvido no ambiente Cadence Virtuoso. Fonte:
Autoria Própria.
Para criação do layout da figura 7 foram utilizados os layouts fornecidos pela biblioteca
da TSMC de 180 nm dos transistores NMOS e PMOS de alimentação de 2V além de alguns
contatos necessários para realização das conexões apropriadas sendo eles:
• M1 PSUB - Contato entre a camada de Metal 1 e o Substrato do tipo P, o qual
é utilizado para prover uma via de conexão entre o substrato e a alimentação VSS
(a qual é conectada à camada Metal 1) de modo a fazer com que o substrato fique
no menor potencial possı́vel (geralmente o terra) de forma a polarizar reversamente
as junções PN decorrentes do contato entre o substrato tipo P e as difusões tipo N,
reduzindo o efeito dos diodos parasitas;
• M1 NWELL - Contato entre a camada de Metal 1 e a camada NWELL, o qual é
utilizado para prover uma via de conexão entre o NWELL e a alimentação VDD (a
qual é conectada à camada Metal 1) de modo a evitar o efeito dos diodos parasitas
provenientes das junções PN decorrentes do contato entre o NWELL e o substrato
tipo P através da polarização reversa dessa junção;
• M1 POLY - Contato entre a camada de Metal 1 e o Polissilı́cio, o qual é utilizado
para prover uma via de conexão entre algum contato (como a entrada do inversor)
que encontra-se na camada de Metal 1 e o polissilı́cio, isso é necessário para evitar a
criação acidental de um contato retificador.
Alguns detalhes importantes a respeito da criação do layout estão relacionadas aos
pinos de entrada e saı́da e a alimentação. No caso dos pinos de entrada e saı́da, eles foram
criados através da definição de duas regiões de Metal 1, sendo o pino de entrada feito
através da conexão do Metal 1 com o Polissilı́cio e o pino de saı́da apenas com uso do Metal
1. Além da definição das regiões apropriadas para os pinos fı́sicos também foram criados
pinos de entrada e saı́da utilizando a camada Metal 1 de pinos a qual não é utilizada para
fabricação, mas que é útil para realização do processo de roteamento automático e em outras
funcionalidade do ambiente Cadence.
No caso da alimentação, foram criadas duas áreas na camada de Metal 1 responsáveis
pela conexão da alimentação VDD e VSS com uma área relativamente grande em relação as
demais para evitar a degradação da alimentação do circuito que é causada pela resistência
existente nos trechos metálicos, a qual é reduzida aumentado a área do metal. Além disso,
para propósitos de simulação eles foram definidos através de nós globais ao invés de pinos,
sendo eles o VDD e VSS , os quais não são utilizados na fabricação apenas no ambiente do
Cadence.
Após a elaboração do layout inicial, foi utilizada a ferramenta Calibre - fornecida pelo
ambiente do Cadence - para a realização da etapa de DRC. Após a verificação DRC foram
encontrados algumas violações das regras definidas pela fabricante, sendo elas a área da
conexão entre o substrato P e o Metal 1 (M PSUB) e a área da conexão entre o NWELL e
o Metal 1 (M NWELL). Ambas as violações tem o mesmo princı́pio sendo eles causados
pela natureza do substrato tipo P e do NWELL, tendo em vista a natureza resistiva desses
materiais eles estão sujeitos ao fluxo de correntes parasitas, o que pode causar uma redução
na tensão de alimentação VDD (no caso do M NWELL) ou em um potencial acima de zero
(no caso do M PSUB) por isso necessita-se de áreas maiores para essas conexões. Uma
vez que as áreas foram aumentadas a etapa de DRC foi realizada novamente não obtendo
nenhuma violação.
Uma vez que a etapa de DRC foi realizada sem violações, passou-se para a etapa de
LVS, na qual não houve nenhum erro indicando que o layout e o esquemático projetados
estavam em conformidade um com outro. Tendo concluı́da a verificação LVS, foi executada
a etapa de PEX a qual recriou o esquemático a partir do layout criado incluindo todos os
elementos parasitas idenficados no layout.
Após a execução da PEX obteve-se tudo que era necessário para a verificação do
layout através das simulações. Além disso, com o intuito de gerenciar qual o modelo
seria utilizado para simulação foi criada uma vista do tipo config na célula do testbench
permitindo que o Cadence fosse capaz de realizar esse gerenciamento facilitando o processo
de simulação. Por fim. como o objetivo das simulações Pós-Layout são de verificar se o
comportamento do circuito produzido a partir do layout é condizente com o funcionamento do
circuito no esquemático então foram feitas as mesmas simulações com os mesmos parâmetros
mencionados na subseção anterior.
3
Resultados
Conforme mencionado na seção anterior, esta seção contém os gráficos obtido das
simulações realizadas assim como uma discussão a respeito dos resultados obtidos. Além disso,
tendo em vista a metodologia de projeto descrito na figura 4, as simulações representadas
tem como objetivo a verificação do funcionamento do circuito esquemático e do layout
projetado para validá-los em relação ao cumprimento das especificações dadas assim como a
observação dos efeitos causados pelos elementos parasitas determinados na etapa de PEX.
3.1
Comportamento Estático
Conforme citado na seção anterior, para investigar o comportamento estático do
esquemático e do circuito gerado a partir do layout foi utilizada uma simulação do tipo DC
com uma varredura linear para valores de tensão da fonte de entrada vIN indo de 0V até
1.8V para 1001 pontos enquanto observava-se os valores do nó de saı́da denominado out. Os
gráficos resultantes das simulações encontram-se representados na figura 8.
Figura 8: Gráficos obtidos das simulações DC, em cima encontra-se a CTT para o circuito
pós-layout e abaixo encontra-se a CTT obtida para o circuito do esquemático (pré-layout).
Fonte: Autoria Própria.
Os gráficos da figura 8 representam a Curva de Transferência de Tensão (CTT) para o
circuito Pós-Layout na parte superior e a CTT para o circuito do esquemático (Pré-Layout)
na parte inferior. Além disso, tendo em vista que uma das especificações era que o ponto de
chaveamento do circuito ocorresse para vIN = 900mV , foi criado uma marcador horizontal
(tendo em vista que na região de transição uma pequena variação no valor de vIN ocasiona
uma grande variação no valor de vOU T ) no ponto de 900 mV para permitir verificar para
qual valor de vIN obtém-se vOU T = 900mV . A partir dos pontos marcados na figura 8, os
quais constituem as interseções das CTTs obtidas com os respectivos marcadores, (887.0348
mV para o circuito Pós-Layout e 889.0351 mV para o circuito Pré-Layout) é possı́vel notar
que em ambas as CTTs o ponto de chaveamento ficou bem próximo do desejado, portanto
ambos cumprem a especificação dada. A partir dos pontos marcados na figura 8 também é
possı́vel notar que o efeito dos elementos parasitas encontrados no layout foi o deslocamento
para a esquerda do ponto de chaveamento do circuito.
3.2
Comportamento Dinâmico
Para investigar o comportamento dinâmico tanto do circuito Pré-Layout como o
do circuito Pós-Layout foi utilizada uma simulação do tipo transiente com 10 segundos
de duração na qual o sinal de entrada aplicado era uma onda quadrada com tensões de
amplitude dadas por 0V e 1.8V e cuja frequência era 0.4 Hz enquanto observava-se os valores
do nó de entrada (in) e no nó de saı́da (out). A figura 9 representa os gráficos obtidos a
partir das simulações.
Figura 9: Gráficos obtidos das simulações transientes, em cima encontram-se os sinais de
entrada in e saı́da out obtidos para o circuito Pós-Layout e abaixo encontram-se os sinais
de entrada in e saı́da out obtidos para o circuito Pré-Layout. Fonte: Autoria Própria.
Os gráfico obtidos na figura 9 representam os gráficos temporais de entrada e saı́da para
o circuito Pós-Layout (parte superior) e Pré-Layout (parte inferior) com um determinado
zoom para permitir a melhor visualização dos resultados. Em primeiro lugar vale ressaltar
que o sinal de entrada in é o mesmo para ambos os circuitos, além disso como o sinal in
possui uma frequência de 0.4 Hz e as simulações tem uma duração de 10 segundos, logo
foram simulados 4 perı́odos do sinal in, sendo o segundo perı́odo o representado na figura
9. Em segundo lugar, tendo em vista que o ponto de chaveamento de ambos os circuito
(Pós-Layout e Pré-Layout) foram muito próximos de 900 mV (como discutido na subseção
anterior), foi criado um marcador horizontal no valor de 900 mV para indicar os pontos em
que haveria o chaveamento e permitir a avaliação do retardo de chaveamento do circuito.
Com isso, a partir dos pontos marcados nos gráficos nota-se que o sinal in assume o
valor de 900 mV pela segunda vez no instante de 2.525 segundos, enquanto o sinal out do
circuito Pós-Layout só atinge esse valor no instante de 2.525350 segundos (uma diferença
de cerca de 350µs) enquanto no circuito Pré-Layout o valor de 900 mV é atingido pelo
sinal out no instante de 2.525306 segundos (uma diferença de cerca de 6µs). A partir dos
resultados obtidos é possı́vel notar a existência de um atraso de chaveamento tanto no
circuito Pré-Layout como no circuito Pós-Layout, além disso também pode-se notar que o
circuito Pós-Layout possui um atraso relativamente maior, o que pode ter sido ocasionado
pela existência das capacitâncias parasitas.
3.3
Simulação Adicional
Com o intuito de verificar o comportamento da Curva de Transferência de Tensão
(CTT) do circuito inversor CMOS do esquemático da figura 5 ao variar a largura (W ) do
transistor PMOS (WP ), foi realizada uma simulação do tipo DC com uma varredura linear
para valores de tensão da fonte de entrada vIN indo de 0V até 1.8V para 1001 pontos além
de adicionar uma varredura para os valores de WP no intervalo de 2µm até 8µm para um
total de 7 pontos enquanto observava-se os valores do nó de saı́da out, obtendo a CTT
para cada um dos valores de WP . O gráfico obtido a partir das simulações encontram-se
representados na figura 10.
Figura 10: Gráfico obtido a partir das simulações DC do circuito Pré-Layout representando
as diferentes CTTs para os diferentes valores de WP . Fonte: Autoria Própria.
Tendo em vista a grande quantidade de informações na figura 10, elas foram resumidas
na tabela 1. O método para obtenção dos valores tabelados foi o mesmo método utilizado
na subseção de Comportamento Estático com o auxı́lio de um marcador horizontal no ponto
de 900 mV e determinação dos pontos de interseção entre as diferentes CTTs e o marcador.
Tabela 1: Tabela contendo os diferentes valores de WP e utilizados e os valores de vIN
obtidos em interseção com o marcador horizontal de 900 mV.
WP (µm)
2
3
4
5
6
7
8
vin (mV)
773.3013
823.7367
860.4245
889.0351
912.2114
931.8099
948.501
A partir da figura 10 e da tabela 1, percebe-se que ao aumentar a largura do transistor
PMOS (WP ) o ponto de chaveamento do circuito é deslocado para a direita. Além disso,
percebe-se que o valor utilizado de WP = 5µm durante o projeto do inversor CMOS foi o que
apresentou o melhor resultado em fazer com que o ponto de chaveamento fosse localizado
em 900 mV.
Referências
[1] CMOS IC Layout: Concepts, Methodologies, and Tools. Clein, Dan. Elsevier Science.1999.
[2] CMOS: Circuit Design, Layout, and Simulation. Baker, R. Jacob.Wiley.2008.
[3] Fundamentals of Microelectronics. Razavi,Behzad. Wiley.2014.