Eletronica Digital
Teoria e Laboratorio
www.baixebr.org
EDITORA AFILIADA
Seja Nosso Parceiro no Combate
aC6pia lIegal
A c6pia ilegal e crime. Ao eletua-Ia, 0 in frator estara cometendo um grave erro, que e inibir
a producao de obras literarias, prejudicando profissionais que serao atingidos pelo crime
praticado.
Junte-se a nOs nesta corrente contra a piralaria. Diga nao a c6pia ilegal.
Seu Cadastro
Se
E Muito Importante para Nos
voce nao comprou 0 livro pela
Internet, ao preencher e remeler a ficha de cadastro
constante no final desta publicacao, voce passara a receber infonnacOes sobre nossos
lancamentos em sua area de pretenencia.
Coohecendo melhor nossos leilores e suas prelerencias, vamos produzir titulos que alendam suas necessidades.
Obrigado pela sua escolha.
Fale Conosco!
Evenluais problemas referenles ao conleUdo deste livro serao encaminhados ao(s)
respectivo(s) aUlor(es) para esclarecimenlo, excetuando-se as duvidas que dizem respeilo
a pacoles de soflwares, as quais sugerimos que sejam encaminhadas aos dislribuidores e
revendedores desses produtos, que estao habilitados a preslar todos os esclarecimentos.
Os problemas s6 podem ser enviados por:
1.
E-mail: producao@erica.com.br
2.
Fax: (11) 2097.4060
3.
Carta: Aua Sao Gil, 159 - Taluape - CEP 03401-030 - Sao Paulo - SP
Eletronica Digital - T eoria e Laborat6rio
Paulo Alves Garcia
Jose Sidne i Colombo Martini
Eletr6nica Digital
Teoria e Laborat6rio
2~
Edigao
3il Reimpressao
Sao Paulo
2010 - Editora Erica Ltda.
Copyright © 2006 da Editora Erica Ltda.
Todos os direitos reservados. Proibida a reprodul(OO tota l ou parcial, por qualquer meio ou processo,
especialmente por sistemas graficos, microfilmicos, fotograflcos, reprograflClJs, /ooo;lrilflCOs, videografms,
inlemet, e-books, Vedada a memorizaf;ao elou recuperal(1lo total 01.1 pardal em qualquer sistema de
processamento de dados e a inclusoo de qualquer parte da obra em qualquer prograrna juscillerml!ico, Esses
proibiilJes aplicam·se tambem as caracteristicas grillicas da obra e sua editoracoo. A violrn;OO dDS direitos
autorais punivel como crime (art. 184 paragrafos, do C6digo Penal, conforme lei r>Q. 10.695, de 07.01 .20(3)
com pena de reclu soo, de dois 8 qualm anos, e multa, oonjuntamenle com busca e apreensoo e indeniza¢es
diversas (artigos 102, 103 paragrafo linico, 104, 105, 106 e 107 itens 1, 2 e 3 da lei n ~ 9.610, de 19.06.1998,
lei dos Direitos Autorais).
Os Autores e a Editora acreditam que lodas as informa<;oos ~ui apresentadas estao corretas e pod em ser
utilizadas para qualquer fim leg al. Entretanto, nao existe qualquer garantia, explicita au implicita, de que 0 usa
de tais informacoes COl"lduzini sempre ao resultado desejado. Os names 00 sites e empresas, porventura
mencionooos, foram ulilizados apenas para ~strar os exemplos, nao tendo villCU lo nenhum com 0 li vro, n1'l0
garantindo a sua existencia nem divulg8!;ao. Eventuais erratas estaroo disponiveis para download no site da
Editora Erica
ContelID adaplado eo Novo AcordoOrtografico da Lingua Portuguesa, em exeaJCfOO desde l~de janeiro de 2OO9
e
a
e
"Algumas imagens utilizadas neste livro foram obtida s a partir do CorelDRAW 12, X3 e X4 e da CoIer;ao do
MasterC li ps/MasterPhoto~da lMSI, 100 Rowlarld Way, 3rd floor Novato, CA 94945, USA
Dados Internacionais de Cataloga~ao na Publica~ao (CIP)
(Camara Brasileira do Livro, SP, Brasil)
Garcia, Paulo Alves.
Eletr6nica Digital: Teoria e Laborat6rio I Paulo Alves Garcia, Jose Sidrlei Colombo
Martini. -- 2. ed. -- Sao Paulo: Erica, 2008.
Bibliografia.
ISBN: 978-85-365-0109-3
1. Eletr6nica digital 2. Eletr6nica digital
Colombo. II. Titulo.
Estudo e ensino I. Martini, Jose Sidnei
08-05731
CDD-621 .381507
Indices para catalogo sistematico
1. Eletr6nica digital : Estudo e ensino 621.381507
CoordenaifOO Editorial
Capa:
Editora,..ao e Finalizat;a,o:
Rosana Arruda da Sil~a
Mauricio S. de Frooo;:a
Pedro Paulo V. Herruzo
FJa'llo ElI';lenio de Lima
Mar1eoo Teresa S. Alves
Carla de Oliveira Mora is
Editora Erica Ltda.
Rua Silo Gil, 159 - Tatuape
CEP: 03401-030 - Sao Paulo - SP
Fane: (1 1) 2295-3066 - Fax: (11) 2097-4060
www.editoraerica.com.br
EJetronica Digital - Teoria e Laborat6rio
Dedicatoria
Aos meus queridos filhos Daniel e Andre, grandes companheiros e
motivadores de meu esfon;:o, pela incentivo e apoio que tern me dedicado;
AQuerida Denise pela seu apoio espirituai presente a todD instante;
AQuerida Marcia pele apoio e companheirismo em todos os momentos.
Paulo Garcia
A Maristela, Querida esposa e companheira de tadas as horas;
Aos filhos queridos Giuliana e Guilherrne , a quem pertence
0
futuro;
Ao netinho Hector por mostrar que a vida se renova.
Sidnei Martini
Feliz 0 homem que descobre a sabedoria e
adquire inteligencia! Pais adquiri-Ia vale mais
do que a prata, e seu lucro mais que 0 curo.
Proverbios 3, 13-14
Agradecimentos
Ao Prof. Dr. Jose Sjdnei Colombo Martini , amigo, orientador e parceiro
nesta obra, peia dedicac;ao, paci~ncia e imprescindiveis orienta<;:oes ao prograrna de doutorado.
A Escola Politecnica da Universidade de sao Paulo pelo apoio e pela
qualidade do programa de doutorado que me permitiu desenvolver a Tese que
motivou e fundamentou este Iivro e pela obtenc;:ao do titulo de Dcutar.
A Escola de Engenharia da Universidade Presbiteriana Mackenzie pelo
incentivD, pela preciosa ajuda na disponibiliza<;:ao do lahorat6rio de eletr6nica
durante 0 programa de doutorado e pela continuidade de apoio, permitindo 0
meu desenvolvimento profissional e acaciemico nessa notavel e tradidonal
Jnstitui~o.
Paulo Garcia
Aos colegas do Departamento de Engenharia de Computar;a,o e Sistemas
Digitais da Escola Politecnica da Universidade de Sao Paulo , docentes e
funcionarios, que fazem de suas carreiras profissionais urn terreno fertil, do qual
brotam novos talentos e novas competencias que transformam alunos em
mestres.
Sidnei Martini
E1etrOnica Digital - T eorio e Labornt6rio
Sumario
Capitulo 1 • Experiencia Nil 1 • Pam.lias L6gicas TTL e CMOS .................. 17
1.1 Introdu~o te6rica ... ........... ...
.. .... ............. .. . ..... ..... ... ..
...... , 17
1. 1.1 familia l6gica TfL - L6gica de transistores e transistores ...................... 18
1.1. 2 Famllia l6gica CMOS.... ...... ...... .......... ...... ... .... .......... .. ................. 30
1.2 Projeto para a experiencia..... ......... ... .
.... ....... ...... ..... ... ... ... .... .. 44
1.3 Usta de material de laborat6rio para a experiencia .... ..... .. ...
...... .. ......... .... 45
1.4 Experiencia................... ................ ... ......... ... ..... ... .... ....... ............ ....
. .. 45
1.4 .10bjetivos.
...................... .......... ................................................. 45
1.4.2 Comentarios importantes.......... ... ..... ..........
.................. 46
1.4.3Identifica~ao dos participantes ... . ... . .. ...........
...... ...... . ... .... ... ..... 46
1.4.4 Oatas....... ........ ..... ... .. .. ... ...... .......... .. .. .. ....
..... ..... 46
1.4.5 Prova de habilitacao a realiza~o da experi~ncia ................ .......... ........ 46
1.4.6 Proceclimento......... .. .. .. ........... .... ................ .. .......................... 46
1.4. 7 Prova de avalia~ao final
..... 50
Capitulo 2 . Experiencia N2 2 - Circuitos Combinacionais ............... ......... 53
2.1Introduc;:ao te6rica ........................................................... ............. ................... 53
2.1.1 Circuitos combinacionais ... .... .............. ...... ......... ................ ..... ......... 53
2.1.2 L6gica booleana ..... ...... ...... ......... .........
............
...... 53
2.1. 3 Principais opera~6es booleanas..
.. ... ...... . .... ..... ... .. .....
.......... 54
2.1.4 Minimizacao de func;:6es booleanas ........ ....... ..... ..............
. ......... 55
2.2 Projeto para a experiencia.... ... ........ .... ....... .. ..............................
. ......... 58
2.3 Usta de material de laborat6rio para a experiencia ........... ... ............
......... 58
2 .4 Experiencia...
.. ... .......... .. .. ... ........... ... ... .. .......... . .......... .... .. ... ... ... .... ... . 58
2.4.1 Objeti""'..... .......... .. ........ ..... .....
.... .. ....... ... . 58
2.4.2 Comentarios importantes........... ..............
.. ............ ... .... 59
2.4.3 Identificacao dos participantes ............ .....
.............
.......... 59
2.4.4 Datas............ .. ... .. .. .. ............
...... ... ......
.... ... 59
2.4. 5 Prova de habilitac;:ao a experiencia ..... .
......... 59
2.4.6 Procedimento... .......... ... ... ... ........ ...
.. ... 59
2.4 .7 Prova de avalia~o final.... ........................ ............
. .................. 60
Capitulo 3 - Experiencia Nil! 3 - Clrcuitos Aritmeticos Somadores e Subtratores .. .............................. ................. ... 63
3. 1 Introducao te6rica... ...... ...... .............
....... ................. .. .. .
.. ..... 63
3. 1.1 Adic;:ao de numeros binarios...... ......... .......
........ 63
3.1. 2 Subtra~ao de nu.meros binarios....
... .. .. .. ....
........ 69
3.1 .3 Complementa~ao de numeros binarios.. .... ..... ........ ...... ... ...
..... 71
3. 2 Projeto para a experiencia..........
........ ....
...... ...... .... .. ..... ...... 71
3.3 Usta de material de laborat6rio para a experiencia ........ ........ ........................... 72
3.4 Experiencia ..... ......................................... ..
............ ........... ..... 72
3.4.1 Objetivos...... .......... ......... ............ ..
.. .............................. 72
3.4.2 Comentarios importantes ......... ..
.. ............................. ... .. ..... 73
3.4. 3 Identificayao dos participantes.
.. ..... 73
3.4.4 Oatas ... .. .. .. ............. .
.. ................................................ 73
3.4.5 Prova de habilita~o ........................................................................ 73
3.4.6 Procedimento ...............
................. ..............
.. ............ 73
3.4. 7 Prova de avalia~ao finaL ......... .. . ...... ........ ..
.. ....... 74
Capitulo 4 - Experiencia NR4 - MuitiplexadoreslDemultiplexadores ............... 7 7
4 . 1 Introdw;ao te6rica .......................................................................................... 77
4.1.1 Multip!exadores (MUX) ................. .. ................... .... ........................... 77
4 .1.2 Oemultiplexadores (OEMUX) ..... .. ............................. ......... ......... ...... 79
4.2 Projeto para a experiencia ............. .......
.. ..........
.............. ... .. ....... 8 1
4.3 Usta de material de labarat6rio para a experiencia ............................................ 82
4 .4 Experiencia ............................. ................................................................ .... 82
4.4 .1 Objetivos.
.................................. ...............
........ 82
4 .4.2 Comentarios importantes ......... .... .... ...... ............. .. ........ .. . .. ... ...... 83
4.4.3 Identifica~ao dos participantes ........ ...... ............... ...................... .......... 83
4.4 .4 Oatas..... .................... .................... ....................
.................. 83
4.4.5 Prova de habilita~o a realiza~ao da experiencia ................................... 83
4.4.6 Procedimento.
.. .. .. ............... .. ....... ....
.. ..........
...... ... 83
4.4. 7 Prova de avaliar;ao finaL ............ ...... .. ............. ..................... ...... ....... 84
Capitulo 5 - Experiencia NR 5 - Flip-Fl ops e Registradores .......... ............. 8 7
5.1Introdu~a o te6rica ............... .. ................. .................
.. .... ............. ....... 87
5.1.1 Entradas sensiveis a borda x entradas sensiveis ao estada ..... ........... .. .. 87
5.1. 2 FUp}lop RS ...................... ......... .......... .............................. .......... .. 88
5.1.3 Flip}lop D........ .................... ....................
.. ........................ 89
5.1.4 Fli,,!lops JK ..................................................................................... 92
5.2 Projeto para a experiencia . .. ................... ..................... .................. ... ........... 93
5.3 Usta de material de laborat6rio para a experiencia .......... ...... ................... ........ 94
5.4 Experiencia..... .. .. .. ............... .. ... .........
... .. .. ..........
............ .......... ..... 94
5.4.1 ObJetivos............ ..... ............... ........................... ........................ .. .... 94
5.4.2 Comentilrios importantes .............. ................................................... 94
5.4.3 Jdenti fica~ao dos participanles........ ..........
.. ........ ...... .............. . 95
5.4.4 Oatas ... .... ...........
... .................... ........... .. ......
.... ... ....... 95
5.4.5 Prova de habi!ita~ao ......... .. ...... .. ...... ................... ............... ... .......... 95
5.4.6 Procedimenlo.. ........... ............
.. .......................................... 95
5.4.7 Prova de avaliac;:ao final ............................................................. ........ 96
Capitulo 6 - Experiencia N2 6 - Contadores ..................... ....... ............. .... 99
6.1 Inlrodu~ao le6rica .
................. ...... ........
.. .... 99
Eletronica Digit,,-I - Teona e Laborat6rio
6.1.1 Contadores asslncronos ... .............. .. ... .......... .........
...... 99
6.1.2 Contadores sincronos....... ....................
.99
6. 1.3 Uso de JlirrJlops para construir contadores sincronos .......................... 99
6.1.4 Contadores binarios ...................
... .... ..... .... .... .... .................... 100
6.1.5 Contador binfl.lio integrado 7493. .. .
.. ...... .............
....... 101
6.1.6 Contador decimal integrado 7490 .. ... ... .......... ....... ..
.......... .. 102
6.1.7 Contador m6dulo-N ........... ............. .. .. .. ...................
........ 103
6.2 Projeto para a experi€mcia... ..... ......... .. .... .
................................. ............. 105
6.3 Usta de material de laborat6rio para a experiencia
............ .. ........... 106
6.4 Experl~ncla .. . ...... ...................... ... .............. .. .. .. ..
... ... .. 106
6.4.1 Objetivos.... ....................
........................... 106
6.4 .2 Comentitrios importantes.......................
..................................... 106
6.4.3 Identifica~o dos participantes ........................................................ 106
6.4.4 Datas .. .................... ........... ... .... ...................
........ ... ....
.... 107
6.4.5 Prova de habilita~ao da experiencia ................................................ 107
6.4.6 Procedimento.. ...................
...... .. 107
6. 4.7 Prova de avalia~ao final
.................
..108
Capitulo 7 - Experiencia N5! 7 - Circuitos Sequenciais Sincronos .. ........... l09
7.1 Jntrodu~ao te6rica..... .....
... .. ...... ...........
............ 109
7.1.1 Si5temas digitais basicos .................................................................. 109
7.2 Projeto para a experiencia......................................... ..................... ....
.... 121
......... 124
7.3 Lista de materia] de laborat6rio para a experiencia ......... .
7.4 Experiencia .... .. ... ... ......... ..............
....................
.. 124
7. 4.1 Objetivos.......... ........... ..
........................
... 124
7. 4.2 Comentarios importantes.....
.. ... ... .... .
.................. ...... 124
7.4.3 Identificavao dos participantes
.. .............
.. ......... ... .. .. .. 124
7.4.4 Datas .............. ...... ............ .. .
.. .......... .. . ... ... ... 125
7.4.5 Prova de habilitay30 a experiencia ................................................... 125
7.4.6 Procedimento ........
................................................... 125
7.4.7 PTOva de avalia~ao fi nal .......... ............. ............................................ 126
Capitulo 8 - Experiencia Nil 8 - Memorias ......... .................. ....... ........... 131
8.1 Introdw;:ao te6rica ................
... ............. ........................ 13 1
8. 1. 1 Classificac;ao das mem6rias.
..... ..........................
.132
8. 1.2 Mem6rias apenas de leitura ... ...... .... .
..... .. .. .......
.1 32
8 .1. 3 Mem6rias de escrita/leitura - RAM ..
......... .......... .. ....... 136
8. 1.4 Encadeamento de mem6rias ................. .
...................
. 141
8.2 Projeto para a experiencia.. .............
.... .........
...................... ... 142
8.3 Usta de material de laborat6rio para a experienoa
................................. 143
8. 4 Experiencia.............
...................
................ ..............
.. 143
8.4.1 Objetivos............. .
................... ....................... ......... .. ... .. .... 143
8.4. 2 Comentarios importantes
... .... . 143
8.4.3 Identificac;:ao dos participantes ........... .
..... . 144
8.4.4 0atas.. .
... .. .. .... . .... .. .. .. .. .. . ........................ . .......... .. .. .. .. . 144
8.4.5 Prova de habilita~ao a experiencia
............... ........... .... .. .. 144
.......... .. .. .......... ... .. 144
8.4.6 Procedimento .... .
8.4.7 Prova de avalia<;ao final
.. ... 145
Capitulo 9 - Experiencia N2 9 - Implementa-rao de Fun-roes
LOgicas com Mem6rias ...................................................... 147
9.1 IntrodU(;:ao te6rica ..................
.. ..... .... .
147
9.1.1 Mem6rias ROM/PROM/EPROM utilizadas como
circuitos combinacionais .
. .. ...... ...
... 147
9.1.2 Mem6rias ROM/PROM/EPROM utilizadas como
.. ... 148
circuitos sequenciais sincronos
9.2 Projeto para a experiencia ..... .. ........ .. ... ... .. ....... .. .
.150
9.3 Usta de material de Iaborat6rio para a experiencia ...... .. ... . .......... .... ........... 151
9.4 Experiencia
.. .. ... .... .... .
.. .. .. 151
9.4.10bjetivos
.. ..... .... ... .... .. .. .. .... ... .. .. .
...... .. ... .
.. 151
9.4.2 Comentarios importantes..
..... ... ...... 15 1
9.4.3 Identifica<;a.o dos participantes
... .. .... ..... .
..... ............ 152
9.4.4 Datas .... .. .... .... .
.. ............ .... .. ... .
.. ..... ... ....
. 152
9.4.5 Prova de habilita<;ao a experiencia. .............. .
...... ... ... 152
9.4.6 Procedimento
..... .. ... .... ... .. ... .. .. . .. .. .. .. ........ .. ................. . .. .. 152
9.4.7 Prova de avalia<;ao final ........... .... .. ... .. ..... .. ... .. .. ..
... .. .. .. ..... ...... 153
Capitulo 10 - Experiencia NQ 10 - Conversores Digital/ Anal6gico e
Anal6gico/Digital ............................................................ 155
10.1 Introdw;ao te6rica .. ... .. .. . ......... .... . ............ ............... .
.... . 155
10.1.1 Conversor Oigital/Anal6gico (D/A)
.. .. . 155
10.1.2 Conversor Anal6gicolDigital (AID)
....... ... ... 164
10.1.3 Multiplexa<;ao de sinais... .
.... .. ...... 172
10.2 Projeto para a experiencia
..... ..... .... .... .... .. .. ..... .....
... 173
10.3 Usta de material de laborat6rio para a experiencia
.. 174
10.4 Experiencia
...... ... .... .. .. .
......... .. .... ..... .... .. 174
1O.4.10bjetivos. ..
...... ... ....... .... .
... .... .... ... .... 174
10.4.2 Comentarios importantes
... 174
10.4.3 Identificac;:ao dos participantes .
.... ... . ... ...
. ....... . 174
10.4.4 Datas.. ... ..... ..... .... ... .
...... . 175
10.4.5 Prova de habilita<;ao a experiencia .... .... .... . ... .. ... ........ .......... .... .... . 175
10.4.6 Procedimento ..
... ........ ... ..... .
. 175
10.4. 7 Prova de avalia<;ao fina!...... .......... .. ... .
.... ........
176
Bibliografia ............ ............................................................................ 178
Indice Remissivo .................................................. ............................... 181
Setronica Digital- Teori(l e Laborat6rio
Prefacio
Esta obra e fruta da experh~ncia de 20 anos em salas de aula , ministrando
a disciplina de E1etronica Digital, em escolas de Engenharia Eletrica, aliada ao
trabalho de pesquisa desenvolvido na tese de doutorado do Prof . Dr. Paulo
Alves Garcia. E frule tambem de 40 anos de experiencia didatica similar do
Prof. Dr. J ose Sidnei Colombo Martini, orientador da citada tese de doutorado.
Nessa pesquisa, orientado e orientador desenvolveram uma nova forma
pedag6gica para ta mar mais efetivo 0 ensino de laborat6rio nas escolas de
engenharia, a qual se utiliza de tecnicas de ensino a distancia aliadas a uma
metodologia em que se avalia e se exige 0 aprendizado integral nas disciplinas
basicas e fund amentais do cursa.
Ao longo desse trabalho, fcram pesquisadas as escolas de engenharia das
principais universidades do Pais quanta aos laboratorios de sistemas digitais.
Detectaram-se dificuJdades e necessidades. A partir desse levantamento foi
desenvolvida a proposta de urn sistema que ajuda os professores a preparar os
alunos de uma forma ludica, Trata-se de uma sistematica voltada ao aumento da
efici@:ncia do ensino em aulas de laboratorio de sistemas digitais e que permite a
sua utiliza¢o em outras areas do conhecimento. Por melD da Tecnologia da
Informa¢o e db acesso a Internet, otimiza-se a atua¢o do professor, no
sentido de multiplicar sua presen<;a e suporte aos alunos.
Outro aspecto abordado na proposta e a sistematica de avaliayao que
permite ao aluno encerrar cada etapa do processo de aprendizado, apenas
quando captar a totalidade dos conhecimentos transmitidos. Desta fonna ,
assegura-se que 0 aluno aprovado no processo domine 0 conteudo de modo a
mensurar sua dificuldade no processo de ensino por meio do estabelecimento de
urn parametro de avalia<;ao.
£Stamos hoje em urn mo mento de transiyao em que ha uma evolu<;ao dos
conceitos iniciais do ensino em laborat6rio. 0 laborat6rio tradicional, totalmente
presencial, enfrenta dificuldades, restri<;6es de horarios e quantidades de salas e
equipamentos. Com 0 avan<;o da Tecnologia da Informa<;:ao, das redes de
computadores e da Internet, surgiram solw;:6es que permitem levar os sinais
obtidos dos equipamentos de medi<;ao nos laboratorios fisicos de fonna digita lizada ate 0 aluno a distancia. 0 uso dessas solw;:6es revela-se limitado quando e
precise a intera¢o do aluno com os equipamentos flsicos, treinando-o no
mundo real com dificuldades e problemas que 56 se verificam na manipulat;ao
direta com 0 hardware, como maus contatos, indulVao, interlerencias eletromag-
neticas, atrasos nao previstos, defeitos intennitentes em componentes, efeitos
termicos etc.
Verifica-se, entao, a grande importancia da vivE:!:ncia do aluno diretamente
em urn laborat6rio real. Na proposta apresentada na pesquisa, cria-se uma
solu<;:ao hibrida, em que a prepara~ao e 0 sutx>rte sao feitos de fonna on-line a
disUmcia e a parte experimental e realizada no laborat6rio em horarios diversos
e flexiveis. T rabalha-se em urn cenario no Qual 0 aluno interage e administra
tambem 0 seu aprendizado, feita de fonna continua e incessante.
Este livro permite a sua utiliza~ao nao somente no ensino de laborat6rio
na forma convencional, mas tambem sua introdu~ao progressiva nas novas
tecnicas apresentadas.
Paulo Alves Garcia
J ose Sidnei Colombo Martini
(
8etr6nica Digital- Teorio e Laboral6rio
Introduc;:iio
A digitalizar;ao das informar;6es nao s6 tern movimentado as aplicac6es
diretamente relacionadas a ela, como a informatica e as telecomunicar;:6es, mas
tambem inUmeros outros setores da atividade humana. RoOOs realizam atividades
consideradas nacivas aos seres humanos nas indUstrias de transfonnayao. Cart6es
inteligentes ja podem substituir com seglU"anc;:a boa parte do dinheiro utilizado em
transa~es corriqueiras do cotidiano. Etiquetas eletronicas jil podem facilitar 0
pagamento da taxa de pedagio sem a necessidade de parar. Computadores cada
vez menores e sensores mais eficientes monitoram sinais vitais do organismo. Os
sistemas de monitorar;:ao via satelite ja podem seT usados para auxiliar a
localizac;:ao de veiculos e cargas desaparecidos. Sistemas computadorizados
podem controlar eletrodomesticos ligados a Internet e monitorar residencias,
pnhlios, hospitais e complexos hospitalares.
Estes sao alguns exemplos, dentre muitos, da enonne versatilidade exibida
pela combina~ao da integrar;ao de fun~oes via microeletronica e digitalizaJ;ao das
infonna~6es. A amplia~o da capacidade de armazenamento de informa~6es, 0
aumento da velocidade de processarnento dos cornputadores, a rniniaturiza~ao
dos componentes e a mobilidade sao alguns dos novos desafios a serem vencidos
nas novas tecn6logias.
o
objetivo deste livro e tomar-se urn guia para 0 aprendizado da
eletronica digital basica no laboratorio para as alunos dos cursos de engenharia
eletrica e de cornputa~ao. Trata-se de urn curso em que sao apresentaclas dez
experiencias constituidas das seguintes etapas: breve introdu~ao teorica, projeto
a ser realizado previamente a experiencia e rnontado no laboratorio, prova de
habilita~ao a realiza<;ao da experiencia, procedirnento da experiencia e
exercicios de avalia¥a.o dos conhecirnentos adquiridos durante os experirnentos.
Ele fOi criado para a aplica~ao de urn projeto pedag6gico inmito desenvolvido para as laboratorios dos cursos de engenharia em que as etapas de
prepara<;ao para a experiencia e 0 suporte do professor ocorrem a distancia e
on- line. Este fato levou a cria~ao de uma literatura de conteudo amigavel e de
facH assimila~ao tanto para os curses em que a nova sistematica e proposta,
quanto para os curses tradicionais.
E urn
guia para 0 professor e para 0 aluno, no sentido de priorizar a sua
com 0 laboratorio, desde que adquira 0 embasamento teorico necessano para a reaiizayao da parte experimental. Prop6e-se que 0 aluno, ao termino
do curso, esteja preparado para cursar as disciplinas subsequentes, tais como
intera~ao
microprocessadores, arquitetura de computadores e comunicat:;6es digitais.
Consideram-se pre·requisitos para a elabora¢o das experiencias apresentadas 0
conhecimento de opera~6es booleanas NOT, AND, OR, XOR, algebra booleana,
propriedades e teoremas, portas l6gicas, circuitos combinacionais.
Prop6em·se sempre quatro conjuntos de experiencias e quest6es de
avaliayao com 0 intuito de que, caso 0 aluno nao seja aprovado em uma etapa,
retorne, refac,:a a sua preparac,:ao e volte aquele item do processo em que nao foi
aprovado. Desta forma, estao previstas ate quatro reciclagens do aluno.
E1etronlca Dlgila!- Teolia e Labora t6 r1o
Sobre os Autores
Prof. Dr. Paulo Alves Garcia
Engenheiro eJetricista modalidade eietronica, graduado em 1978, pela
Faculdade de Engenharia da Funda~o Armando Alvares Penteado (FAAP), Sao
Paulo, SP. Mestre em Engenharia Eletrica, pela Universidade Presbiteriana
Mackenzie, Sao Paulo, SP, tendo recebido 0 titulo em 2000. Doutor pela Escola
Politecnica da Universidade de sao Paulo, sao Paulo, SP, com a obtem;ao do titulo
em outubro de 2005. Atuou nas empresas: Honeywell, Ford , Oiglcon, Engemaiic e
K10ckner Moeller em cargos tecnicos e gerenciais na area de Automa<;:ao e Centrole
descle 1979. Fai professor do Curso de Engenharia Eletrica da Faculdade de
Engenharia da Funda9ao Armando Alvares Penteado (FAAP), de 1987 a 2006,
ministrando as disciplinas de Sistemas Digitais e Circuitos Eletricos. Foi Coordenador do Curso de Sistemas de Informa~ao da Uniban, de 2001 a 2003. Atualmente
e Coordenador do curso de Engenharia Eletrica e professor tempo integral da
Escola de Engenharia da Universidade Presbiteriana Mackenzie, ministrando
discipiinas das areas de Comun ica~oes, Comunicac;6es Wireless e Sistemas Digitais,
nos cursos de Gradu a~ao e P6s-Gradua¢o em Engenharia Eletrica, atuando
tambem como professor responsi:IVel pelo Curso de P6s-Graduac;ao Lato Sensu em
Engenharia de T elecomunica~Oes. Desenvolve pesquisa e projetos principaimente
nos seguintes temas: Telecomunica~6es, Sistemas Wireless, PLC, Ensino a Dist~n­
cia, Sistemas Digitais, Arquitetura de Computadores, T ecnologia da Informa¢o
aplicada a Educa~o.
Prof. Dr. Jose Sidnei Colombo Martini
Engenheiro eletricista, modalidade eietronica , graduado pela EPUSP, Escola
Politecnica da Universidade de sao Paulo, em 1970. Mestre e doutor em
Engenharia Eietrica e livre-docente peJa EPUSP em 1975, 1982 e 1992 respectivamente. Professor da Escola de Engenharia Maua de 1971 a 1973. Professor do
PCS, Departamento de Engenharia de Computa~ao e Sistemas Digitais, da EPUSP
desde 1974. Professor titular do PCS desde 2002 , sendo seu atual Chefe de
Departamento. Atuou profissionalmente na FDTE, Funda~o para 0 Desenvolvimento Tecnol6gico da Engenharia, SABESP - Saneamento Basico do Estado de
Sao Paulo. Foi diretor na COMSIP Engenharia S.A. , COPESP - Coordenadoria de
Projetos Especiais do Ministerio da Marinha, eBB I nstrumenta~ao e Centrole,
CEGELEC Engenharia SA e ALSTOM. Foi presidente da EPTE, Empresa
Paulista de Transmissao de Energia Eletrica S.A. e da CTEEP, Companhia de
Transmissao de Energia Eletrica Paulista por uma decada. Desenvolve pesquisas
nas areas de Engenharia E!etrica, Sistemas Digitais e Sistemas Abertos de
Automa~ao,
Belr6nica Digital- Teona e Laborat6rio
CapItulo
Experiencia N2 1
Familias L6gicas TTL e CMOS
~
f¢:
l~
BE
1.1
Introdu~ao
te6rica
As funr,:6es 16gicas sao realizadas por componentes integrados, que
contem transistores, climios e resistores. Os transistores podem ser bipo!ares
ou de efeito de campo, como, por exemplo, os MOSFETs (Metal Oxide
Semiconductor Field Effect Transistor). Dependendo de quais componentes
sao utilizados e da maneira como sao interconectados, foram desenvolvidas
diversas familias 16gicas:
•
DL (Diode Logic) utiliza resistores e diodos.
•
DCfL (Direcct-Coupled-Transistor Logic) utiliza resistores e transistares.
•
RTL (Resistor- Transistor Logic) resistores e transistores.
DTL (Diode-Transistor Logic) resistores, diodos e transistores.
' .
TIL (Transistor-Transistor Logic) resistores e transistores.
ECl (Emitter-Coupled Logic) utiliza resistores e transistores.
III (Integrated-Injection Logic) usa resistores e transistores.
CMOS (Metal-Oxide-Semiconductor Logic) transistores de efeito de
campo MOS canal N e canal P.
Convem ressaltar que as circuitos integrados digitais, inicialmente utilizados na consbuyao de computadores, sao hoje Iargamente empregados em
outras areas , como na digitalizac,:ao de sinais anal6gicos de voz em telefonia, de
video em televisao, em equipamentos de automac,:ao, equipamentos medicos, de
alarrne, de medic,:ao etc.
Experiencia
N~
1 - Familias L6gicas TIL e CMOS
Cada familia apresenta caracteristicas pr6prias quanto a complexidade de
implementayao, consumo de potencia, velocidade de chaveamento (frequencia
de operac;:ao), confiabilidade (margem de ruido) etc. Naturalmente essas caracteristicas influenciam no custo e no tipo de aplicac;:ao. Por exemplo, para
abaixar 0 custo de operac;:ao, e desejavel diminuir 0 consumo de potencia. Caso
se deseje processar maior quantidade de informac;:ao num mesmo intetvalo de
tempo, necessita-se velocidade de chaveamento maior. Algumas dessas famHias
jii se tornaram obsoletas e outras foram subdivididas, sofrendo evoluC;:6es e
aperfeic;:oamentos. Atualmente, as familias J6gicas utilizadas estao divididas em
dois grandes grupos: TIL e CMOS.
Vamos estudar inicialmente as familias TTL.
1.1.1 Familia 16gica TTL L6gica de transistores e transistores
A familia 16gica TTL funcicna com tensao de alimentac;:ao padronizada em
5V. Sao disponiveis em duas versoes: uso comercial e militar. A versao de uso
militar possui uma faixa de especificac;:ao maior quanta a temperatura de
operac;:ao. A nomenclatura da serie inicia-se com 74 para a serie comercial e 54
para a militar.
74XXX - comercial (0 a 70"C)
54XXX - militar (-55 a 125°C)
Alimentac;:ao:
74XXX - 5,OV +/- 5% (maxima 7,OV)
54XXX - 5,OV +/- 10% 0J,
max. 5,5V)
A Tabela 1.1 apresenta urn resumo das especificac;:6es para uma porta
tipica TTL:
V ih
tensao minima de entrada para nivell6gico "1"
12,OV)
Vi!
tensao maxima de entrada para nivel l6gico "0"
IO,8V)
V ah
tensao minima de saida para nivell6gico "1"
12.4V)
Vol
tensao maxima de saida para nivel16gico "0"
IO.4V)
Tabela 1.1 - Tensoes de entrada e saida padronizadas nas familias TIL.
Eletrbnica Digita! - Teona e Laborat6no
Pelo grafico da Figura 1.1 nota-se , por exemplo, que 0 nlvell6gico "0" na
entrada nao corresponde a urn unico valor da tensao, mas sim a uma faixa de
tensoes. 1550 tambem ocorre para os nlveis "0" na saida e 'T' na entrada e na
saida. Alem disso , as faixas para os niveis 16gicos "0" na entrada e na saida sao
diferentes. 0 mesmo acontece com os niveis 16gicos "1" na entrada e na saida.
A razao disso e tomar compativeis as saidas e as entradas de portas de uma
mesma famllia.
5,0 +----~=-=---­
Nivell6gico "1"
Voo
4-------------------------MlIrgem de ruido
v" +------------------------v" +-------~~~~~------­
Margem de ruido
v> +-------~~~~~----­
Nivel16gico "0 "
0,0+-- -- - - - - -- -- --
----
Figura 1.1 . Nive is Ibgicos padro nizados nas familias TTL.
lih
corrente de entrada para nivel l6gico "I"
Ii!
corrente de entrada para nivel l6gico "0"
loh
corrente de saida para nive! J6gico ''1''
101
corrente de saida para nivel J6gico "0"
Tabela 1.2 - Nomenclatura das correntes de e ntrada e
saida padronizadas nas familias TTL.
Figura 1.2 - Sentido das corre ntes de e ntrada e saida padro nizadas nas familias TTL.
Urn outro fatar muito importante na escolha do componente adequado
para determinada apJica<;:ao e a velocidade de seu chaveamento, a qual esta
relacionada com os diversos tempos fomecidos nos manuais, como, por
exempio, 0 tempo de propaga<;:ao, de transi<;:ao etc. Esses tempos sao devido
principalmente as varias capacitancias associadas aos componentes discretos
contidos na pastilha. Os tempos de propaga<;:ao sao:
Experiencia N2 1 . Fi;lmilii;l$ L6gicas TTL e CMOS
•
~LH -
•
tpHL - atraso de propaga~ao na trans i~ao "1" para "0"
o
atraso de
propaga~ao
na transiyao "0" para" 1"
conhecimento dos tempos de atraso
e muito
importante no projeto
pratico dos circuitos. A fim de evitar 0 aparecimento de pulsos espurios
indesejaveis au ter-se 0 conhecimento de cnde eles ocorrem, deve-se fazer 0
chamado diagrama de tempos , que consiste em desenhar as formas de onda
afetadas pelos diversos tempos de propagayao. Cada porta possui urn atraso
bern determinado. 0 que nao se pade garantir e que todas as portas de urn
mesmo tipo tenham exatamente 0 mesma atraso.
1.1.1.1 As subfamillas TTL
Com a evoluc;:ao das tecnoiogias, os circuitos inter:los dos componentes
foram sendo aperfei<;oados para oferecer caracteristicas mais favon'iveis,
principaimente no que diz respeito a velocidade de chaveamento e ao consum~
de pot@ncia. Apresentam-se a seguir a nomenclatura e as caracteristicas das
principais subfamllias TIL:
Padrao, 74XXX.
•
Low Power: 74LXXX . utiliza resistores internos de valores altos.
Demora a entrar e sair da satura~ao , porem apresenta baixo consumo.
•
High Speed: 74HXXX - utiliza resistores de valor baixo. Entra e sai
rapidamente da satura~ao, porem com alto consumo.
•
Schottky: 745XXX - utiliza diodes internes scho ttky para grampeamento das junc;6es (V = O,4/0,5V). Evita a saturac;:ao profunda das
junc;6es. sao adicionados resistores de baixo valor.
•
Low Power Schottky: 74LSXXX - utiliza diodos schottky, porem
resistores de alto valor.
•
LS Avanc;ado: 74 ALSXXX - foram realizadas alterar,:6es fisicas nos
componentes, que visam a reduzir as capacitancias e indutancias
internas e, consequentemente, aumentar as velocidades de chaveamento. Com 0 aumento dos resistores internos, reduz-se 0 consumo.
Schottky Auan ~ado: 74i\SXXX idem em relo~5.o
urn ganho em velocidade e redur;ao de consum~ .
•
e
0
00
shottky. Houve
Schottky Auancado Fairchild: 74FXXX - idem, porem com ganho
em velocidade e consumo em relar;ao ao AS.
A Tabela 1 .3 descreve de forma comparativa a velocidade de chaveamento
consumo de patencia das principais subfamilias TIL
E1etronica Digital - Teoria e Laborat6ri::>
VEL.QCIDADE
TTlM rilpida
COl\'SUMO DE POTENClA
blIixo
74L
74ALS
74LS
74F
741'S
74
745
74AS
74F
7<5
74ALS
74LS
74
74L
1
1
.'0
lTh'Iis len""
Tabela 1.3 -
Compara~o
velocirlarle
consumo nas principals subfamilias TTL.
X
A Figura 1.3 mostra a velocidade de chaveamento em comparat;ao com
consumo de potencia das principais subfamilias TIL:
74LS
10
74
0
0
7
74H
5
3
2
0
74ALS
0
74F
7<5
0
0
74AS
0
235
10
20
30
Pd(mW)
40
Figura 1.3 - Grafico comparativo:
veJocidade x consumo nas principais subfamilias TTL.
Subfamilia
Pre Hxo
TTL convencional
74
74H
74L
TIL alta veloddade
TIL baixa potentia
TTL SCHOTTKY
TIL SCH. bx. potencia
TIL SCH. bx. potencia
avan~ado
TTL SCHOITKY
avan~
TTL SCHOTTKY
av~o
Fairchild
Tempo de propaga~o medio
por porta (ns)
Potencia
dissipada tipica
por porta (mW)
Frequencia
milxima de
opera9io (MHz)
10
25
SO
745
74LS
9,5
10
22
1
19
2
74ALS
4
1,2
60
74AS
1,5
8,5
160
74F
3
5,5
125
6
33
3
TabeJa 1.4 - Tempo de pro paga~o medio, potencia dissipada e
frequencia milxima de o p era~o das principaiS subfamilias TTL.
Experiencia Ng 1 - Familias L6gicos TIl. e CMOS
3
100
33
0
Com 0 objetivo de comparar as diversas subfamilias TTL e fomecer dados
para 0 projeto de circuitos utilizando esses componentes, as Tabelas 1.4, 1.5 e
1.6 apresentam as caracteristicas eletricas das principais subfamilias jei mencionadas.
Subfarnilia
I" (mA)
Ilh (J,LA)
101 (rna)
I"" (mA)
74
74L
- 1,6
- 0,18
- 2,0
- 0,4
-0,2
- 0,5
- 0,6
40
10
50
20
20
20
20
16
-D,4
-0,2
74H / 745
74LS
74ALS
74A5
74F
3,6
20
8
8
20
20
- 1,0
-D,4
- 0,4
-2,0
- 1,0
Tabela 1.5 - Valores tipicos de corrente para as principals subfamilias TTL.
Subfarnilia
V .. (V)
V", (V)
V 1h (V)
74
74L
74LS
2,4
2,4
2,7
2,7
0,4
0,4
0,5
0,5
2,0
2,0
2,0
2,0
0,8
0,7
0,8
0,8
74ALS
Vo; - 2
0,5
2,0
0,8
74A5
Vee - 2
0,5
2,0
74F
2,5
0,5
2,0
0,8
0,8
74H / 745
Vii
(V)
Tabe1a },6 - VaJores tipicos das tensOes de entrada
e saida para itS principais subfamilias TTL.
1.1.1.2 Acoplamento entre portas TIL
As tens6es e correntes de entrada e saida estao relacionadas ao numero
maximo de entradas que uma saida e capaz de alimentar. Essa capacidade de
alimenta<;ao e definida peias correntes de entrada e saida das portas TTL.
Definem-se entao os parametros relacionados corn a acoplamento entre portas
TIL
a) FA N-OUT: representa a quantidade de portas TTL que pode ser
conectada na saida de uma porta TTL.
EletrOnica Digital - Teotia e Laborat6rio
m.
Exemplo, 74 =:> 74 =:> 10
74LS =:> 74LS =:> 20
b) FAN-IN: significa quantas cargas TIL padrao representa cada entrada
do circuito integrado.
1 UL = 1 unidade de carga de 1 TTL padrao
Nivell6gico 1
~ lih =
40)JA e nivell6gico 0 =>
Exemplo, TrL 74LS =:>
I, ~
400~A =:>
l ~ ~ 20~
Iii =
A =:> 20"A /
400"A / 1600"A
~
1.6mA
40~A
O,5UL
O,25UL
In
~
\"
+-
""
-+
I~
+-
,."
.,-+
I~
+I.,
->
Figura 1.4 . Correntes de acoplamento entre portas TTL.
A Tabela 1 .7 mostra 0 parametro UL (unidade de cargal que representa
uma entrada e quantas ULs uma saida pode alimentar para as principais
subfamilias TTL:
Subramilla
UL-entrada
UL-entrada
UL-saida
UL-saida
74
1
0,25
1
10
10
0,12
1,25
1,25
0,5
0.5
0.25
5
25
10
10
0.5
0,5
0.31
74L
74H / 745
74L5
74ALS
74A5
74F
Tabela 1.7 - Parametros para
0.13
50
25
0,38
interliga~o
2,3
12,5
5
5
12.5
12,5
das subfamilias TTL.
Experiencia N2 1 - Familias l..6gicas TTL e CMOS
Para exemplificar este estudo, apresenta-se na Figura 1.5
interno de uma porta NAND. 0 seu funcionamento e 0 seguinte:
0
diagrama
Quando as duas entradas El e E.z estiverem em nivel l6gico alto, 0
transistor estara cortado e a sua jun¢o base-coletor atuara como urn
diodo, que alimenta e pelariza Q2' levandcro it satura~ae. Com a
satura~ao de Q2' a sua tensao de coletor cai, despolarizando e cortando
Q3' Por outro lado, a base de Q4 e a1imentada e polarizada por Q2'
ficando, e nta~, Q4 saturado. Nesta situa~ao, tem-se a saida aterrada
atraves de Q 4 que mantem urn nivel de tensao de saida correspondente
a tensao de satura<;ao de Q4, 0 que constitui nivel l6gico baixo.
Quando uma das entradas E} ou E:z, ou ambas estiverem em nivel
l6gico baixo. 0 transistor Q} conduz (saturado), cortando a polariza\ilo
da base de Q2' Com 0 Q 2 cortado, nao se fornece corrente de base
para Q4' levando-o ao corte. Par outro !ado, a tensa.o no coletor de
Q2 sobe, po!arizando e levando Q 3 a satura<;ao. Nesta situa~ao , a
saida sera alimentada por Q 3 em serie com 0 diodo , 0 que caracteriza
a saida para nivell6gico alto.
+5V
~D-Saida
1,6K
4K
Q,
Q,
Q,
16K
5.ida
E,
'4
Figura 1.5 - Diagrarna intemo de urna porta NAND • TTL padrao.
A Figura 1.6 apresenta 0 diagrama interno do mesmo tipo de porta
(NAND) nas subfamllias LS. 0 funcionamento e ano3logo ao descrito na Figura
1.5, porem destaca-se neste case, a utilizayao dos diodos SCHOTTKY:
E1etrOnica Digital - T eona e Laborat6rio
+5V
TTL LS
110
,
7.6K
18K
,~"
~
,~"'"
~
~"
c.
5K ' "
"
5K
-V
J
r.
J
15K
21<8
-~
Saida
3K5
- .L
Figura 1.6 - Diagrama interne de uma porta NAND - TTL LS.
1.1.1.3 Tipos de saidas TIL
Existem tres tipos de saidas nos circwtos integrados das familias 16gicas TIL:
•
Saidas Totem Pole
Saida,s Co!etor Aberto (Open Colector)
•
Saidas Tri-State
As saidas Totem Pole sao as rnais utilizadas nas familias 16gicas TIL e
estao exemplificadas na Figura 1.7. Sao utilizados dois transistores de saidas, no
exemplo, Q 2 e Q3- Esses transistores conduzem alternadamente. Quando Q 1
estiver saturado, a sua tensao de coletor cai, despolarizando e cortando Q2- Por
outro lado, a base de Q 3 e alimentada e polarizada por Ql' 0 que toma Q3 saturado. Nesta situa<;ao, tem-se a saida aterrada atraves de Q2 . que mantE~m um
nivel de tensao correspondente a tensao de saturar;ao de Q2' 0 que representa
nlve! l6gico baixo.
Quando Q 1 estiver cortado, nao fornecera corrente de base para Q2'
levando-o ao corte. Por outro lado, a tensao no coletor de Q 1 sobe, polarizando
e levando Q 2 a saturar;ao. Nesta situar;ao, a saida sera alimentada por Q2 em
serie com 0 diodo, 0 que a caracteriza para nivell6gico alto.
Esse tipo de saida permite uma baixa impedancia para a carga e a
descarga das capacitancias dos circuitos alimentados por ela. Esse fato
proporciona uma rapida comutar;ao em cargas com alta capacitancia.
Experiencia N2 1 - Familias L6gicas TTL e CMOS
As principais Iimita<;6es das saidas Totem Pole sao a tensao de
aiimenta<;ao restrita a 5Vcc e a impossibilidade da Iigaryao de saidas em paralelo.
A conexao de saidas Totem Pole em paralelo, no caso de uma delas estar em
nivel l6gico alto e a outra em nivel l6gico baixo, pode causar a circula¢o de
uma corrente excessiva peJos respectivos transistores de saida que estejam
saturados e ocasionar a sua queima.
+5V
130
16K
Cll,
'
'
C Q,
,.
cf--<
$aida
" Q,
Salda: "I" ~conduz
~ cortado
"0. O2 cortado
Q 3 00nduz
F\?rmite zilimentar cargas
~pacltivas sem diminui¢o dll
veJocidade de chaveamento
-
Figura 1 .7 - Diagra ma interno d o circuito de s aida Tote m Pole d e uma porta TIL.
As saidas do tipo Coletor Aberto (Open Colee tor) disponibilizam 0 coletor
do transistor de saida de forma totalmente livre de conex6es. Desta forma, e
passivel conectar uma carga extern;) com tensao de alimenta~ao dife nmle de
5Vw aiem da possibilidade de comutar correntes mais elevadas que nas saidas
Totem Pole tradicionais. Atrave.s de saidas coletor aberto e passivel converter
as l6gicas de 5Vcc em outros niveis de tensilo e chavear 0 dispositivo de maior
consumo de corrente, tais como lampadas, rele.s e solenoides. Esse tipo de saida
estb exemplificado na Figura 1.8.
+5V
R
-~VC'C
Ter'lS6es diferentes de SV e 11'IlIior
alpacidade de saida em
corrente
"
Figura 1 .8 - Diagra ma intemo do circuito de saida Cole to r Aberto d e uma porta 1TL.
E1etrOnka Digital- Trona e Laborat6rio
As saidas Tri-State, aiem dos estados zero e urn, possuem a estado
desligado ou tambem chamado estado Z (alta impedancia). Esse tipo de saida e
muito utilizado em circuitos com barramentos. Os barramentos interligam varios
dispositivos em paralelo e obviamente esses dispositivos nao podem fomecer
corrente ao mesmo tempo, au seja, apenas urn circuito de cada vez deve ser
habilitado. Sendo assim , os dispositivos que nao estiverem habilitados devem
estar com as suas saidas desligadas. A Figura 1.9 representa urn buffer de
comuta~ao Tri-State.
N!wis de saiw: 0.1, Z => alta
Y=Ase C=Q
ZseC=l
Figura 1.9 -
im~nda
(aberto)
ApliCll~ an chaveamenlo de barramenlos (permile a
IIga¢o de oomponentes an PlIralelo)
Representa ~ao
de um buffer de
comuta~o
Tri-State.
A Figura 1.10 mostra a circuito intemo de uma porta NAND TTL com
saida Tri-State. Percebe-se que, quando a entrada C estiver em nivell6gico alto,
Q 3 ira para a saturar;ao gerando dois efeitos: Q 1 conduz, despolariza a base e
corta Q 2 que deixa de alimentar a base de Q 6' levando-o ao corte; desvia a
corrente de base de Q4 atraves do diodo, causando-lhe corte. Q 4 que , por sua
vez, deixa de alimentar a base de Qs, leva igualmente ao corte. Portanto, tem-se
uma saida Totem Pole em que as dois transistores de saida estao desligados.
+ 5V
,) 0.,
e
"
E,
?
Q,
Q,
f-
Q,
Ez
" 0.
c
" Q,
~
':-
~
F
Figura 1.10 - Circuito interno de uma porta NAND TTL com saida Tri-8tate.
Experiencia N2 1 • Fam!lias L6gicas TIL <: CMOS
1.1.1.4 Oscilador ast avel TTL
Frequentemente hi:! necessidade da gera~o de sinais retangulares com
nivel 16gico TIL 0 oscilador da Figura 1. 11 e uti! para a gerac;:ao de sinais de
rel6gio e bases de tempo.
R
Vo
(3)
(I)
(2)
c
Figura 1.11 - Circuito de urn O$cilador astlwel com inversores TIL.
1 .1.1.4.1 Analise de funcionamento do circulto - Tempo de carga
A Figura 1.12 mostra as formas de onda tlu d n :uito da Agura 1.11 nos
pontos (1), (2), (3) e IVd'
v
v.'"
,
I
v.
Vch
VOh
v
(3)
v.,
v.
V,.
V.
I
I
I
I
I
I
I
I
T,
T,
T,
I
I
I
I
T,
T,
I
I ,
I
T,
L
T,
J
T,
I
T,
I ,
I
Figura 1 .12 - Formas de onda do oscilador TIL nos pontos (1). (2). (3) e
E1etrOnica Digital - TeeJia e Laborat6rio
,
I
(Vol.
para Vu ~ 0,8V; V,, ~ 5,OV e Voh~ 2,4V => T, ~ 0,798 RC
1.1.1.4.2 Analise de funcionamento do circulto - Tempo
de descarga
Vil= (Vih + VotJ e - T2/Re
para V;h ~ 2,OV; Vu ~ O,8V e V,*,~ 2,4V => T2 ~ 1,7 RC => Tl + T2 ~ 2,49 RC
1 .1.1.5
Consldera~oes
de projeto
Em seguida, acompanhe algumas regras importantes para
circuitos que se utilizam das familias l6gicas TTL:
0
projeto de
Deve~se
utilizar capacitores de desacoplamento na alimenta~ao de
cada CI (0 ,01 nF entre 0 Vee e 0 terra) para elimina.yao de spikes,
devido ao chaveamento das saidas Totem-Pole.
• E preciso
em que
•
0
utilizar capacitores de limtalo (10 ~F) nos pontos da placa
Vcc e aplicado.
Procedimento a
seT
TIl. nonnal
seguirlo com as entradas inativas:
TILLS
Em>do!
(b)
(oj
Fig ura 1.13 - Como conectar e ntra das ina tivas.
•
Os circuitos que tiverem parte anal6gica e parte digital devem ter dois
terms OS quais, preferencialmente, devem estar separados OU, se for
necessaria a sua interliga~ao. esta deve ocorrer somente no ponto de
menor impedancia em rela~ao a fonte.
Experimcia N~ 1 - Familias L6gicas TIl.. e CMOS
1.1.2 Familia 16gica CMOS
As familias 16gicas CMOS revolucionaram 0 projeto de circuitos digitais.
Inicialmente apresentavam as vantagens de baixo consum~ , maior irnunidade a
ruidos eletricos e possibilidade de operar com tens6es de alimenta¢o diversas. A
Iimit3c;ao apresentarla pelas fam1lias 16gicas CMOS iniciaiS era a menor velocidade
de comuta9io em reJac;ao as tecnologias TIL. Posteriormente. com 0 desenvolvimento das familias CMOS de alta velocidade, essa ]irnita¢o deixou de existir.
o aspecto baixo consumo permitiu a utilizayao desses circuitos em
equipamentos portateis e de pequeno tamarmo, alimentados por baterlas. A
maior imunidade a midas eletricos permitiu 0 desenvolvimento de prociutos para
operac;ao em ambientes ruidosos. tais como a ambiente industrial. A f1exibilidade
na tensao de alimentac;:ao pennitiu a facil operayao dos circuitos que utilizarn
essas familias, diretamente alimentadas por baterias, com as mais variadas tens6es,
o que petmitiu a dispensa na utiliza~o de fontes de alimentar;ao estabilizadas.
Devido as suas caracteristicas favoraveis, atualmente mais de 80% dos cir~
cuitos integrados utiliza transistores MaS na composir;ao de seus circuitos
internos.
Para a melhor compreensao do funcionamento e das caracteristlcas das
familias l6gicas CMOS, inicia-se uma revisao quanta aos transistores de efeito
de campo MOS.
1.1.2.1 Transistor de efeito de campo
MOS (Metal Oxldo Silicio)
Sao disponiveis quatro tipos de transistores de efeito de campo MaS;
•
Transistor de efeito de campo MaS com enriquecimento - canal N
•
Transistor de efeito de campo MOS com enriquecimento - canal P
•
Transistor de efeito de campo MOS com
deple~o
- canal N
Transistor de efeito de campo MaS com
deple~ao
- canal P
As Rguras 1.14, 1.15, 1.16 e 1.17 exibem a
dos transistores de efeito de campo ja relacionados.
descri~ao
e a
polariza~o
as transistores de efeito de campo com enriquecimento, quando
canal
submetidos a uma tensao porta~fonte igual a zero, nao apresentam
completo, constituido de duas regi6es de material semicondutor, separadas.
°
Betronica Digital - Teona e Laborat6rio
Tomando a exempla da Figura 1.14 em que se tern urn transistor com canal N,
o substrata e farmado por semicondutar P.
rv
Aa aplicar-se uma tensao porta-fonte
pf} positiva, cargas negativas
(eletrons) alinham-se ao canal na regiilo do substrato entre as duas porc,;6es N.
Esses eletrons preenchem as lacunas da regiilo P ate que, com 0 excesso de
eletrons, 0 substrato comporte-se como urn semicondutor N, unindo 0 canal.
Com a existencia do canal , come~ a surgir a corrente dreno-fante Odf)' Quanta
maior for Vpf maior sera a cancentra¢o de eletrons no canal, a que aumenta a
sua largura e reduz a sua resistencia. Consequentemente, a corrente Idf cresce.
Desta forma, e passivel controlar a corrente de dreno por meio da tensao de
porta. Na caso de urn transistor canal P, invertem-se a sinal das tens6es e 0
sentido das correntes.
v&
V.
,+
Fonte
+
",,"
",,"0
Lm
UO
~
Substrato P
v,
Figura 1.14 - Transistor de efeito de campo MOS com e nriqllecimento - canal N.
Para condlQir:
Vpf<Vt <O
Substrato N
V.4--4v, -- -
Agura 1.15 - Transistor de efeito de campo MOS com eruiquecimento • canal P .
Os transistores de efeito de campo com dep\e¢o, diferentemente do tipo
enriquecimento, ja possuem urn canal formada , mesmo com tensao Vpf igual a
zero. Variando entao 0 valor de Vpf• e passivel variar a largura do canal e,
consequentemente . a sua resistencia e a corrente ~f' No caso de urn transistor
canal N, por exemplo, ao aplicar uma tensao Vpf menor que zero, para urn dado
valor de tensao, e passivel reduzir a largura do canal a zero. Nesse caso, a
Experiencta N'" 1 - Fammas L6gicas TI1... e CMOS
corrente ~I vai jgualmente a zero. Para 0 transistor canal P com deplecao, vale a
inversao da polaridacle das tens6es e do sentida das carrentes.
v,
Figura 1.16· Tra nsistor de efeito de campo MOS com de pJe.;ao· canal N.
Para conduzir:
VpI < V,> O
Substrato N
Figura 1.17 - Transis tor de efe ito de campo MOS com
de pJ~o·
cana l P.
1 .1.2.2 Inversor CMOS
E passivel ilustrar facilmente a aperar;aa das circuitas l6gicas das familias
CMOS por meio do fun cionamento de urn inversor CMOS, confonne indica a
Figura 1. 18.
Quando a entrada E esta em nivel l6gico alto, a porta do transistor T2'
canal N estara positiva em relar;ao a fonte . Portanto, T2 vai conduzir a conexao
da saida S a terra, gerando entao nivel l6gico baixo na saida. Consequentemente , a tensao de porta de T1 estara no mesmo nivel de sua fonte, 0 que
causa a nao condur;ao de Tl'
Eletronica Digital · T eona e Laboratorio
E
Figura 1.18 - Circuito"intemo de urn inversor CMOS.
Por outro lado, quando a entrada E est§. em nivell6gico baixo, a porta do
transistcr T 2 • canal N, estara com a mesma tensao da fonte. Desta forma, T z
nao vai conduzir. Consequentemente, a tensao de porta de T 1 estara negativa
em relacao it sua porta,
0
que fara com que T 1 conduza e aplique a tensao em
nivel l6gico alto it saida S. A Tabela 1.8 resume as tensOes de T l e T 2 , bern
como as situar;6es de condur;ao e nao conduc;ao dos transistores.
vpl T1 vpf T2
E
T,
T,
Nao
0
<0
~O
Conduz
1
=0
>0
Nao
conduz
conduz
conduz
S
1
0
Ta bela 1.8 - Tensoes no inve rso r CMOS .
., -.------- ----r---
- - - --
- - - - - - --
,
:. : Observa~ao . Se TIe T2 conduzirem simultaneamente, Vdd sera curto-circuitado a terra.
'.'-:;. . -. __ . __ _ __ . L_ _ __ _ _ _ __ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _..J
1.1.2.3 Consumo de potilncia
Urn dos aspectos mais importantes a serem analisados nos componentes
atuais e 0 consum~ de energia. Equipamentos portateis e alimentados por
baterias exigem urn baixo consumo para que possuam uma autonomia
significativa. Uma analise do consumo de potencia de urn componente CMOS e
Experiencia
N~
1 - Familias L6gicas TIL e CMOS
feita atraves do estudo de urn inversor, em cuja entrada e aplicada uma onda
quadrada, conforme a Figura 1.1 9:
E
s
p
Figura 1.19 - Onda Quadrada aplicada a urn Inversor CMOS.
A potencia obtida na saida e a sua
calculadas conforme detalhamento a seguir:
rela~ao
com outras variaveis sao
Percebe-se, entao, que a potencia dissipada em urn drcuito CMOS
depende do quadrado cia tensao de alimenta¢o e da frequencia de trabalho.
lsso explica 0 fato pelo qual os processadores atuais, que trabalham com
(
Eletronica Digital- Teerla e Laborat6rio
frequencias elevadissimas, se recluzem as tens6es de alimenta<;6es dos componentes. A Figura 1.20 compara 0 cornportamento do consum~ x frequencia
entre as farnilias 16gicas TTL e CMOS:
P(microV)
l0000r-______________nL
~_
f clkmfur;
1000
100
CMOS
5V
IOV
~,5 MHz
0 .0 MHz
J4004 RCA
10
• 0
0.1
consumo ilumen0 com a frequencia
. entre 2 e 5 MHz, consumo igual ao do TI1.. LS
0.01
O.cXH
100 lK 10K lOOK 1M 10M
f(Hz)
Figura 1.20 - Gnifico de consumo x freque ncia nos circuitos CMOS.
1.1.2.4 Impedancia de saida e fan·out
A Figura 1.21 rnostra que, para obter nivel 16gico alto na saida de urn
componente CMOS, 0 transistor canal P estara conduzindo. A corrente de
carga percorre a resistencia intema de saida Roh desse transistor. Quando 0
cornponente estiver alimentando outras cargas CMOS, uma vez que 0 seu
consumo de corrente de entrada e praticarnente desprezivel, a queda de tensao
na resistencia ~h e muito pequena. Assirn, nivel16gico de saida e praticamente
igual a vdd' mesmo para urn nfunero grande de portas CMOS conectadas a uma
saida CMOS. Percebe-se entao que 0 fan-out de urn componente CMOS e
muito alto e pade chegar a uma centena, au seja, e tao grande que naa e necessario preocupar-se com ele.
A Figura 1.22 mostra que, para obter nivel 16gico baixo na saida de urn
componente CMOS, 0 transistor canal N estara conduzindo. Desta forma, a
corrente de carga vai percorrer a resistencia interna de saida Rol desse transistor.
o valor de Rol e suficienternente baixo (dezenas de ohms), muito menor do que
as resistencias de carga que representarn entradas CMOS, a que garante uma
tensao pr6xima de zero volt na saida de um componente CMOS, mesrno para
urn numero grande de entradas CMOS conectadas a essa saida. Confirma-se,
nesse caso tarnbem, a alto valor de fan -out para essa tecnologia.
Experi€mcia NQ I - Fam1lias L6gicas TIL e CMOS
Condll.l
""
p
R..t,=cte.
t
V""
V",
V",
'1/
N
V.,
Cortlldo
Valores lipicos de Roo n~
regiAo linear, 100 ohms II lK
Para valol'l!S de V dip J}e<luenos
I\.t, = de . (~»f\..,J
(0)
(b)
(.)
Figura 1.21 • (a) Clrcuito de s a ida equiva lente do transistor CMOS canal P de um
(b) inve rsor CMOS. (c) curva caracteristica (dl x Vdf de um transistor CMOS canal P .
V"
v~
Cortado
P
~
I..,
R,
I\.t,"'cte.
t
V.,
V""
v.,
N
Cond~
Valores Ifpicos de Rol na
Ngioo linear ~ 500 ohms
(.)
IVo ' 0
1
v'"
Para vaIores de Vdfn pequenos
R.>t =
(h)
cte.1Rt.«Raj
(0)
Figura 1.22 • (a) Clrcuito de saida equivalente do tra nsistor CMOS canal N de um
(b) inve rsor CMOS, (c) curva caracteristica Idf x Vdf d e um trans isto r CMOS canal N.
(
E1etrOnica DigItal · Teoria e Laborat6rio
1.1.2.5 Niveis de
tran s i ~ iio
nas familias CMOS
o nivel de transit;ao de tensao de entrada para urn componente CMOS e
50% da tensao de alimentac;ao e quando 0 componente estiver alimentando
outras cargas CMOS, uma vez que 0 seu consumo de corrente de entrada e
praticamente desprezivel, a queda de tensao na saida e muito pequena, 0 que
faz com que os niveis 16gicos de saida sejam praticamente zero volt e Vdd -
Na pratica, especificam-se os niveis de tensao de saida em nive! alto de
0 ,99Vde:! a Vdd e nivel baixo de OV a 0 ,01 V. Esse fato faz com que a margem de
ruido de urn componente CMOS seja praticamente 50% de V dd ' au seja, muito
maior do que a margern de ruido da familia TIL Percebe-se que, quanta maior
a tensao de alimentayao , maior sera a margem de rulda do componente.
Portanto, e comum que equipamentos utilizados em ambiente eletricamente
ruidoso, ambiente industrial , por exemplo, utilizam tensOes de alimentar;ao mais
altas nos circuitos que fazem interface com 0 campo, ou seja, nas entradas e
saidas, enquanto nas etapas de processamento reduzem-se cada vez mais as
tensOes de alimentac;ao dos componentes eJetronicos para que a dissipar;ao de
poit';lncia em altas velocidades seja menor.
Entrada
Salda
g
2,
Nivel i6gJ~ "1': ~
,
-..m
de
rufdo
50% Vdd
Nfve! de
- '--
98 % Vdd
lra.nsj~o
(V,)
o
Nive! J6gioo "(1' :
Figura 1.23 - Niveis de transic;ao de urn compone nte CMOS.
Experiencia NQ1 - Familias L6gicos Tn. e CMOS
,
1.1.2.6
Rela~ao
saida x entrada
A Figura 1.24 mostra 0 graBen de tensao de saida versus tensao de
entrada para diversos valores de tensao de alimenta¢o em urn inversor CMOS.
->
, _
V~
~~=__
'5V
________
15 r
VI =; 5V
Vdd = IOV
:
10 1-"~:':':"-(
VI ~ 2.5V
5 rV~"'-=",~V
Figura 1.24 • Curva de transfere ncia de urn inversor CMOS.
1.1.2.7 Subfamflias CMOS
A Tabela 1.9 apresenta as principais subfamilias CMOS que evoluiram em
desempenho ao longo do tempo. A Tabela 1.10 (a) e (b) mostra as tens6es de
alimenta<;ao e 0 consumo estatico dessas subfamilias.
4XXXX
normcJ CD: porta met.fllica, HE: porta de silicio.
74CXXX
caracteristicas iguais
a serle 4XXXX e pinagem igual a TIL.
74HCXXX
HIGH SPEED CMOS, pinagem equivatente a TIL - alta velociclade.
74HCfXXX
idem ao 74 HCXXX, porem niveis 16gicos compativeis com TIL.
CMOS alta vetocidade, serle
74ACXXX
74ACfXXX
avan~.
idem ao 74ACTXXX, porem niveis 16gicos compatlveis com rn..
Tabela 1.9 - Series de circuitos integrados CMOS.
(a) Alimenta~ao
4000
74C
7 4HC
74HCT
74AC
74ACT
3 - 15V 3 - l 5V 2-6V 4.5 - 5.5V 3 - 5.5V 4,5 - 5,5V
(b) Consumo es tiitico
4000 - lnW
I
74HCn4AC - 2,5Nw
Tabela 1 .10 - Alimenta~o e consumo estiitico
das principais 5ubfa milias CMOS eletrica$.
E1etrOnlca Digita! - Teoria e Laborat6rio
1 .1.2 .8 Compara~iio entre as diversas subfamilias TTL e CMOS
tp (ns)
lDO
[] CD4000
50
[J
HE4000
20
10
cHeMOS
5
cLS
c
ALS
2
1
5
F
c
cAe
c
c lOK ECL
cAS
nW
2
nW
2
5
5
D
20
10
l OOK CL
PdmW
50
oW
Figura 1 .25 - Grafico velocidade -versus consumo em subfamilias TIL e CMOS.
Pa rametro
lp (ns)
Pd (mW)
f mill;.. (MHz)
4000 4 0 0 0
74HC 74AC ECl
74 74LS 745 74AS 74 74F HE
CD
ALS
3
2
10 9,5
3
1,5
4
3
40
95
8
10
2
19
8,5
1,2 5,5 1nW 1nW 2,5nW 2. 5nW 60
150 1000
12
4
55
25 33 100 160 60 125
margem de
ruido
0,4
0,5
0,5
1,0
1,0
0,5
2,0
2,0
2,0
2,0
0.8
jan-o ul
10
20
10
40
20
33
50
50
200
600
10
Tabela 1.1 1 - Compara~ao das principa is caracteristicas
e letricas das subfamilias TTL e CMOS.
Parametro
74 74LS 74S 74AS 74A1.S 74F
4000 4000
74HC 74AC
CD
HE
16
8
20
20
8
20
0,8
0, 5
4
2.
jon-out para LS 44
22
55
55
22
55
2
1
11
66
lcl (mAj
Tabela 1.1 2 - Corrente de acionamento (101 ) e fan -out p a ra cargas TTL-LS.
1 .1.2.9 Int erfaceamento CMOS - TTL
A necessidade da interligac;ao entre componentes TIL e CMOS ocorre
frequentemente, porem sao necessarios alguns cuidados nessa conexao para
que a s corretos niveis J6gicos sejam respeitad os.
Expeliencia N2 1 - Familias L6gicas TTL e CMOS
Pode-se dividir os casos de acoplamento TIL-CMOS em duas situalYOes:
alimentalYao dos componentes CMOS em 5V e maior do que 5V.
No caso de a componente CMOS estar alimentado em 5V, a Figura 1.26
mostra as dais tipos de acoplamentos possiveis: TIL a CMOS e CMOS a TIL.
No primeiro caso, i1ustrado tambem pela Figura 1.26, como 0 valor de Voh de
urn componente TIL pode atingir 2,4V e a nivel de transilYao de nivel baixo
para alto no companente CMOS e 50% de Vdd , ou seja, 2 ,5V, tem-se a tensao
de nivel l6gico alto gerada pelo TIL (2 ,4V), menor do que 0 minima aceitavei
pelo componente CMOS para nivel l6gica alto (2 ,5). Esse fato poderia causar
problemas em algwnas situar;6es Iimites das acoplamentos.
Para corrigir isso, utiliza-se urn resistor de pull-up na saida da porta TIL,
o qual eleva a tensao de saida da porta TIL e resolve a situalYao do "pior caso".
Na pratica, obtem-se urn born resultado com a utiliza¢o de urn resistor de
2 ,2K ohms para essa funr;ao.
Na saida de urn componente CMOS, alimentado em SV, e possivel
alimentar uma porta TIL qualquer das subfamilias L, LS, LS e ALS que possuam baixo consumo de entrada. Como os niveis l6gicos de saida de wna porta
CMOS ~o extremamente bern definidos, a componente TIL vai interpretar
corretamente esses niveis 16gicos, necessitando apenas manter as correntes de
saida suficientemente baixas, para nao haver qUlidas de ·tensao expressivas nas
resistencias internas dos componentes CMOS de saida. No caso de desejar
alimentar mais portas TIL nessa saida, a solw;ao e utilizar buffers da familia
CMOS 4XXXX que tern capacidarle para alimentar ate duas portas TIL. 0
buffer 4049 e inversor e 0 4050 e nao inversor.
+5V
TIL
CMOS
2K2
Q ualquer
porta Tn...
TIL
Qualquer
porta CMOS
~uer
----Lf
Qualquer
porta TTl..
~
L, LS, ALS
(1 portlt)
porta
CMOS
4000,
74HCou
74AC
4049~4O~
Do as portas TIL
quaisquer
Figura 1.26 - Diagrama de acoplamento ITL - CMOS - TIL em 5V.
E1etronica Digital - Teoria e lbborat6rio
ITL
CMOS
5,o ,---,.."..,.,...._ __ _ _ __ --,,--_ --,- 5,0
Nivell6gico "1"
(Voh ) 2,4 t-- - -- - - - - -- - - Regiao
(Voll 0,4 t-----N;;i~"":;;:I6,;::;.OO::-;"(J";;:-----+
Figura 1.27 - Niveis de
t ransi~o
'"
indefm.i¢o
O L----~~~~---~--~O
TTL x CMOS.
No caso de 0 componente CMOS estar alimentado em uma tensao maior
que 5V, a Figura 1. 28 mostra as dais tipos de acopiamentos possiveis: TIL a
CMOS e CMOS a TIL. No primeiro caso, como 0 nlvel J6gico de urn componente TIL nao pode uitrapassar 5V. e necessaria aumentar essa tensao para
atingir 0 nive! de transiyao de 50% de Vdd do componente CMOS. Utiliza-se para
isso uma saida Coletor Aberlo (O pen Co/ector) alimentada no mesma valor de
tensao em que e alimentado 0 componente CMOS. Utilizam-se para isso buffers
Coletor Aberto em cuja saida ha urn resistor ligado aD V dd' Desta forma,
chaveiam-se tens6es entre aproxlmadamente OV e Vdd' Na pratica, obtem-se urn
born resultado com a utilizayao de urn resistor de l OKohms para essa funr;:ao.
CMOS
+V~
1TL
10K
-" o.c.
7406
7407
7416
7417
? +Vdd
I ~er
+5V
1TL
Duas portas TfL
quaisquer
4049.4050
port.
CMOS
4000,
74HCou
74AC
Figura 1.28 · Dlagrama de acoplamento TTL . CMOS
ITL para tensOeS de alimenta~o majores q ue SV.
Na saida de um componente CMOS, alimentado em uma tensao maior
que 5V, nao e possivel alimentar uma porta TIL sob pena de danificar
quaisquer das subfamilias L, LS, LS e ALS que possuam baixo consumo de
Experiencill N2 1 . Familias L6gicas TIL e CMOS
entrada. A solu\=ao e utilizar os buffers da fam ilia CMOS 4XXXX que, apesar de
alimentados com 5V, tern capacidade para receber tens6es de entrada
superiores a 5V, sem se danificarem. Os niveis de tensilo de saida desses
buffers serao entre OV e 5V, permitindo alimentar ate duas portas TfL.
1.1.2.10 Oscilador astavel CMOS
Frequentemente hii necessidade da gera\=ao de sinais retangulares com
niveJ 10gico CMOS. 0 oscilador da Figura 1.29 e uti! para a gerac;ao de sinais
de relOgia e bases de tempo.
Figura 1.29 • Oscilador astavel com portas CMOS.
1.1.2.10.1 Analise de funclonamento do clrcuito •
Tempo de carga
A Figura 1.30 mostra as formas de onda do circuito da Figura 1.29 nos
pontos (1), (2), (3), (e) e (VJ
(I)
~,~,-----------------------------------------------------(2)
V" ,----,,,VIld +O.7
(3)
V<Id+O,7
<J.7
<J.7
V&l+O,7
<J.7
v..
(C)
v"
Figura 1.30 . Formas de onda do oscilador astavel
CMOS nos pontos (1). (2), (3). (C) e (V o)'
E1etronica Digital· Teoria e Labornt6rio
v(t) = E (1 - e -tlRC)
V
paraVt = :
:::::::>
Tl =RC·!n3
1.1.2 .10.2 Analise de funcionamento do circuito .
Tempo de descarga
v(t) = E e - tIRe
Tl = RC ·In
V + V]
[ V,
del
t
V
para VI == ~ :;::::. T, = RC·ln3
2
1.1 .2.11 Cuidados especiais com os componentes CMOS
Os componentes CMOS sao mais suscetiveis as cargas estaticas, apesar
de que, com a evolu¢o nas tecnologias dos componentes ao \ongo dos u!timos
anos, fcram incorporadas protec;:6es, tornando-os mais seguros. Entretanto,
sempre e recomendavel tomar as seguintes precauc;:6es:
•
Todas as entradas nao utilizadas devem seT ligadas ao Vee ou terra.
•
As correntes de entradas nao devem uitrapassar IOmA.
•
0 soldador deve estar aterrado.
•
Deve-se evitar manipula¢o desnecessaria nos tenninais. E preciso
evitar contato dos terminais com plastieD. Deve-se conselVar os
componentes em involucros condutores.
Experiencla NQ1 - Familias lbgicas TIL e CMOS
•
No caso de existir a possibilidade da entrada de um sinal negativo OU
valor maior do que Vdd . ligar um resistor de l Kn em serle com a
entrada.
• E desnecessaria a
utilizac;:ao de capacitores de desacoplamento, distribuidos pelo circuito.
1 .1.2.12 Protet;iies internas nos componentes CMOS
Algwnas das protec;:6es internas dos componentes CMOS para toma·los
mais robustos:
•
Protec,:ao contra cuTio--<:ircuito na saida, sendo a corrente limitada pelo
aumento de Roo'
Utilizac,:ao de diodos internos polarizados reversamente.
v"
; k:
•
Ie
Saldo
En....
Diodos de prote¢o em
,odoo 00 pinos, limitando
lensaes estalicas excessivas.
que pod eriam destrulr a
po Ucu1a de 6xido.
.....Jf+
v.
Figura 1.31 • Prote~iiP_.. inte ma!O
12 m
urn Inversor CMOS.
1.2 Projeto para a experiencia
Primeira apHca~o
Projetar 0 circuito oscilador astavel TIL. conforme a Figura 1. 11 da introduc;ao teorica, utilizando f = 2kHz.
(
E1etronica Digital - Teona e Laoorat6rio
Segunda
aplica~o
Projetar 0 circuito oscilador a5tavel CMOS, confonne a Figura 1.28 da
introduc;ao te6rica, utilizando f = 2kHz.
Terceira aplica<;ao
Projetar 0 circuito osciJador astavel TTL, confonne a Figura 1.11 da
introdw;ao te6rica, utilizando f = 2,5kHz.
Quarta
aplica~o
Projetar 0 circuito oscilador astavel CMOS, confonne a Figura 1.28 da
introdw;ao te6rica, utilizando f = 2 ,5kHz.
1..3 lista de material de laboratorio para a
experiencia
Qtd.
Descri~o
01
01
01
01
Oscilasc6pia digital de dais canais.
Gerndar de sinais.
Multimetro digital .
Kit para montagem de circuitos digitais cantenda fante de alimentac;:aa SV,
matm de contatos, chaves push button com anti-bouncing e LEOs para
monjtora~o de estados 16gicos.
Componentes eletronicos necessarios para montar 0 projelo proposto.
Diversos: cabos dos instrumentos, cabos de interconexao, fios de conexao
para a malriz de contatos.
1..4 Experiencia
1.4.1 Objetivos
Estudar e ensaiar os Cis digitais das familias 16gicas TTL e CMOS. Con firmar parametros e caracteristicas de projeto.
Experiencia Nl! 1 - Familias l6gicas TIl. e CMOS
1.4.2 Comentarios Importantes
•
LeT aientamente todD 0 procedimento para esta experi~ncia antes de
realiza-Ia. Comentar carla item entre os iniegrantes da equipe.
•
ConfenT no minima duas vezes, detalhadamente, a montagem do cirellito. Marcar as conex6es feitas no esquema eletrico. De prefen:?:ncia, os
alunos que conferirem nao devem seT aqueles que moniararn 0 circuito.
•
1.4.3
Utilizar as data-sheets dos componenies usados.
Identiflca~ao
dos participantes
1.4.40atas
Prova de
habj1ita~o
Execu¢o cia experienda
1.4.5 Prova de
habillta~ao
/
/
/
/ .
a realiza~iio da experiencla
Redija urn texto de aproximadamente duas paginas sabre os assuntos
pesquisados e pertinentes a experiencia. 0 texto cleve seT claro com 0 intuito de
explicar os fundamentos te6ricos do assunto e as suas aplica<;6es prilticas. Os
conceitos basicos e fundameniais do topico devem seT explorados. Sempre que
necessaria, utilizar-se de figuras ilustrativas e descritivas.
1.4.6 Procedimento
a) Consultar 0 Data Book, localizar e anotar as principais caracteristicas
do C1 7404, tais como tensao de alimenta¢o, Voh ' Vol' Vih • Vii, Iih , Iii'
1011' 10 ], tempos de atraso. Apresentar no relat6rio.
ry -------=-------::--------------
.......
~-,<.-",.,
&~
E1etrbnica Digilal - Tearia e Labor.at6rio
b) Montar
0
circuito da Figura 1.32.
Figura 1.32· Circuito para ensaio do Inversor 74 0 4.
c) Variar V! de 0 ate 5Ve 5V ate 0 , ao atuar em Pl' Medir Vi e Vo'
Preencher a Tabela 1.13:
0,0
VL(V}
0,5
0,8
LO
1,2
1,4
1,8
2,0
2,2
2,4
2,6
3,0
4,0
5,0
V o{V)
Tabela 1.13 · Tensoes de saida x te nsoes de entra da .
d) Anotar os niveis de comutac,:ao da entrada e saida nos dois sentidos.
Comparar com os valores te6ricos. Determinar a margem de mido.
e) Com os dados obtidos, faze r
transferencia).
f)
grafico Vox Vi (caracteristica de
0
Aplicar na entrada, onda quadrada , onda triangular (lkHz), confonne
a Figura 1.33.
Desligar a varredura do oscilosc6pio (y - xl e copiar a forma de onda
obtida.
Osci!osc6pio
f= lkfu~)o---+:: : :
Figura 1.33 . Conexao do gerador de s inais.
g) Aumentar a frequencia e verificar
0
efeito na curva Vo x Vi'
h) Aplicar onda quadrada (1kHz). Manter a mesma configuravao anterior.
Com a varredura ligada, verificar a entrada e a saida em canais
separados. Aumentar a frequencia e verificar a resposta do inversor.
i) Aumentar a frequencia do sinat em onda quadrada ate
0 maximo para
que nao haja distorc,:ao significativa no circuito da Figura 1.34.
Experi(!ncia
N~
1 - FamHias L6gicas TfL e CMOS
2>: 7404
Canal 2
Canal! Trigger ext.
Figura 1.34 - Circulto para
j)
medi~ao
do atraso de
propaga~o
da porta.
Sincronizar a varredura com a tensao de entrada. Medir
Cakular 0 atraso por porta.
0
atraso total.
k) Consultar 0 Da ta Book. Localizar e anotar as principais caracteristicas
do CI 4011, tais como tensao de alimentaryao, niveis de comuta~ao ,
correntes, tempos de atraso, frequencia maxima de opera~o. Apresentar no relat6rio.
I)
Montar a circuito da Figura 1.35:
+12V
Vohimetro
Figura 1.35 . Circuito para medl-;ao das caracteristlcas de saida da porta.
m) Variar Pl ' Anotar os valores de 1011 e Voh - Preencher a TabeJa 1.14:
IOh(mA)
1,0
2, 0
3,0
5,0
7,0
9,0
11,0
12.0
13,0
14,0
15,0
V",,(V)
Tabela 1.14 - Tensoes de s aida x correntes de saida em nivel alto.
n) Com os dados obtidos, levan tar a curva caracteristica de saida Voh x 1011 ,
Detenninar Roll '
0)
Montar 0 circuito da Figura 1.36:
+ 12V
Vo1t!metro
Figura 1.36 - Circuito para
(
medi~ao
das caracteristlcas de saida da porta.
E1etr6nica Digital - T eoria e Laborat6rio
p) Variar PI- Anotar OS valores de 101 e Vol' Preencher a Tabela 1.1 5;
1. (mA)
1,0
2,0
3,0
5,0
7,0
9,0
11 ,0
12,0
13,0
14,0
15,0
v. (V)
Ta bela 1.15 - TensOeS de saida x correntes de saida em nivel baixo.
q) Com os dados obtidos, levantar a curva caracteristica de saida Vol x 101 ,
Determinar Rol '
r) Montar 0 circuito da Figura 1.37:
v,~,-'1~~~~"VO'""'" 2
Canal! Trlgg€r ext.
Figura 1.37 - Circuito pa ra medi.yao das caracteristicas Vo X Vi da porta.
5) Aplicar na entrada, onda quadrada (1kHz). Sincronizar a varredura
com a ten5ao de entrada. Aumentar a frequencia e verificar a resposta
das portas.
t) Aurnentar a frequencia do sinal em onda quadrada ate
que nao haja distorc;:ao significativa. Medir 0 atraso.
u) Especificar os componentes e montar
para a experiencia.
0
0
maximo para
circuito do projeto proposto
v) Alimentar 0 circuito. Verificar e fotografar as formas de onda nos
principais pontos do circuito.
w) Comparar
0 valor da frequencia medida com
o erro percentual.
x) Anexar ao relatorio
para 0 circuito:
0
0
valor te6rico. Calcular
projeto proposto para a experiencia. Detalhar
o diagrama eletrico dos circuitos, os componentes utilizados e a
respectiva pinagem j
tabelas preenchidas;
calculos;
•
formas de onda;
•
fotos digitais dos componentes do gruPOi
Experiencia Ng 1 - Familias l6gicas TIl.. e CMOS
fotas digitais das diversas etapas de montagem dos circuitos e
etapa final;
comentarios.
1.4.7 Prova de avalia"iio final
Primeira aplica'rao
a) Determine as margens de ruido quando urn componente 74LS estil
acionando uma entrada 74ALS.
b) Verifique se os acoplamentos descritos em seguida estao bern
dimensionados em tetmos de fan-out. Justifique.
•
1 porta 74 acionando 15 portas 74LS
1 porta 74LS acionando 5 portas 745 e 6 portas 74ALS
•
1 porta 74AS acionando 2 portas 74AS e 8 portas 74LS
•
1 porta 7407 acionando 20 portas 74500
1 porta 74AS acionando 3 portas 745, 4 portas 74ALS e 3
portas 74F
c) Compare as caracteristicas das subfamilias l6gicas,TIL nao avan~adas
com as subfamilias CMOS.
d) Descreva
0 acopiamento entre uma porta TIL LS e uma porta CMOS
serie 4XXXX com a alimenta<;ao em 5Vcc'
Segunda aplicayao
a) Quais as vantagens e Iimita<;6es das saidas TIL Totem Pole? Que
problemas poderiam ocorrer com a liga~o de duas portas TTL com
saida Totem Pole em paralelo?
b) Verifique se os acoplamentos descritos em seguida estao bern dimensia nados em termos de fan -out . Justifique.
1 porta 7405 acionando 15 portas 74AS32
•
1 porta 74ALS acionando 6 portas 74 e 8 portas 74LS
•
1 porta 74 acionando 4 portas 74S e 7 portas 74ALS
•
1 porta 7404 acionando 2 1 portas 74ALSOO
1 porta 74F acionando 4 porta, 74A5, 3 porta, 74S e 6 porta, 74
i~fl""'(
EletrOnica Digital . Trona e Laboratorio
c) Defina margem de ruldo e explique a sua importancia.
d) Descreva 0 acoplamento entre urna porta TrL LS e uma porta CMOS
sene 4XXXX com a alimenta~ao em 12Voc '
Terceira
aplica~ao
a) Descreva 0 funcionamento e as possiveis
TIL coletor aberto.
aplica~6es
para as saidas
b) Verifique se as acop!amentos descritos em seguida estao bern dimensionados em termos de ian-out. Justifique.
•
1 porta 7404 acionando 12 portas 74ALS32
•
1 porta 74A5 acionando 7 portas 74LS e 6 portas 74
1 porta 74 acionando 3 portas 74A5 e 8 portas 74LS
•
1 porta 7406 acionando 24 portas 74LS08
•
1 porta 745 acionando 5 portas 74A5, 2 portas 745 e 9 portas
74LS
c) Quais os cuidados que se deve ter ao manusear os CIs CMOS?
Justifique.
d) Descreva 0 acoplamento entre uma porta CMOS com
5Vcc e uma porta TIL AS.
Quarta
alimenta~ao
em
aplica~ao
a) Descreva 0 funcionamento e as possiveis
TrL Tri-State.
aplica~6es
para as saidas
b) Verifique se os acoplamentos descritos em seguida estao bern dimensionados em termos de ian-out. Justifique.
1 porta 7407 acionando 22 portas 74
1 porta 74AS acionando 9 portas 74LS e 3 portas 74
1 porta 74F acionando 5 portas 74AS e 6 portas 74LS
1 porta 7404 acionando 18 portas 74ALS08
1 porta 74 acionando 3 portas 74AS, 4 portas 745 e 8 portas
74ALS
Experlencill N~ 1 - Familias L6gicas TfL e CMOS
c) Como se comportam os CIs CMOS quanta ao aumento da frequ@ncia
de chaveamento?
0 acopiamento entre uma porta CMOS com alimenta~o em
e uma porta 1TL S.
d) Descreva
1 5V~~
Eletronica Oigital- Teona e Laboralorlo
Experlencla N ~ 2
Circuitos Comblnacionais
GJI
DE
"'"
2.1Introdu~iio
teorlca
Os circuitos combinacionais estao presentes em toda a eletronica digital.
Ate mesmo os circuitos sequenciais, que serao estudados na experiencia n 2 7,
utilizam intrinsecamente uma parte combinacional. Destacam-se como exclusivamente combinacionais os circuitos 16gicos: somadores, subtratores, multiplexadores , demultiplexadores, codificadores. decodificadores, circuitos geradores e
verificadores de paridade e outros. as circuitos combinacionais tambem sao
utilizados para resolver problemas especificos que envolvem 16gica.
2.1.1 Clrcuitos comblnaclonais
Sao circuitos cujas saidas dependem exclusivamente das entradas, au seja,
havera saidas enquanto houver sinais nas entradas. Retirando as sinais das
entradas, desaparecem as respostas nas saidas. Ha dois tipos de entrada de
rel6gio em fl ip-flops.
2.1.2 L6gica booleana
As fun\=oes l6gicas utilizadas nos circuitos combinacionais utilizam a algebra
de Boole. mas nao e objetivo desta introd u~o te6rica detalha.-Ia matematicamente.
A seguir apresentam-se as principais opera\=Oes 16gicas booleanas e suas
propriedades.
Experiencia Nit 2 - Orcuitos Combinacionais
2.1.3 Principals opera"iies booleanas
Opera~o
booleana nega¢o
(NOn
Expressao: S = A'
s
Effi3
A-{>-S
Opera,ao booleana "E" (AND)
Opera, ao booleana "OU" (OR)
Operao;ao booleana
"ou
EXCLUSIVO" (XOR)
o
1
1
0
Expressao: S = A . B
A- ' B
S
0
0
0
0
1
0
1
0
0
1
1
1
Expressaoo S = A + B
A
B
S
0
0
0
0
1
1
1
0
1
1
1
1
-1--
Expressao: S = A e B
A
B
S
0
0
0
U
1
1
1
0
1
1
1
0
Tabela 2 .1 -Identidades booleanas.
EIetrOnica Digital - Teona e Labor-at6rio
OR
AND
NOT
A+O = A
A·0 : 0
O' d
A+ l =A
1'::0 0
=1
A· 1 = A
A . A' =0
A+A = A
A ·A =A
A + A'
A"= A
Tabela 2 .2 - Propriedades bcisicas.
Associativa
(A+B)+ C= A+(B+q
I
(A ·BI ·C=A · (B . q
~
Comutativa
I
A.f.-R : R+A
A ·B =B ·A
Distributiva
A·(B + q = A·B+A ·C
Tabela 2.3 - Propriedades auxillares.
A+A · B = A
A t + A'. S' = A t
A ' +A · B = A ' +B
A ' + A . S' == A' + S"
A+A'·B = A + B
A + A'·8' =A + B'
A+A·8'= A
{A+B)·(A+Q = A+B · C
A' + A', B = A '
Tabela 2.4 - Teorema de De Morgan.
r
(A. B· C. .. = A' + S'+ C' + .. ..
2.1.4
Mlnimiza~ao
de
fun~oes
(A + B + C + .. .)'
~ A'·
B'· C'
boolean as
Urn problema de l6gica combinacional cleve seT representado pela tahela
verdade. que!" mostra todos as estados possiveis das fun~6es booleanas que
descrevam 0 sistema combinacional. Essas fun<;6es pcxlem seT extraidas da
tabela verdade e devem seT simplificadas ou minimizadas. Esse processo pode
seT feita analiticamente, por meio das propriedades descritas nas Tabelas 2.1 ,
2.2, 2 .3 e 2. 4 ou, graficamente, pOT meio dos mapas de Karnaugh. Descreve-se
a seguir 0 processo de minimiza¢o com as mapas de Kamaugh.
Experiencia N2 2 - Circuitos Combinadonais
2 .1.4.1 Mapa. de Karnaugh
A partir do exemplo descrito, apresenta-se
as mapas de Karnaugh.
0
metodo de minimizac;ao com
Exempio 1 - Urn sistema combinacional pede ser descrito na Tabela 2.5:
D
C
B
A
Y
0
0
0
0
1
0
0
0
1
1
0
0
1
0
1
0
0
1
1
1
0
1
0
0
0
0
1
0
1
0
0
1
1
0
0
0
1
1
1
0
1
0
0
0
0
1
0
0
1
1
1
0
1
0
0
1
0
1
1
1
1
0
0
0
1
1
0
1
1
1
1
1
1
1
1
0
1
0
1
1
Tabela 2 .5
~
Tabela verdade de urn exemplo de sistema combinacional.
Implementando
tem-se a Figura 2.1:
0
mapa de Karnaugh relativo
DCI
a tabela verdade do sistema ,
00
01
11
10
00
1
0
0
0
01
1
0
1
1
11
1
0
1
1
10
1
0
0
0
BA
Figura 2 . 1 - Mapa de Kamaugh do s istema.
E1etrbnica Digital- Teorio e Laborat6rio
Fazem-se as co mb ina~6es entre as janelas que possuem 0 valor 1. sao
possiveis combina~6es de 2, 4, 8 e 16 janelas (valores correspondentes as
potencias de 2).
As cornbinac;6es hachuradas podem ser representadas, respectivamente,
da esquerda para a direita por D'·C' e D·A.
Portanto, tern-5e a fun((ao Y := 0' . C' + D . A.
Mapa de Kamaugh de trEis varlaveis
Encontra-se na Rgura 2.2 0 modele de mapa de Karnaugh de tres variaveis:
E/ba
0
1
~~ ;
11
10
Figura 2 . 2 - Modelo de mapa de Karnaugh de tri!s variaveis.
Mapa de Karnaugh de cinco variaveis
A Figura 2.3 mostra
0
modelo de mapa de Karnaugh de cinco variavei5:
BA/ cha
00
01
11
10
000
001
011
010
110
111
101
100
Figura 2.3 - Modelo de mapa de Kamaugh de cinco va riaveis.
Experiencia NQ 2 - Circuitos Combinacionais
2.2 Projeto para a experlencia
Primeira
aplica~ao
Projetar urn circuito conversor de c6digo BCD para sete segmentos.
Segunda aplica~o
Projetar urn circuito conversor de cooigo hexadecimal para sete segmentos.
T erceira
aplica~o
Projetar urn circuito somador de dais numeros binaries de tres digHos que
deve ter uma saida de bit de transporte (vai urn).
Quarta
aplica~o
Projetar urn circuito muitiplicador de dais numeros binarios de tr&s digitos
que cleve ter uma saida de bit de transporte (vai urn).
2.3 Lista de material de laboratorio para a
experiencia
Qtd.
Des cri~iio
01
01
01
Osdlosc6pio digital de dais canais.
Gerador de sinais.
Kit para rnontagem de circuitos digitais conterxlo foote de alimentar;tio 5V.
matriz de contatas, chaves push button com anti-bouncing e LEOs para
monilorac;ao de eslados 16gicos.
Componentes eJetrlmlcos necessarios para mentar 0 projeto proposto.
Diversos; cabos dos instrumentos, cabos de interconexao, fios de conexao
para a matriz de contatas.
2.4 Experiencia
2 .4.10bjetivos
Estudar e ensaiar os circuitos combinacionais, a implernenta9io booleana
e seu processo de minimizac;ao.
E1etronica Digital - Teorta e Laborat6rio
2.4.2 Comentarios importantes
•
leT atentamente todD 0 procedimento para esta experiencia antes de
realiza-la. Comentar cada item entre O's integrantes da equipe.
•
ConferiT no minima duas vezes, detalhadamente, a montagem do
circuito. Marcar no esquema eietrico as conex6es feitas. De preferencia
as alunos que conferirem nao devem seT aqueles que montaram 0
circuito.
•
2 .4.3
Utilizar os data-sheets dos componentes utilizados.
Identifica~ao
dos participantes
2.4.4 Oatas
Prova·de habilitacao
/
I
E'x~o
I
I
cia experi~ncia
2.4.5 Prova de habilita~ao
a experiencia
Redija urn texto de aproximadamente duas paginas sobre as assuntos
pesquisados e pertinentes a experiencia. 0 texto cleve seT objetivo com 0 intuito
de explicar as fundamentos te6ricos do assunto e suas aplicar;6es praticas. as
conceitos basicos e fundamentais do t6pico devem seT explorados. Sempre que
necessario, devem seT utilizadas figuras i1ustrativas e descritivas.
2.4.6 Procedimento
a) Especificar os componentes e montar
para a experiencia.
0
circuito do projeto proposto
b) AJimentar 0 circuito com 5Vtt e testar a sua tabela verdade. Usar LEOs
au displays BCD para manitorar os estadas das saldas.
Experienda N2 2 • Circuilos Combinadonais
c) Anexar ao relat6rio
para 0 circuito:
0
projeto proposto para a experi?mcia. Detalhar
o diagrama eletrico dos circuitos, os componentes utilizados e a
respectiva pinagem;
mapas de Kamaugh;
tabelas verdade preenchidas;
fotos digitais dos componentes do grupo;
•
fotos digitais das diversas etapas de montagem Jus clrcultos e
etapa final;
comentarios.
2.4.7 Prova de avaliat;:iio final
Primeira
aplica~o
a) Simplificar a expressao S == A' . B' . C' + A' . B . C + A . B . C +
A . B' . C' + A . B' . C
b) Projetar urn circuito com as seguintes caracteristicas:
Recebc sinal de quatro botoes de press3.o: f':. . B, C , 0 e E.
Aciona duas lampadas X e Y.
o funcionamento do circuito e:
A lampada X acende com a pressao de tres botoes quaisquer.
A lampada Y acende com a pressao dos quatro botOes simuitaneamente.
•
Ao pressionar urn boti'io 56, qualquer que seja, acendem-se as
lampadas X e Y.
Segunda
aplica~o
a) Simplifiwr u expressao Y = (B + C) . (8' + q + (A' + B + C')'.
b) Projetar urn circuito que realize a seguinte fum;ao: a partir de quatro
entradas A, B, C e D, a saida deve assumir 0 valor urn quando 0
numero de entradas iguais a urn for maior ou igual ao numero de
entradas iguais a zero.
EJetrOoica Digital - T eoria e laborat6r1o
T erceira
aplica~o
a) Simplificar a expressao 5 ; A . B . (C' . D), + A ' . B . D + B' . C' . D'.
b) Projetar 0 circuito de controle de um motor por meio de
de pressao, A, B, e C, cujo funcionamento seja 0 seguinte:
Pressionando os
ires bot6es, 0
motor
Pressionando dois botoes quaisquer,
acende-se uma lampada de alarme;
•
tres
botoes
e acionado;
0
motor e acionado , porem
Pressionando urn botao qualquer, 0 motor nao e acionado, porem
acende-se uma Iampada de alarme;
Nao pressionando nenhum botao, nada ocorre.
Quarta aplicalYao
a) Simplificar a expressao Y = (C + D)'+ A' . C . D' + A . B' . C' +
A ' . B' . C· D + A· C· D'.
b) Projetar urn circuito que some ou 5ubtraia duas entradas A e B,
dependendo de uma terceira entrada C, conforrne 0 seguinte criterio:
se C = 0, a saida X sera igual a A + B. Se C = 1, a saida X sera igual a
A - B. Alem disso, 0 circuito tera uma saida adicional Y, que sera 0
resultado do "vai urn" no caso da soma, ou do "empresta urn" no caso
da subtrac;ao.
Experlencia
~
2 - CircuHos Combinacionais
Anota(:oes
EletrOnica Digital - Teoria e Laborat6 rio
,
Capitulo t~.::;:7.:::.
3
Experiencia N2 3
Circuitos Aritmetlcos
Somadores e Subtratores
3 . 1Introdu~iio
:illil
::......
J)J
te6rica
Os computadores realizam as operac:,:6es aritmeticas na forma binaria.
Nesta experiencia sao apresentadas as formas como opera~6es basicas, adiyao e
5ubtrac:,:ao e , consequenteme nte, as demais opera~6es derivadas.
Na verdade , tooa5 as operat;6es aritmeticas sao constituidas por operatyOes l6gicas elementares.
A adi<,:ao e a· subtra~o com numeros binarios sao realizadas da mesma
forma que com as numeros decimais.
Exemplos:
00 1 (3)
11000(24)
11,001 (3,375)
+ 110 (6)
- 1111 (15)
+ 10,110 (2,750)
1001(9)
1001 (9)
110,001(6,125)
3.1.1 Adi~iio de niimeros binarlos
Adic;:ao de dois num eros binarios
iniciaimente, apresenta-se 0 circuito denorninado "meio somador" (half
adder), que efetua a adh;:ao de apenas dais digitos bin.ftTios. As quatro
possibilidades de soma estao representadas na tabela verdade desse somador
t
Figura 3.1.
Experi~ncia
NQ3 - Clrcuitos Aritmetlcos - Somadores e Subtratores
A
B
C
S
0
0
I
I
0
I
0
I
0
0
0
I
0
I
I
0
Figura 3 .1 - Tabela verdade do meio somado r.
Na tabela, A e B sao as parcelas da soma, S e 0 resultado da soma e C
o bit de transporte, tambem chamado de carry (vai urn).
e
Dos resultados anteriores, obtem-se:
S=A <J) BeC=A·B
o que corresponde ao circuito da Figura 3. 2.
Figura 3.2 - Circuito de urn meio 50ma dor.
Adif;ao de
t res numeros blnarios
Quando se realiza a soma de n((meros de urn digita, 0 digito de transporte
gerado deve seT somado aas digitos seguintes. E preciso realizar a soma de tres
bits, as duas parcelas, mais 0 bit de transporte da soma anterior. 0 circuito que
realiza isso e denominado "somador completo" (full adder). A tabela verdade do
somador completo esta na Figura 3.3:
Entradas
Transporte de
entrada C._1
0
0
0
0
I
I
I
I
Saldas
Parcela A,
Parcela B,
Transporte de
saida C.
0
0
I
I
0
0
I
0
I
0
I
0
I
0
0
0
I
0
I
I
I
a
I
I
Figura 3 . 3 - Tabela verdade do somador completo.
mt(
aetrOnica Digital- Trona e u borat6rio
SomaS,
0
I
I
0
I
0
0
I
Dos resultados anteriores, obtem-se:
o que corresponde ao circuito da Figura 3.4.
Figura 3.4 - Circuito de urn sornador cornpl eto .
Pela Figura 3.4 percebe-se que 0 circuito de urn somador completo e
constituido de dois meios somadores em cascata em que a saida de bit de
transporte e 0 OU l6gico das sajdas de bit de transporte de cada urn dos meios
somadores.
Estruturas de somadores para palavras binarias
Na soma de palavras binarias, sao utHizadas estruturas compostas das
celulas baslcas meio somador e somador completo. A forma ce alimenta~ao dos
dados pode ser em serie ou em paralelo.
Somador serie
o esquema do somador serie e visto na Figura 3 .5. Ele consiste em tres
registradores de deslocamento, um somador completo e urn flip-flop D. 0
registrador A armazena uma palavra que esta sendo somada, 0 registrador B
armazena a outra e 0 registrador S armazena 0 resultado da soma. Somador
completo realiza a soma bit a bit e 0 flip-flop armazena 0 bit de transporte.
Experiencia
N~
3 - Circuitos Aritmeticos - Somadores e Subtratores
Entradas JXlralelas (A)
L L
r->I Aw, I 1-----------1
A.,
L L
A,
Regislrador A (N bils)
L
J "",
I A"
l Entnldas para\elas (B) l
I "", 1-----------1
I
L
B,
n
I .. I-
Som""'"
comple10
Registmdor B (N bils)
-b-
~
S"'
"
S,
R,,.,rodo, ~ '" .ru~.dtt
t
1\ C;.1
C,
I
Q
Flip-Flop
D
eLK
~
1S"., 1-----------1 s, 1 50 1M
>N
Registrador 5 (M bits)
Figura 3.5 . Somador serle de dois numeros bimirios de N bits .
A Figura 3 .6 exibe urn somador serie acurnulador. Neste caso, utllizarn-se
apenas dois registradores. 0 prirneiro para a entrada das palavras a serem
somadas e 0 segundo para conter 0 segundo operando e acumular 0 total.
Registr<Idor incidente (H)
r->I
L L
RN,
I 1-----------1
RN,
.
L L
R,
I
Regisuooor H (N" bits)
Acumu!"dor (Al
'0
~
r>I
A",
~
~
AN'
A,
I 1-----------1
Registrndor A (M bit;;)
~
I A" IM>N
n
1
A,
" c"
Somador
completo
S,
C;
I
Q
F1ip.FIop
D
CLK
i
Figura 3.6 - Somador serle acumulador de dais numeros biniuios de N bits.
Eletronica Oig\1aJ - Teana e Laboral6rio
Somador paralelo
o
somador paralelo permite que cada bit da palavra seja somado
separadamente, portanto existe urn somador completo para cada bit. Em fum;ao
disso 0 somador paralelo e mais rapido do que 0 somador serie, pois todos os
bits sao somados ao mesmo tempo. A Figura 3.7 mostra 0 diagrama de urn
somador paralelo com tres registradores e a Figura 3.8 apresenta urn somador
paralelo acumulador.
Registrador B
Somador
completo
So!llil.dor
Somador
compJeto
compl~to
C,
c,
So!llil.dor
completo
s,
ri--~i=~--~=t~------------~=t~------~=t~------~=l=R=..
~·.IDadors
s,
Figura 3.7 - Somador paralelo com tres registradores.
------------------------------------~ ~~
Experiencia N~ 3 . Circuitos Aritmeticos - Somadores e Subtratores
\~1&;j
c,
Somador
,"""",,0
Somildor
$amador
~p""
completo
c,
C,
0".,
-------s,.,
RegistradorD
S,
Fig ura 3 .8· Somado r p arale lo acumulador.
Somador com transporte antecipado (Look-Ahead Carry)
Conforme descrito anteriormente, 0 somador paralelo e mais rapida do
que 0 somador selie. Mas, mesmo no somador paraleio, para obter a soma dos
bits mais significativos das duas palavras binarias, e necessario esperar os
resultados das somas de tod05 os Qutros bits menos significativos. Quando se
soma Ao com Bo• geram-se So e Co- 0 resultado da soma de Al com B1 sO
pode ser calculado totalmente quando Co estiver disponiveL 0 resultado da soma
de A2 com 8 2 s6 pocle seT calculado totalmente quando e l estiver disponivel e
assim sucessivamente, ou seja , 0 resultado da soma de Aj com Bj sO pode ser
calculado totalmente quando Ci-l estiver disponivel.
A ideia do somador com transporte antecipado consiste em possibilitar a
dos bits de transporte de modo mais rapido do que no somador
paralelo. Nesse caso, calcula-se 0 resu1tado dos bits de transporte por meio de
wna l6gica booleana combinacional.
obten~ao
A Figura 3.9 mostra 0 exemplo de urn somador de palavras binarias de
quatro bits com transporte antecipado. Verifica-se que 0 bit de transporte final
C 2 e obtido por meio de uma l6gica combinacional a partir dos estados dos bits
das palavras que estao sendo somadas.
Eletronica Digital - Teoria e laborat6rio
C, +4
,--
LOgiei'!
combinational
c.
r
r
SorniKlor
completo
r
Somador
completo
~
t t
Somador
completo
t
L,.-J
C,+2
t
Somador
completo
L,o-J
C
itl
t
Figura 3.9 - Somador de paJavras bimlrias de quatro bits com transporte antecipado.
3.1 .2 Subtra4fiio de nlimeros binarios
Subtraft30 de dois n(imeros binarios
Apresenta-se 0 circuito denominado meio subtrator (half subtract~r) que
efetua a subtra~ao de apenas dois digitos binarios. As quatro possibilidades de
subtrayao estao representadas na tabela verdade deste somador, na Figura 3.10.
A
B
C
D
0
0
0
0
0
1
1
1
1
0
0
1
1
1
0
0
Fig ura 3.10 - Tabela verdade do meio subtrator.
Na tabela, A e B sao as parcelas da subtrayao, D e 0 resultado da
e Ceo bit de transporte, tambem chamado de carry ou borrow
(em presta urn) .
subtra~ao
Dos resultados anteriores , obtem-se:
S=AEllB e C= A-B
Experiencia
N~
3 - Circuitos Aritmeticos - Somadores e Subtratores
o que corresponde ao circuito da Figura 3.1 1.
Figura 3.11· Circuito de urn meio subtrator.
Subt rac;ao de tres numeros binarios
Quando se realiza a subtra¢o de numeros de wn digito, 0 digito de
transporte gerado deve ser subtraido da diferenr;a dos digitos seguintes. Desta
forma e preciso realizar a subtra<;:ao de tres bits, as duas parcelas menos 0 bit de
transporte da subtra.;ao anterior. 0 circuito Que realiza isso e denominado
subtrator completo (full subtractor). A tabela verdade do subtrator completo e
apresentada na Figura 3. 12.
Entradas
Saidas
Parcela
B,
Transporte de
saida C1
Diferen~
0
0
0
0
0
1
1
1
1
0
1
1
0
0
0
0
0
1
0
1
1
1
1
0
0
0
0
1
1
1
1
Transporte de
entrada <1..1
Pa rcela
0
0
0
0
1
1
1
1
A,
Agura 3 .12· Tabela verdade d o $ubtrator completo.
Dos resultados anteriores, obtem-se:
D·I = r.
'-1- 1 (j) A·1 Ell B·I e CI = A.I AI . Bi + CI- l . (A.I (j) B.)
I
o que corresponde ao circuito da Figura 3. 13.
Agura 3.13· Clrcuito de urn 5ubtrator compieto .
E1etr6nica Digital· T eoria e Laboratbrio
D,
1
A Figura 3 .13 mostra que 0 circuito de urn subtrator completo e constituido
de dois meios subtratores em cascata, em que a saida de bit de transporte e 0 au
l6gico das saidas de bit de transporte de cada urn dos meios subtratores.
3.1.3
Complementa~iio
de niimeros binarios
Complemento de dois de urn numero binario
As opera~6es adir;:ao e subtrar;:ao com numeros binarios relativos exigem
uma sistematica para a representar;:ao desses numeros. A forma mais usual e 0
complemento de dois de urn numero binario. Representa-se entao urn numero
binario negativo por meio do complemento de dois do respectiv~ numero
pos itiv~.
o complemento de dois de urn numero binario e calculado pela com plementar;:ao bit a bit desse numero , sendo 0 seu resultado adicionado de urn.
Exemplo: representar 0 numero -2 pela tecnica de complemento de dois.
•
Inicialmente e necessario definir
8 bits;
0
tamanho da palavra. Por exemplo :
2 em binario e igual a 000000 10;
valor 000000 10 , tem-se 111 11101;
•
Complementando
•
Somando 1 a 1111110 1, tem-se 11111110 , que e
complemento de 2.
0
0
valor de - 2 em
00000010
Prova: 11111 110 +
00000000
3.2 Projeto para a experiencia
Primeira apUca.yao
a) Projetar urn somador completo com portas 16gicas (configurayao 1).
b) Projetar urn somador de nUrneros binarios de 4 bits utilizando
7483 (configura,ao 2).
Experi€mcia
N~
3 - Circuitos Aritrneticos - Somadores e Subtratores
0
CI
S egunda
aplica~a o
a) Projetar urn subtrator completo com portas l6gicas (configurac;:ao 1).
b) Projetar urn somadorlsubtrator de nlimeros binarios de 4 bits utilizando 0 CI 7483 (configural'iio 2).
Terceira apJicae;ao
a) Projetar urn somador de numeros binarios de dois bits utilizando
somadores construidos com portas 16gicas (configurac;ao 1).
b) Projetar urn somador de nfuneros bimlrios de 8 bits utilizando
0
CI
7483 (configura<;ao 2).
Quarta
aplica~o
a) Projetar urn somador de numeros binarios de dois bits utilizando
somadores construidos com portas l6gicas (configura\=ao 1).
b) Projetar urn somador/subtrator de numeros binarios de 8 bits
utilizando 0 CI 7483 (configura\=ao 2).
3.3 Lista de material de laboratorio para a
experiencia
Q td.
Descri-rao
01
01
01
Oscilosc6pio digital de dois canais.
Gerador de sinais.
Kit para montagem de circuitos digitais contendo foote de a1imen~ 5V,
matriz de contatos, chaves push button com anti·bouncing e LEOs para
monitora¢o de estados 100icos.
Componentes eletrOnicos necessarios para montar 0 projeto proposlo.
Diversos: cabos dos instrumentos, cabos de interconexao, fias de COI"'IeXOO para
a matriz de cantatos.
3.4 Experiencia
3.4.1 Objetivos
Estudar e ensaiar OS circuitos digitais somadores e subtratores, de forma a
ampliar 0 entendimento de outras opera\=Oes aribneticas.
(
Eletronica Digital - Teona e Laborat6rio
3.4.2 Comentarios importantes
•
atentamente todo 0 procedimento para esta experiencia antes de
realiza-la. Comentar cada item entre as integrantes da equipe.
leT
ConfenT no minimo duas vezes, detalhadamente, a montagem do
circuito. Marcar no esquema eietrico as conex6es feitas. De preferencia, as alunos que conferirem nao devem seT aqueles que montaram 0
circuito.
Utilizar os data-sheets dos componentes utilizados.
3.4.3 Identificac;iio dos participantes
3.4.4 Datas
Prova de habilita!iao
Execw;ao da
experl~ncla
/
/
/
/
3 .4. 5 Prova de habllltac;iio
Redija urn texto de aproximadamente duas paginas sobre os assuntos
pesquisados e pertinentes a experiencia. 0 texto deve seT objetivo com 0 intuito
de explicar as fundamentos te6ricos do assunto e as suas aplica~6es praticas. Os
conceitos basicos e fundamentais do t6pice devem seT explorados. Sernpre que
necessario, utilizar-se de figuras ilustrativas e descritivas.
3.4.6 Procedimento
a) Especificar os componentes e montar
projeto proposto para a experH~ncia.
0
circuito da configurar;ao 1 do
b) Alimentar 0 circuito com 5Vcc ' Ensaiar os somadores/subtratores que
comp6em 0 circuito. Verificar e anotar a sua tabela verdade.
Experiencia
N~
3 - Circuitos Aritmeticos - Somadores e Subtratores
c) Ensaiar 0 circuito completo da
tabela verdade.
configura~ao
1. Verificar e anotar a sua
d) Especificar os componentes e montar 0 circuito da configurac;ao 2 do
projeto proposto para a experiencia.
e) Alimentar
ra~ao
f)
0 circuito com 5Vcc ' Ensaiar 0 circuito completo da configu2 . Verificar e anotar a sua tabela verdade.
Anexar ao relat6rio a projeto proposto para a
para 0 d rcuito:
experi~ncia.
Detalhar
a diagrama eletrico dos circuitos, os componentes utilizados e a
respectiva pinagem;
tabelas preenchidas;
•
fotos digitais dos componentes do grupo;
£otos digitais das diversas etapas de montagem dos circuitos e
etapa final;
comentarios.
3.4.7 Prova de avaliagao final
Primeira
aplica~ao
a) Projetar urn subtrator completo com portas 16gicas e explicar como
criar urn subtrator de numeros binarios de N bits com esse circuito.
Que tipo de circuito utilizar para somar os bits menos significativos?
b) Projetar urn circuito que multiplique dois numeros binarios de dois bits.
c) Como tratar 0 sinal na multiplica<;ao?
Segunda
aplica~ao
a) Projetar urn somador completo com portas 16gicas e explicar como
criar urn somador de numeros binarios de N bits com esse circuito.
Que tipa de circuito utilizar para samar as bits menos significativos?
b) Projetar urn circuito que multiplique dois numeres binaries de tres bits.
c) 0 que
e tecnica de complemento de dois e para que e utilizada?
E1etrOnica Digital - Teeria e Laborat6rio
T erceira
aplica~o
a) Projetar urn subtrator de nUmeros binarios de tres bits utilizando
somadores construidos com portas l6gicas. Como expandir esse
circuito para construir urn subtrator de numeros binarios de N bits?
b) Projete urn somador serie de numeros binarios de dois bits utilizando
CI 7483. Representar os registradores como blocos.
c) Compare
paralelos.
0
desempenho dos somadores serie com
0
0
dos somadores
Quarta aplicaf30
a) Projetar urn somadorlsubtrator de numeros binarios de tres bits
utilizando somadores construidos com portas Ibgicas. Como expandir
esse circuito para construir urn somadorlsubtrator de nUmeros
bimlrios de N bits?
b) Projete urn somador paralelo de numeros binarios de dois bits
utilizando 0 CI 7483. Representar os registradores como blocos.
c) Com que tecnica e possivel acelerar a velocidade de
somadores paralelos? Explique.
Experlencia N9 3 ~ Circuitos Arltmeticos - Somadores e Subtralores
opera~ao
dos
Anota~oes
EJerronica Digital - Teoria e Laborat6rio
Experiencia NQ 4
Multiplexadores/Demultiplexadores
ElEl
4.1IntrodUf;:iio te6rica
4.1.1 Multiplexadores (MUX)
Urn multiplexador e urn circuito combinatorio que seleciona uma entre 2 n
entradas Eo, E1 , E2 ... ·· E2n- 1 . Para selecionar uma entrada Ei , 0 multiplexador
possui n entradas de contrale: Ao, AI ' A z, .. ·· An_1-
Os multiplexadores sao muito utilizados nos computadores e sistemas
digitais em geral, pais permitem que diferentes unidades utilizem 0 mesma
dispositivo, Tambem sao muito utilizados em comunica;6es, porque autorizam 0
envio de varios sinais par uma mesma via de clados. Uma Dutra aplicar;ao e a
realizar;ao de funr;6es combinacionais com os multlplexadores. A Figura 4.1
mostra urn multiplexador n x 2 n :
f --
->Y
~n -2
Ezn -1
Figura 4.1 • Diagrama de urn multiplexador n x 2°,
Experiencia NQ4 - MultiplexadoreslDemultiplexadores
A Figura 4.2 apresenta urn exernplo de urn rnultiplexador 2
x
4:
y
Equa~ao
da saida: Y = Eo-A'O·A' 1 +
Figura 4 .2· Exemplo de um multiplexador 2 X 4.
(1)
Considera-se A' aU A como a
4 .1.1.1
nega~ao
da variavel A.
Implementa~iio
de fun~oes booleanas
com multiplexadores
Exempio 1: impiementar a fun~o seguinte com urn MUX 3 x 8. A implementa~ao desse problema esta na Figura 4.3.
Y = A'B'C + ABC' + A' B
A
B
C
E
Y
0
0
0
0
0
0
I
EO.
El_
0
I
0
E2",
I
0
1
0
1
0
E3=
E4,
1
0
1
1
0
I
E5=
0
I
0
E6=
I
I
I
1
E7-=
0
I
l
Circuito:
+V
Eo
E,
Y
Eo,
E,
E,
.
Eo
E,
ABC
ABC
Figura 4.3 • Impl e menta~ao do proble ma do exemplo 1 .
Eletrenica Digital - Teoria e Laborat6r1o
Y
4.1.2 Oemultiplexadores (OEMUX)
Os demultiplexadores sao as elementos que complementam as multiplexadores. Sao circuitos combinat6rios que selecionam uma entre 2 n saidas So>51 ,
52' ··· · 5 2n - 1- Para selecionar urna saida Sj >0 multip!exador possui n entradas de
controle: Ao >AI> A 2,· .. An_I _ A Figura 4.4 mo stra urn demultip\exador n x 2 n:
s"
s,
---+I x
S,
DEMUX n x 2·'
~n _2
Sz" .J
Figura 4.4 - Diagrama de urn demultiplexador n x 2"_
Equar;6es das saidas:
A Figura 4. 5 exibe urn exemplo de urn demultiplexador 2 x 4 :
Tabela verdade:
Ao
A.
So
S.
S2
S3
0
0
X
0
0
0
0
1
0
X
0
0
1
0
1
0
0
X
0
0
0
0
X
1
Experiencia N2 4 - MultiplexadoreslDemultiplexadores
Figura 4.5 • Exemplo de urn demultiplexador 2 x 4.
o
DEMUX com a entrada X fixa um estado compiementar ao estado
desligado. Comporta-se como um decoclificador. Por exemplo, no DEMUX
anterior para X = 1, teremos um decodificador 2 x 4 .
4.1.2.1 Encadeamento de multiplexadores e demultiplexadores
Exemplo 2: com 2 MUX 3 x 8
construir urn MUX 4 x 16.
A irnplernentacyao do problema
esta na Figura 4.6.
e'
=
,'r---t- ,
habilitar;:ao da salda do MUX
ABC
ABC
'"
E,
Y
E,
E,
E,
E,
E"
E,
"
ABC
ABC
Figura 4.6 -
Implementa~o
do problema do exemplo 2.
Eletron ica Digital - T eolia e Laborat6rio
D
Exemplo 3, com 4 DEMUX 3 x 8, construir urn DEMUX 5 x 32.
A implementac;lio do problema
est. na Figura 4.7.
ABC
ABC
Figura 4.7 - Impiementa!i=ao do p roble ma do exemplo 3.
4.2 Projeto para a experiencia
Prime ira
aplica ~o
a) Projetar urn MUX 2 x 4 com portas lagicas (configura<;ao I),
b) Impiementar urn sistema de transmissao de dados MUX/DEMUX 2 x 4
(configurac;:ao 2),
S egunda
aplica~ao
a) Projetar urn DEMUX 2 x 4 com portas 16gicas (configura¢o 1).
b) Implementar urn sistema de transmissao de dados MUX/DEMUX 3 x 8
(con figurac;ao 2),
Experiencia N° 4 • Mu!tiplexadores!Demuitiplexadores
Terceira
aplica~a o
a ) Implementar a fun<;ao Y = A'B + BC' + CD com urn MUX 3 x 8
(configura<;ao 1).
b) implementar urn sistema de transmissao de dados MUX/DEMUX 3 x 8
com contadores separados para 0 endereyamento do MUX e do
DEMUX (configural'i'o 2).
Quarta a plicafao
a) Implementar a funyao Y = A'BC' + B'CD' + C' DE' + AB'C com urn
MUX 3 x 8 (configura,ao 1).
b) lmplementar urn sistema de transmissao de dados MUX/DEMUX 3 x 8.
Utilizar 0 MUX/DEMUX anal6gico 4051 (configura,ao 2).
4.3 Lista de material de laborat6rlo para a
experiencia
Qtd.
Descri~o
01
01
01
Oscilosc6pio digital de dois canais.
Gerador de sin<lis.
Kit para montagem de clrcuilos digitais contendo fonte de alimentacao 5V,
m<ltriz de contatas, chaves push button com anti·bouncing e LEOs para
monitora¢o de estados l6gicos.
Componentes eletronicos necessarios para montar 0 projeto proposto.
Diversos: cabos dos instrumentas, cabos de intercone.xao, fias de conexao
para a matriz de cantatos.
4.4 Experiencia
4.4.1 Objetlvos
Estudar e ensaiar os circuitos multiplexadores e multiplexadores. Conhecer as apJica<;6es desses circuitos.
E1etrOnica Digital - Teona e Laboral6rio
4.4.2 Comentarios importantes
Ler atentamente todo 0 procedimento para esta experiencia antes de
realiza-la. Comentar cada item entre os integrantes da equipe.
Confenr no minima duas vezes, detalhadamente, a montagem do circuito. Marcar no esquema eietrico as conex6es feitas. De preferencia, os
alunos que conferirem nao devem ser aqueles que montaram 0 circuito .
Utilizar os data-sheets dos com ponentes usados.
4.4.3
Identifica~iio
dos participantes
4.4.4 Datas
'Prova de habilita¢o
/
Execu¢o da experiencia
/
4.4.5 Prova de
habilita~ao
/
/
a realiza~ao da experiencia
Redija urn texto de aproximadamente duas paginas sabre os assuntos
pesquisados e pertinentes a experiencia. 0 texto cleve ser objetivo com 0 intuito
de explicar os fundamentos te6ricos do assunto e as suas aplicac;6es pritticas. Os
conceitos basicos e fundamentais do t6pico devem ser explorados. Sempre que
necessaria, devem ser utilizadas figuras ilustrativas e descritivas.
4.4.6 Procedimento
a) Especificar os componentes e montar
projeto proposto para a experiencia.
0
circuito da configurar;ao 1 do
Experiencia NQ 4 - MultiplexadoreslDemultiplexadores
b) Aplicar a alimenta¢o de 5Voc ' Ensaiar 0 circuito. Verificar e anotar
a sua tabela verdade. Comparar a 16gica obtida com a prevista
teoricamente.
c) Especificar os componentes e montar
projeto proposto para a experiencia.
0
circuito da configurac;:ao 2 do
d) Alimentar
0 circuito com 5Vrx.' Ensaiar 0 circuito inicialmente com
chaves. Gerar os niveis de tensao de entrada para 0 MUX a cada
enderec;:o. Comprovar 0 funcionamento do circuito. Verificar as saidas
por meio de LEOs.
e) Utilizar dois geradores de sinais. Aplicar com
0 primeiro gerador urn
sinal nivelTIL e 1kHz na entrada de rel6gio do(s) contador(es); aplicar
com 0 segundo gerador, urn sinal (onda quadrada nivel TTL para
MUX/DEMUX digitais ou senoide de 4V pp para MUX/DEMUX
anal6gicos) de 100Hz nas entradas do MUX. Verificar as saidas com 0
oscilosc6pio. tendo urn canal. Visualizar 0 sinal de rel6gio e do outro.
Visualizar tambem as respectivas saidas (sincronismo pelo sinal de
rel6gio).
f) Anexar ao relat6rio
para 0 circuito:
0
projeto proposto para a experiencia. Detalhar
•
0 diagrama eletrico dos circuitos, os componentes utilizados e a
respectiva pinagemj
•
tabelas preenchidas;
fonnas de onda;
•
fotos digitais dos componentes do grupa;
•
fotos digitais das diversas etapas de montagem dos circuitos e
etapa final;
comentarios.
4.4.7 Prova de avalia"iio final
Primeira
aplica~o
a ) Implementar a fun,;;o Y
3x 8.
0
A'BC' + A'BC' + A· B' . C com urn MUX
b) Prajetar urn MUX 3 x 8 utilizando dais MUX 2 x 4.
EletrOnica Dig!laJ - Teoria e Laborat6rio
e) Explicar como urn sistema MUX/DEMUX
ca'iDes (TDM).
Segunda
e utilizado em telecomuni·
apliea~o
a ) Implementar a fun.,ao Y = D'B . C' . A + DB . C ' A + D'B' . C' . A' +
D'B com urn MUX 3 x B.
b) Projetar urn MUX 4 x 16 utilizando dais MUX 3 x B.
e) Qual a importancia do sincronismo em urn sistema MUX/DEMUX?
T e reeira
aplica ~o
a) Implementar a fun.,ao Y = E' . D· B' . C· A' + E· D' + B' . A' + C'B
+ D' . C' . A com dois MUX 3 x 8 encadeados.
b) Projetar urn MUX 5 x 32 utilizando MUX 3 x B.
c) Por que multiplexar sinais em telecomunicac;:Oes?
Quarta
aplica ~o
a) Implementar a fun'iao Y ~ A· B' . C' . D' + A· B· C . D +
A' ·B·C'·D + A' · B' ·C· D + A'·B ' ·C'·D' + A'·B·C·D' +
A· B' . C'. D com MUX 3 x 8.
b) Projetar urn MUX 6 x 64 utilizando MUX 3 x 8 .
e) Desenhe 0 diagrama de blocos de urn sistema MUX/DEMUX de 32
canais utilizando m6dulos de 3 x 8. Analise 0 problema do sincronismo.
Experiencia
N~
4 - MultiplexadoreslDemultiplexadores
Anotac;:oes
E1elrOnica Digital - Teona e Laborat6rio
Jcapftu'a i
..w!~~1l
..
Experiencia N2 5
Flip-Flops e Registradores
c
~
Of'w
5.1 Introduc;:ao teo rica
Os flip-flo ps sao circuitos utilizados em eletr6nica digital para annazenar
resultados temporarios, dividir frequencias e deslocar palavras him'lrias. Os jlip-flops possuem dais estados estilVeis e sao tambem chamados de biestaveis. As
principais aplicac;6es de flip-flops sao os contadores e registradores.
5.1.1 Entradas sensiveis a borda x entradas
sensiveis ao estado
Hit dais tipos de entrada de Tel6gia em flip-flops . A Figura 5 .1 apresenta
os dais casos possiveis. Ambos sao utilizados para os mesmos prop6sitos,
porem os circuitos de temporizac;ito sao diferentes. A Figura 5. 1a destaca 0
f lip-flop com e ntrada de TelOgia sensivel ao estado. Nesse caso , a m emorizayao
ocorre durante 0 estado alto do sinal de TelOgio. A Figura 5. 1b exibe-o com
entrada de relOgio sensivel a borda, cuja memorizac;ao ocorre no momento da
transic;ao de subida do sinal de rel6gio .
Dado _ _ _~X
Viilido
X'-____
HabiHla¢o _ _ _ _ _---.JIlL_ _ _ _ __
Figura S.la - Entrada de relOgio sensivel ao estado.
Olldo _ __ ~ ,----,v",a",id",
o_
'--_ __
Rel6gio
Figura S. lb - Entrada de rel6gio sensivel ill borda.
Experiencia N2 5 - FIiJFFlops e Regislradores
5.1.2 Flip-flop RS
o circuito da Figura 5.2 e urn exemplo de uma estrutura denominada trip-flop RS com portas NAND.
lKohm
,--C::>--~+5V
'----;;;:=?-~ + 5V
lKohm
Figura 5.2 -
Aplica~o
de urn flip-flo p RS.
Nesta aplica~ao tem-se uma chave da qual sao eliminados as repiques
(bounci ng). 0 efeito de memoriza~ao e gerado pela realimentac;:ao das saidas
das portas para as entradas. Para memorizar 0 valor urn na saida Q do flip-flop,
e necessaria conectar-se a terra apenas uma vez, a entrada S ' (set); para
memorizar 0 valor zero na saida Q do flip-flop , e necessaria conectar-se a terra
apenas uma vez, a entrada R' (reset), A Figura 5.3 apresenta a tabela verdade
de urn fli p-flop RS,
S'
R'
Q
0
0
proibido
0
Q'
1
1
0
1
0
0
1
1
1
nao muda
Figura 5 .3 - Ta bela verdade de urn f lip-flop RS.
Como se verifica na Figura 5.3, 0 estado 5 ' = R' = 0 nao e aceitavel, pois
imporia as saidas Q e Q ' iguais a zero, condil;:ao que nao faz sentido para urn
flip -flop .
Anaiogamente, e passivel construir urn f lip-flop RS com portas NOR,
conforrne pode seT visto na Figura 5.4. A tabela verdade desse flip-flop esta na
Figura 5.5. Verifica-se, nesse casa, que a l6gica das entradas e invertida em
rela~ao a tabela da Figura 5.3:
(
E1etronica Digital - T eoria e Laborat6rio
:: ~ ::'
Figura 5.4 - Flip-flop RS construido com portas NOR.
Q'
S
R
Q
0
0
nao muda
0
1
0
1
1
0
1
0
1
1
proibido
Figura 5.5 . Tabela verdade de urn flip-flop RS construido com porias NOR.
5,1.3 Flip-flop D
Os flip-flops D, tambem chamados de latches, sao estruturas l6gicas
sequenciais com 0 objetivo de memorizar clados aplicados na sua entrada. E
passivel a constrw;ao de urn flip-flop 0 a partir de urn RS, conforme a Figura
5 .6. Nesse casa , verifica-se que somente hfl dllas possibilidades para a entrada.
A primeira e -D = 1, 0 que leva S = 1 e R = O. Essa situaryao leva a saida do
flip-flop a urn , ap6s a sua liberav30 pela sinal de rel6gio que pooe ser borda ou
estado (borda no exemplo). A segunda possibilidade de entrada e 0 = 0, 0 que
leva a S = 0 e R = 1. Esta situac;ao leva a saida do flip-flop a zero, apos a sua
Jibera<;:ao pela sinal de rel6gio que pode ser borda ou estado (borda no exemplo).
Figura 5.6 - Flip-flop D a partir do flip-flop RS.
Experi(!ncia NQ5 - Flip·Flops e Registradores
5.1.3.1
FIi~flops
D integrados
A Figura 5.7 mostra os integrados 7475 (quatro f lip-flops D com TelOgia
sensivel ao estado), 74373 (aite flip-flops 0 com Tel6gia sensivel ao estado) e
7474 (dois flip-flops 0 com preset e clea r e com TelOgia sensivel a borda).
7474
7 47 5
Q,
0,
Q,
Q,
EN12
n
EN
ii,
D,
0,
EN.
0,
'"
~
~
Q
+5V
D,
D.
Ii.
7413
Figura 5.7 -
5.1.3.2
Aplica~oes
FJj~flops
dos
integrados 7 4 7 5. 74373 e 7 474.
fII~flops
D
A principal apJicayao dos flip-flops Deem registradores. Veja a seguir
principais tipos de registradores:
E1etrOnica Digital - T eoria e Laborat6rio
05
Reglstradores paralelos
sao circuitos, conforme a Figura 5.8, que armazenam dados de urn barramento. A carla pulso de rel6gio os dados aplicados as entradas dos flip-flops
sao memorizados e colocados nas saidas.
D.~--ID
-HD
Qf--~Q.
0"
Q
Rel6gio
Figura 5 .8 - Registrador paralelo de 4 bits com fIi~flops D.
Registradores de deslocamento
Sao circuitos que permitem a conversao de dados serie-paralelo e paralelo-serie. Possuem entrada serial e paralela e saida serial e paralela de dados. A
Figura 5.9 mostra urn registrador de deslocamento de quatro bits:
j
j
oPRQ
DPRQ
,--
,-CL
"
1
j
Dl'1lQ
,--
a
1
j
Dl'1lQ
,--
a
a
1
1
pnoet
-
Figura 5 .9 - Registrador de deslocamento de quatro bits.
Experiencia N2 5 - Flip-Flops e Registradores
5.:1.4 Flip-flops JK
A Figura 5.10 mostra a esbutura i6gica de urn flip-flop JK. Verifica-se
que pode seT construido a partir de urn flip-flop RS. Na tabela verdade da
Figura 5.11, comprova-se que 0 problema do estado proibido foi solucionado.
A entrada J habilita a transi<;:ao da saida para urn ap6s 0 pulso de Te16gio e a
entrada K habilita a transir;ao da saida para zero ap6s 0 pulso de Tel6gio.
Quando ambas as entradas estao desligarlas, 0 flip-flop nao muda de
estado e quando ambas estao em urn , as saidas alternam 0 seu estado a carla
pulso de Te16gio. As entradas preset e clear funcionam como as entradas set e
reset dos flip-flops RS. Atuam de forma assincrona, independentemente do
sinal de Tel6gio. Urn nivel zero na entrada preset leva a saida ao nivel16gico urn,
e urn nivel zero na entrada clear leva a saida do flip-flop ao nlvel16gico zero.
R~----1
~~~:[}-...':=C»---LrL~ Q'
K-
Figura 5.10 - Estrutura 10gica de urn flifTflop JK.
PR'
CL·
Q.
J
K
0
0
1
1
0
1
1
1
0
1
1
0
1
1
1
0
1
1
1
1
altema
X
X
0
0
proibido
X
X
0
1
1
0
X
X
1
0
0
1
Q
nao muda
Figura 5.11 - Tabela verdade do flip-flop JK.
E1etronica Digital - Teolia e Laboral6lio
5.1.4.1
FII~flops
JK integ,ados
A Figura 5.12 mostra
clear e com TelOgia sensivel
0
integrado 7476 (dais flip-flops JK com preset e
a borda).
1
PR
J
Q
t>cu<
K cu< Q
r
CIJ<}
PRJ ClR I
J}
+5V CU<z PR:! ~
Figura 5.12 - Flip-flo p integra do 7476.
5.1.4 .2
Aplica~iies
dos
fli~flops
JK
A principal aplica~ao enos contadores, que sao abordados na experiencia
nil 6 e nos circuitos sequenciais sincronos tratados na experiencia nQ7.
5.2 Projeto para a experiencia
Prime ira
aplica~o
a) Projetar urn flip-f lop RS com portas NAND (configurac;ao 1).
b) Projetar urn registrador de deslocamento de 4 hits com flip-flops JK
(configurat;ao 2).
S egunda
aplica~ao
a) Projetar urn flip-flop RS com portas NOR (configurat;ao 1).
b) Projetar urn registrador de deslocamento de 6 bits com flip-flops JK
(configura~ao 2).
--------------------------------------------------~~~
Experiencia Nl! 5 - Flip-Flops e Regislradores
\ t2j!x'
Terceira a plica.yao
a) Projetar urn flip-flop RS com portas NAND e uma entrada de e nable
(con figura~ao 1).
b ) Projetar urn contador Johnson de 4 bits com f lip-flops JK (configura<;ao 2).
Q uarta
aplica~o
a) Projetar urn flip-flop RS com portas NOR e uma entrada de e nable
(configura<;ao 1).
b) Projetar urn contador Johnson de 6 bits com f lip-flop s JK
(configura<;ao 2).
5.3 lista de material de laborat6rio para a
experiencia
Qtd.
Descrl ~ao
01
01
01
0sdlosc6pio digital de dois canals.
Gerador de sinais.
Kit para montagem de circuitos digitaiS contendo lonle de alimenia~ 5V,
matriz de conlalos, chaves push button com anti·bouncing e LEOs para
monitorayao de estados l6gicos.
Componentes eletr6nicos necessinios para moniar 0 projelo proposto.
Diversos; cabes dos instrumentos, cabes de
para a malriz de contatas.
interconex~o,
lias de conexao
5.4 Experiencia
5.4.1 Objetivos
Estudar e ensaiar
05
IlifFllops e seus circuitos de aplica<;ao.
5.4.2 Comentarios importantes
•
t2..i 1r
Ler atentamente todo 0 procedimento para esta experiencia antes de
rea!iza-la. Comentar cada item entre os integrantes da equipe.
EletrOnica Digital - Teorla e Laborat6rio
Conferir no mlnlmo duas vezes, detalhadamente, a montagem do
circuito. Marcar no esquema eletrico as conex6es feitas. De preferencia,
os alunos que conferirem, nao devem ser aqueles que montararn 0
circuito.
•
Utilizar os data-sheets dos componentes utilizados.
5.4.3 Identificac;:iio dos participantes
5.4.4 Datas
Prova de habilita<;:ao
/
/
Execu<;:.§.o da experiencia
/
/
5.4.5 Prova de habilitac;:iio
Redija urn texto de aproximadamente duas paginas sobre os assuntos
pesquisados e pertinentes a experiEmcia. 0 texto deve ser objetivo no intuito de
explicar os fundamentos te6ricos do assunto e suas aplicac;6es praticas. Os
conceitos basicos e fundamentais do t6pico devem ser explorados. Sempre que
necessario devern ser utilizadas figuras ilustrativas e descritivas.
5.4.6 Procedimento
a) Especificar os cornponentes e montar
projeto proposto para a experiencia.
0
circuito da
configura~ao
1 do
b) Alimentar a circuito com 5Vcc e testar a tabela verdade do flip-flop
montado.
c) Explique
0
que ocorre no estado proibido.
Experienda N!! 5 - Flip·Flops e Registradores
d) Especificar os componentes e montar 0 circuito da configurar;ao 2 do
projeto proposto para a experiencia. Usar LEDs para monitorar as
estados das saidas e alimentar 0 circuito com 5Vcc.
e) Utilizar uma chave comurn para gerar 0 sinal de rel6gio do circuito da
configurar;ao 2. 0 que ocorre? Por que?
f)
Utilizar 0 circuito da configura~ao 1 para gerar os pulsos de rel6gio do
circuito da configura¢o 2 (A chave cornum gera pulsos para 0 rel6gio
do circuito da configurar;ao 1 e a saida desse circuito gera os pulsos de
rel6gio do circuito da configurayao 2). 0 que ocorre? Par que?
g) Aplicar 0 gerador de sinais com saida onda quadrada nivel TIL na
entrada de relOgio do circuito da configurar;ao 2 e rnonitorar a sinal de
cada uma das saidas comparativamente com 0 sinal de rel6gio no
oscilosc6pio.
h) Anexar ao relat6rio
para 0 circuito:
0
projeto proposto para a experiencia. Detalhar
o diagrama eletrico dos circuitos, os componentes utilizados e a
respediva pinagem;
•
tabelas preenchidas;
•
formas de onda;
•
fotos digitais dos componentes do grupo;
fotos digitais das diversas etapas de montagem dos circuitos e
etapa final;
cornentarios.
5.4.7 Prova de avaliaryiio final
Prime ira
a plica~ao
a) eriar um flip ·flop D com portas 16gicas e explicar
menta.
0
seu
funciona~
b) Explique 0 funcionarnento de urn circuito antirrepique de teclas com
fli p-flop s RS.
c) Explique a tabela verdade de urn flip·flop JK
(
8etrOnica Digital - Trona e Laboratorio
Segunda
aplica~o
a) Criar urn flip-flop RS com portas l6gicas e explicar
mento.
0
seu
funciona~
b) Explique 0 funcionamento de urn circuito registrador de deslocamento
com flip-flops JK.
c) Cite duas aplica<;6es de flip·flops D. Desenhe os circuitos e explique
seu funcionamento.
Terceira
0
aplica~o
a) Coar urn
mento.
flip~flop
JK com portas l6gicas e explicar
0
seu fun ciona-
b) Explique 0 funcionamento de urn circuito registrador de deslocamento
com flip-flops D.
c) Cite duas aplica~6es de fl ip-flops JK Desenhe os circuitos e explique
o seu funcionamento.
Quarta
aplica~o
a) Coar urn flip-flop RS, sincrono, com portas l6gicas e explicar a seu
fllncionamento.
b) Explique 0 funcionamento de um circuito registrador de deslocamento
com flip-flops RS.
c) Cite duas aplica<;6es de flip-flops 0 e duas apJica<;6es de JK. Desenhe
os circuitos e explique 0 seu funcionamento.
Experiencla NR5 . Flip·Flops e Registradores
Anotalfoes
E1etrOnica Digital - Teorla e Laborat6rio
Experiencia N2 6
Contadores
06
6.1Introdu(:ao te6rica
6.1.1 Contadores assincronos
Sao estruturas 16gicas sequenciais que realizam transi<;6es de fanna nao
sincronizada. Sao constituidas de associa<;6es de flip-flops.
6.1.2 Contadores sincronos
Sao estruturas 16gicas sequenciais que realizam transh;6es de forma
sincronizada, vinculadas a urn sinal de re16gio (clock) externo. Na experh~ncia
n 2 7, sao estudados as circuitos sequenciais sincronos dos quais as contadores
sincronos sao 5ubconjuntos. A experiencia mostra em detalhe os circuitos
sequenciais sincronos, suas caracteristicas e vantagens.
6.1.3 Uso de flip·flops para construir
contadores sincronos
Nesta experiencia vamos nos ater aos contadores assincronos. Na experi{mcia nQ 5 foram apresentados exemp!os de como flip-flops sao utilizados na
construc;ao de contadores assincronos. Na experiEmcia n 2 6 sao usados na
construc;ao de registradores. Quando sao utilizados como parte de contadores
assincronos, as suas saidas mudam de estado altemadamente em determinados
pulsos de rel6gio. A Figura 6.1(a) mostra como isso e feito.
o flip-flop 0 necessita que sua saida Q' seja realimentada a entrada D.
Isso leva a saida do flip-flop ao estado oposto a cada pulso de rel6gio. Para
testar esse principio, considera-se que eie esteja iniciaimente com sua saida Q
Experiencia NQ6 - Contadores
em zero. lsso significa que a saida Q' esta em nivell6gico urn , levando a entrada
a urn. 0 proximo pulso do sinal de rel6gio faz com que a saida Q
assurna 0 valor da sua entrada 0, ou seja, nivel l6gico urn e consequenternente
Q' vai para zero. Quando urn novo pulso de rel6gio ocorrer, encontrara. a
entrada do flip-flop com 0 rnesmo estado de Q' , ou seja, zero. Desta forma a
saida Q sera levada para zero, com Q' igual a urn, repetindo a cicio.
o tambern
o flip-flo p JK torna essa estrutura mais simples, uma vez que pode ser
coJocado no modo de aiternancia, com as entradas J e K colocadas em nivel
16gico urn .
1
~
-b
Q
Rel6giO~
Rel6gio
K
Figura 6 .1 • (a)
F1j~flop
Q
D e (b) flj~flop JK .
6.1.4 Contadores blnarlos
Ugando fli p-flops individuais em cascata, pode-se construir urn contaclor
binario, conforme a Figura 6.2. Nesse caso tem-se urn eontador de 3 bits.
Verifica-se que a saida Q do primeiro flip-flop JK atua como sinal de rel6gio
para 0 segundo, 0 que causa a sua altemancia. 0 segundo flip-flop atua no
terceiro da mesma fo rma. Maiores sequencias de contagem podem ser obtidas
com a adi~ao de flip-flops em cascata. as contadores binarios podem contar de
oa 2n - I , em que n e 0 numero de flip-flops.
c
B
A
J
Qf-
J
Qr-
K
Q
K
Q
J
Q~
K
(i-
-
Rel6gio
Figura 6 .2 • Contador bimirio d e 3 b its.
Verifica-se que as saidas do contador da Figura 6.2 nao mudam de estado
ao mesmo tempo. Para exemplificar esse fato, considera-se, par exemplo, que
as saidas estao em estado urn. 0 pr6ximo pulso de rel6gio vai levar a contagem
Eletre.tnica Digital - Teoria e Laborat6rlo
a 000, porem nao simultaneamente. Primeiramente, 0 pulso de relOgio muda 0
estado do prirneiro flip-flop que, ap6s 0 seu tempo interno de propaga~ao, leva
a saida A ao nivel 16gico zero. Essa saida A sera 0 sinal de rel6gio do segundo
flip -flop que tambem ira, apos 0 tempo de propagac;ao, levar a sua saida B
para zero. Essa saida, analogamente , sera sinal de relOgio para 0 terceiro flip -flop que tambem, apos 0 tempo de propagac;ao, leva a sua saida C para zero.
Percebe-se entao que para as saidas do contador irem de 111 para 000, devem
passar antes pelos estados 0 11 e 001. Portanto, a transic;ao total deve ocorrer
apos, no minima, a soma dos tres tempos de propagac;ao dos tres flip-flops. Os
parametros tempo de propagac;fw limitam a maxima frequencia de contagem do
contador.
°
6.1.5 Contador binario integrado 7493
A Figura 6 .3 mostra 0 contador integrado 7493 da familia TTL. As saidas
0, C e B pertencem a tres flip-flops em cascata que constituem urn contador de
tres bits, divisor por 8 , cuja entrada de rel6gio e 0 ponto B. A saida A pertence
a urn flip -flop que constitui urn contador de urn bit, divisor por dOis, cuja
entrada de rel6gio e 0 ponto A. Quando a saida A e interligada a entrada B,
constroi-se urn contador de quatro bits, divisor par 16 . As entradas RO I e ROz
levam todas as saidas a zero , quando ambas forem Iigadas a nivel 16gico urn. Na
Figura 6 .4 veja a tabela verdade do contador binario com a 7493:
NC
+sv NC
NC
Figura 6.3 - Contador binario integrado 7493 .
Experiencia N" 6 - Contadores
Estado
D
C
B
A
0
0
0
0
0
1
0
0
0
1
0
2
0
0
1
3
0
0
1
1
4
0
1
0
0
5
0
1
0
1
6
0
1
1
0
7
0
1
1
1
8
1
0
0
0
9
1
0
0
1
10
1
0
1
0
11
1
0
1
1
12
1
1
0
0
13
1
1
0
1
14
1
1
1
0
15
1
1
1
1
16
0
0
0
0
Figura 6.4 - Tabela verdade do contador bim'irio com
0
7493.
6.1.6 Contador decimal integrado 7490
A Figura 6.5 exibe a contador integrado 7490 da familia TTL, que
funciona de forma similar ao 7493, pon2m com a diferenc;a de que as saidas sao
zeradas ap6s dez pulsos de rei6gio, portanto ele conta de 0000 (a) a 1001{9}. A
estrutura interna e anaioga ao 7493, contendo urn grupo de tres flip-flops em
cascata e urn flip-flop separado. Quando a saida A e interligada a entrada 8 ,
constr6i-se urn contador de 4 bits, divisor par 10. As entradas R0 1 e ROzlevam
todas as saidas a zero quando ambas forem Iigadas a nivell6gico urn; e as entradas R9 1 e R9 z 1evam as saidas a 1001 (9) quando ambas forem ligadas a nivel
16gico urn. Na Figura 6.6 a tabela verdade do contador decimal com 0 7490:
E!etronica Digital - T eolia e Laborat6lio
B
eLK
RO I
EOz
NC
+5V
R9 1
R9 2
Figura 6.5 - Contador binario integrado 7490.
Estado
D
C
B
A
0
0
0
0
0
1
0
0
0
1
2
0
0
1
3
0
1
0
1
4
0
0
1
0
0
5
0
1
0
1
6
0
1
1
7
0
1
1
0
1
8
1
0
0
0
9
1
0
0
1
10
0
0
0
0
Figura 6.6 - Tabela verdade do contador decimal com
0
7490.
6.1.7 Contador modulo·N
E possiveJ
reproouzir 0 funcionamento do 7490 com 0 7493. Para fazer
urn contador de 000 (0) a 1001 (9), e necessario zerar 0 contador em 1010 (10).
Ugando as saidas BeD, respectivamente, em RO I e R0 2 , reaiiza-se 0 zeramento
em 1010 e desta fonna tem-se urn contador de 0 a 9. Neste caso, obteve-se urn
contador mOdulo 10. Para conseguir outros valores de N, e necessario realizar
outras interligar;:6es, ou ainda, acrescentar J6gicas extemas. As Figuras 6.7(a) e
6.7(b) mostram duas formas de construir um contador m6dulo 11 (conta de 0 a
Experiencia
N~
6 - Contadores
10) com 0 contador 7493 e a Figura 6.8 apresenta urn contador mOdulo 6 (0 a 5),
usando 07490:
,-----."'11
}-
I I
D C B A
'0'
R
~
7493
\,B
1\,111
Ro(2 )
J
J
Figura 6.7(a) - Configura!i=ao para urn contador
rnodulo-ll com 0 7493 (altemativa I).
~Rl ll
r
D C
i"A
R
'----
D-
I
B
A
7493
"'"
Ro(l)
Ro (2)
Figura 6 .7(b) - Co nfigura~o para urn contador
rnodulo-ll com 0 7493 (altemativa 2).
I I
R
'0'
'---< \,B
1\,111
D C B A
7493
1\,(2) Rs(l) R:J(2 )
r
-. "'6
Figura 6.8 - Configura~o para urn contador
rnodulo-6 com 0 7490.
EJetronlca Digltal - Teoria e Laborat6rio
6.2 Projeto para a experiencia
Primeira aplicar;ao
a) Projetar urn contador binario de 4 bits com dais CIs 7476
(configurat;:ao 1).
b) Transfonnar 0 circuito do item (a) em urn contador decimal
(configurac;:ao 2).
c) Transformar 0 circuito do item (a) em urn contador mooulo-13
(configurac;ao 3).
Segunda
aplica~o
a) Projetar urn contador binario de 3 bits com dais CIs 7476
(configurac;ao 1).
b) Transformar 0 circuito do item {al em urn contador m6dulo-6
(configura<;ao 2).
c) Acrescentar urn flip-flop e transformar
0
circuito do item (a) em urn
contador m6dulo-12 (configurac;ao 3).
T erceira aplicar;ao
a) Projetar urn contador binario de 4 bits com dais CIs 7476
(configurac;ao 1).
b) Transformar 0 circuito do item (a) em urn contador mooulo-ll
(configurac;ao 2).
c) T ransformar
circuito do item (a) em um contador mooulo-14
0
(configurar;fm 3).
Quarta aplicac;:ao
a) Projetar um contador bin.§rio de 4 bits com dois CIs 7476
(configura<;ao 1).
b) Transformar
circuito do item (a) em um contador m6dulo-9
0
(configura<;ao 2).
c) T ransfonnar
circuito do item (a) em um contador mooulo-13
0
(configura<;ao 3).
Experi€mcia N" 6 - Contadores
6.3 Llsta de material de laboratorio para a
experiencia
Qld.
Descrit;iio
01
01
01
Oscilosc6pio digital de dois canais.
Gerador de sinais.
Kit para montagem de drcuitos dlgitais contendo fonte de alimen ta<;ao 5V,
matm de cantatas. chaves push button com antl·bouncing e LEDs para
moniloracao de eslados l6gicos.
Componentes eletrOnicos necessilrios para montar 0 projelo proposto.
Diversos: cabos dos instrumenlos. cabos de inlerconexao,
rios de conexao
para a matriz de cantatos.
6.4 Experiencia
6.4.1 Objetivos
Estudar e ensaiar contadores assincronos e os contadores divisores
pOT
N.
6.4.2 Comentiirios importantes
•
leT atentamente todD 0 procedimento para esta experiencia antes de
realiza-la. Comentar cada item entre os integrantes da equipe.
•
ConferiT no minimo duas vezes, detalhadamente , a montagem do
circuito. Marcar no esquema eletrico as conex6es feitas. De preferencia, os alunos que conferirem nao devem seT aqueles que montaram 0
circuito.
•
Utilizar os data-sheets dos componentes utilizados.
6.4.3 Identificao;:iio dos participantes
Eetr6nica Digital- Teoria e Laborat6rlo
6.4.40atas
Prova de habilitao:;ao
I
I
ExecUI;ao da experiencia
6.4.5 Prova de
habilita~iio
I
I
da experiencia
Redija urn texto de aproximadamente duas paginas sabre os assuntos
pesquisados e pertinentes a experiencia. 0 texto cleve ser objetivo com 0 intuito
de explicar os fundamentos te6ricos do assunto e as suas aplica~6es praticas. Os
conceitos basicos e fundamentais do t6pico devem ser explorados. Sempre que
necessaria utilize figuras ilustrativas e descritivas .
6.4.6 Procedimento
a) Especificar as componentes e montar
0
circuito da configura<;ao 1 do
projeto proposto para a experiencia.
b) Criar uma linha de zeramento do contador.
c) Desenhar uma tabela com os bits de saida (Qd' Qc' Qb' Qal do
cootador para todos os estados passiveis.
d) Alimentar 0 cifcuito com 5Vcc ' Zerar 0 contador. Incrementar e sinal
de rel6gie manualmente per meio de pulsos sem bouncing. Preencher
a tabela do item (c) com todos os estados possiveis.
e) Acoplar 0 gerador de sinais com pulsos nivel TrL e frequencia 1kHz
na entrada de rel6gio do contador.
f)
Acoplar 0 canal 1 do oscilosc6pio a entrada de rel6gio do circuito.
Com a ponta relativa ao canal 2, verificar e anotar as formas de onda
das saidas (Qd' Qe l Qb, Qa) com 0 oscilosc6pio, sincronizadas com 0
sinal de rel6gio.
g) Repetir os itens de (a) ate (0 para a configura<;ao 2 do projeto
proposto pi'lri'l i'l experip.nc:ii'l.
h) Repetir os itens de (a) ate (0 para a configura<;ao 3 do projeto
proposto para a experiencia.
i) Anexar ao relat6rio
para 0 circuito:
0
projeto proposto para a experh2ncia. Detalhar
Experiencia NQ 6 - Contadores
diagrama eletrico do circuito, os componentes utilizados e a
respectiva pinagem;
•
0
•
tabelas preenchidas;
•
formas de onda;
•
fotos digitais dos componentes do grupo;
•
fotos digitais das diversas etapas de montagem dos circuitos e
etapa final;
•
comentarios.
6.4.7 Prova de avaliat;:iio final
Primeira aplicatyao
a) Utilizando CIs 7493, projetar urn circuito que divida a frequencia de
urn sinal com a frequencia da rede eletrica por 60. Gerar urn sinal de
base de tempo de 1Hz.
b) Utilizar dais Cis 7490 para construir urn circllito divisor por 48.
Segunda aplicatyao
a) Utilizanda CIs 7493, projetar urn circuito que divida a frequencia de
um sinal com a frequencia da rede eletrica par 600. Gerar urn sinal de
base de tempo de O,lHz.
b) Utilizar dais CIs 7490 para construir urn circuito divisor par 88.
Terceira
aplica~o
a) Projetar 0 diagrama de blocos de urn relOgio digital com horas,
minutos e segundos. Detalhar as contadores utilizados com CIs 7493
e 7490. Considerar que a base de tempo e urn sinal de 1Hz.
b) Projetar urn contador m6dulo-20 com urn CI 7490 e urn flip-flop.
Quarta apHcatyao
a) Projetar 0 diagrama de blocos de urn relogio digital com horas,
minutos, segundos e decimos de segundos. Detalhar as contadores
utilizados com CIs 7493 e 7490. Considerar que a base de tempo e
urn sinal de O,lHz.
b) Projetar urn contador m6dulo-20 com Cis 7493.
E1ehonica Digital- Teoria e Laborat6rio
Experiencia N" 7
Circuitos Sequenciais Sincronos
7 .1Introdu~ao te6rica
7.1.1 Sistemas digitais basicos
7.1.1.1 Sistema combinacional
As saidas do sistema So, 51 . ~, .... , s"
entradas: eo.
el l
sao fun~6es somente das respectivas
e2 '· .. ·• ~.
A Figura 7.1 mostra
"
"
"
0,.,
0
diagrama de blocos de urn sistema combinacional:
so = fo (eo. €,,~ , ... en)
··••
Sistema
COfTlbinaciooal
·•
··
SI = f1
(eo, el' e2'
Sz =
(eo. el ' €2' ... e n)
f2
.•. e n)
Figura 7 . 1 . Sistema combinaclonal.
7.1.1.2 Sistema sequencia I
Os circuitos sequenciais caracterizam-se pela possibilidade de memorizar
informa'Yao. Os valores das saidas em urn dado instante nao dependem somente
dos valores das entradas, mas tambem dos valores anteriores dessas mesmas
entradas. as elementos basicos dos circuitos sequenciais sao os biestaveis ou
flip-flops ja estudados nas experiencias anteriores.
Experiencia N2 7 - Cirwitos Sequenciais Sincronos
Nos circuitos sequenciais, as saidas do sistema so ' 51 . 52' .... ' sn sao fun<;:6es
booleanas (binarias) nao apenas das entradas eo. el, e2 •....• ~ . mas tambem do
estado interno Xc. x l . X2 •.... • ~ memonzado. do sistema sequencial.
Uma vez que as sistemas sequenciais envolvem a memorizacyao das
entradas e de vaJores atuais presentes no sistema, a transic;:aa de estados nesse
processo de memariza<;:ao pode ser realizada de duas fonnas diferentes, sendo
assincrona ou sincrona.
Sistema sequencial assincrono
Nesses sistemas ocorre uma realimentac;ao direta das saidas para as
entradas. considerando os atrasos reais proparcionados pelos drcuitos utilizados.
Nos sistemas sequenciais assincronos, as transic;:6es ocorrem a partir das
mudanc;:as obtidas nas entradas e das consequentes variac;:Oes nos estados internos
do sistema.
E passivel representar os sistemas sequenciais assincronos de duas forrnas
diferentes, porem equivalentes, sendo por meio do mcxlelo de Mealy ou do
modele de Moore.
Modelo de Moore
X
E)
F
-
r-
G
5
,---v
.6.t=Figura 7 .2 - Representac;ao de urn s is tema
sequencia} assincrono peio modelo de Moore.
A funcao de saida 5(t) e detenninada pelo estada presente X(t) e a
atualiza<;:ao de estada. estado futuro X(t + At), depende da entrada E(t) e do
pr6pria estado atual X(t). 0 bloco 11 corresponde a urn atraso.
EJetrOnlca Digital· Teon" e Laborat6rio
Considerando a representac;ao de urn sistema sequencia! assincrono nesse
modelo, como na Figura 7.2. 0 seu equacionamento pode ser feito da seguinte
forma:
e tambem as equa~Oes de estado:
E possivei escrever dois grupos de equa~6es que definam
mento do sistema:
0
comporta-
Sit) = G(X(t)) => saidas
X(t + 6t) = F(X(O; E(t)) => variaveis de estado
Em que:
E = entradas
•
S = saidas
•
X = variitveis de estado
-------------------------"-....:~?olIl~
Experiencia N ~ 7 - Cilcuitos Sequenciais Sincronos
\~.~~
Modelo de Mealy
E
~7
)~
X
F
,-
G
>s
---v
--L::~~
Figura 7.3 • Representa~o de urn sistema
sequencial assincrono pelo modelo de Mealy.
As saidas 5(t) e as variaveis de estado futuras X(t + M) dependem da
entrada E(t) e do proprio estado atual X(t). Considerando a representac;ao de urn
sistema sequencia! assincrono no modelo de Mealy, como na Figura 7.3, 0 seu
equacionamento pode ser feito da seguinte fonna:
e tarnbern para as equac;6es de estado:
E1etronica Digital - T eona e Laborat6rio
E possivel escrever dois grupos de equa<;6es que definam 0
comportamento
do sistema em que E(t), 5(t) e X(t) representem as variaveis ja mencionadas no
modele de Moore:
Sit) = GIXlt); Elt)) --> equa,6es de saida
Xlt + "'t) = FIXlt); Elt)) --> equa,6es de estado
Problemas com os sistemas sequenciais
assincronos - Corridas criticas
Conforme ja mencionado anteriormente, as transi<;6es nos sistemas
sequenciais assincronos aparecem a partir das mudan<;as obtidas nas entradas e
das consequentes varia<;6es nos estados internos do sistema. Esse fato requer
urn cuidado muito grande no projeto e implementa<;ao desses sistemas para
evitar 0 aparecimento das chamadas "corridas criticas" au "disputas criticas".
As "disputas criticas" ou "disputas" entre as variaveis internas ocorrem
devido a nao simultaneidade nas transi<;6es dos diversos bits dos estados
internos do sistema. Como os circuitos utilizados nesses sistemas nao tern caracteristicas precisamente iguais , apresentam velocidades e tempos de transi<;ao
diferentes para c.a da bit gerado internamente ao sistema. Esse fato permite que
durante as diversas transic;:6es ocorridas, antes que 0 circuito se estabilize e se
realrnente chegar a se estabilizar, sejam geradas combina<;6es indevidas e
imprevisiveis no sistema, 0 que leva os circuitos a funcionar de forma erratica.
Sistemas sequenciais sincronos
Em fun<;:ao da necessidade de evitar as corridas cnticas no projeto desses
sistemas, ha a necessidade de utilizar urn criterio de adjacEmcia de modo que,
quando 0 sistema evolui de urn estado para outro , apenas uma variavel se modifica. Desta forma, evita-se a "disputa" entre as diversas variaveis.
Nesta etapa do livro, nao serao abordados esses metodos de projeto , pois
sera priorizado 0 estudo dos sistemas sequenciais sincronos as quais nao
apresentam os problemas de "disputas criticas" e sao aplicados a grande maioria
dos circuitos e sistemas utilizados atualmente.
Nos sistemas sequenciais sincronos, as mudan<;:as de estado acontecem em
intervalos de tempo bern determinados sob 0 camanda de urn rel6gio externo ao
circuito. Os instantes de comutac;ao das variaveis de entrada, estadas internos e
Experienda N2 7 - Circuitos Sequendais Sincronos
saidas estao sempre referenciados as variac:;:6es de uma variavel binaria particular
com caracteristica peri6dica, denominada rel6gio, R(t).
Os modelos de Moore e Mealy, anteriormente definidos, podem entao ser
reescritos da seguinte forma:
Modelo de Moore
S(ln)
~
G(X(t,,)) => equa,6es de saida
X(t" + 1) ~ F(X(t,,); E(t,,)) => equa,6es de eslado
Em que as referencias de tempo to, t l , t 2 , .... , ~ correspondem aos instantes para os quais 0 Telogio externo tenha valor 16gico ZERO ou UM , ou apenas
as transi~6es ZERO para UM ou UM para ZERO desse sinal.
No modele de Moore, conforme a Figura 7.4, 0 circuito de atraso e substituido por urn bloco de memoria (latch) , constituido de flip-flops. Esse bloco
memoriza os estados internos atuais a cada transi~ao do sinal de rel6gio e
disponibiliza esses mesmos estados na situac;ao em que foram capturados, como
entrada do bloco l6gico F. Verifica-se nesse caso que nao acontecem "corridas
criticas", pois toda e qua[quer transic;ao no sistema esta obrigatoriamente
vinculada ao sinal de rel6gio, ou seja, nao ha transic;6es enquanto 0 sinal de
rel6gio nao mudar de estado. Conciui-se tambem que a velocidade de mudanc;a
de estados do circLrito depende da fTequencia dos pulsas de relOgia.
E
X
F
I-
,
G
r
LATCH
V"I'r-
j
ReJ6gio
Figura 7.4 - Representa~o de urn sistema
sequencial sincrono pelo modelo de Moore.
E1etronica Digita]- Teoria e I...ilboratorio
>s
Modelo de Mealy
Analogamente, no modele de Mealy, confonne a Figura 7.5, 0 circuito de
atraso e substituldo par urn bloeo de memoria (latch). Neste caso, da mesma
forma como no modelo de Moore, nao havera "corridas criticas", pois toda e
qualquer transir;:ao de estados no sistema esta obrigatoriamente vinculada ao
sinal de relogio.
E
~7
,
---"
x
F
-
c-
>s
G
,--v
~
lA1CH
k;-
j
Rel6gio
Figura 7. 5 - Re pres enta~o de urn s istema
s e quencial s incrono pe lo mo de lo de Me aly.
Projeto e implementat;ao de sistemas sequenciais sincronos
Sera deserito a seguir urn metodo geral para
. sequenciais sincronos , constituido dos seguintes passos:
0
projeto de sistemas
a) Transcrever a descric;:ao do sistema para um diagrama de estados .
b) Construir a tabela de estados.
c) Definir
0
tipo de /lip-flop a ser utilizado: D, T ou JK
d) Obter as tabelas de estados completas.
e) Construir as mapas de Kam augh e minimizar as func;:6es booleanas.
f)
Implementar os circuitos .
Experiencia NQ 7 - Circuitos Sequenciais Sincronos
a) Diagrama de estados
Urn diagrama de estados e uma representar;ao dos estados internos de urn
circuito sequencial e da transh;ao entre eles, 0 que constitui uma representa<;ao
grafica do seu funcionamento. 0 diagrama de estados e farmada de celulas que
representam os estados internos do sistema sequencia!. Das celulas chegam
setas provenientes dos estados precedentes e partem setas para as estados
seguintes. Sao representados tambem os valores das entradas e das said as. A
representa<;ao em diagrama de estados pade seT feita por meio do modelo de
Moore ou do modelo de Mealy. As Figuras 7 .6(a) e 7 .6(b) detalham uma celula
de urn diagrama de estados para 0 modele de Moore e para 0 modele de Mealy
respectivamente:
n
E=
/~"da
~
Saida
Estado
Figura 7.6(a) - Represe ntac;ao de wna celula
de diagrama de e stado pelo modelo d e Moore.
E= IS=
E= /5=
n
x
Entrada
_______ Safda
/
E", /S'"
Figura 7 .6(b) - Representa~o de uma celula
de diagrama d e es ta do pe lo modelo de Mealy.
Para exemplificar, apresenta-se 0 projeto de urn contador divisor por 8
(0 a 7) que possua uma entrada E que habilite a contagem. Por exemplo, para
E = 1 0 contador avanc;a e para E = 0 0 contador para na contagem onde estiver.
Quando atingir 0 fim de contagern (contagem igual a 7), liga uma saida.
o contador descrito pode ser implementado por meio dos dois modelos
estudados, sendo 0 de Moore e 0 de Mealy.
EletrOnica Digital - Teoria e Laboratorio
A Figura 7.7 representa
0
E= O
n
contador pelo modele de Moore:
E=O
0
E= 1
000
E=O
E= 1
001
0
0
n n
E=O
E= 1
010
0
Oll
0
E= 1
E= 1
lIO
III
1
a
E= 1
U
E=1
U
E= O
E=O
Figura 7. 7 • Diagrama de estados do contador pelo modelo de Moore.
A Figura 7.8 representa
0
contador pelo modele de Mealy.
E=0/ 5=0
n n
E- l / 5 -0
000
E=O 15",0
E-lI S - 0
001
0
E= 0 / 5= 0
0
E- 1 / 5-0
010
E= 1/ 5=-0
all
E= 1 / 5=O
11l ) - ---+1 110 l::-=~ 101 l::-=~ 100
E= I / 5= 1
E= 1 / 5",0
E= 1 / 5 =0
U U U U
E=0 / 5=0
E=0 / 5=0
E= 0 / 5"' 0
E=0 / 5= 0
Figura 7.8 - Diagrama de estados do contador pelo modele de Mealy.
b) Tabe/a de estados
Uma tabela de estados e uma representa<;ao alternativa ao diagrama de
estados, porem mais adequada a execu<;ao dos passos seguintes do projeto.
Representam-se na primeira collUla 0 estado atual; na segunda, as variilVeis de
entrada; na terceira , 0 estado seguinte j e na ultima , as saidas.
Neste exemplo, como se faz 0 estudo paralelo dos dois modelos (Moore e
Mealy), sao representadas duas collUlas de saidas, uma para cada modelo.
Experiencia
N~
7 - Circuitos Sequenciais Sincronos
Estado atual
Entrada
Estado seguinte
(X,,)
IE)
1".. ,)
Saida (S)
Moore
Saida (5)
Mealy
000
0
000
0
0
000
1
001
0
0
0
001
0
001
0
001
1
010
0
0
010
0 10
0
1
010
0
0
011
0
0
011
0 11
0
0
01 1
0
1
100
0
0
100
0
100
0
0
100
1
101
0
0
101
0
101
0
0
101
1
110
0
0
110
0
1
110
0
111
0
0
1
0
1
111
1
0
000
1
0
110
111
111
Tabela 7.1 - Tabela de estados do contador para
c) Definifao do tipo de
Par exemplo, escolhe-se
ffi~flop
0
0
mode1o de Moore e de Mealy.
a ser utilizado: D, T ou JK
flip-flop JK.
d) Tabe/as de estados comp/etas
Optando par flip -flops JK, montam-se as tabeias de estados compietas
com as fun<;6es de excita~ao dos flip-flops, base para a impiementayao dos
mapas de Karnaugh. A construyao dessas tabelas sera feita ao analisar as
transi<;6es de cada bit das variaveis de estado (X), a partir da tabela de transi<;ao
do respectiv~ flip-flop, obtida da Tabela 7 .2.
Transi~ao
D
T
J
070
0
0
0 X
K
07 1
1
1
1 X
170
0
1
X 1
17 1
1
0
X 0
Tabela 7.2 - Tabela de transip3es dos flip-flops D. T e JK.
Eietr6nica Digital - T eoria e Laborat6rio
Para representar os oito estados binariamente. utilizam-se tres variilVeis de
estado que denorninaremos c, b, a, cada uma correspondendo a urn f lip-f lop JK.
Portanto, as fun~6es booleanas que representam 0 sistema sao:
K" ~ I,(E, c, b, a)
Est . at. <Xr,)
cba
Entrada
(E)
S""""y ~ I.(E, c, b, a)
Est.
!ut.
J,
Jb
J.
(X",,)
K,
Kb
K.
Saida Moore
(SmJ
Saida Mealy
(Sme)
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
0
cba
000
000
001
001
010
010
011
011
100
100
10 1
1 01
110
110
111
111
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
000
00 1
001
010
0 10
011
01 1
100
100
10 1
101
110
110
111
111
000
0
0
0
0
0
0
0
1
X
X
X
X
X
X
X
X
X
X
0 X
X
X
1 X
X
X 0
X 1
0 X
1 X
X 0
X 1
0
0
X 0
X 1
X
0
X X 0
X X 0
X X 1
0 0 X
0 0 X
0 0 X
0 1 X
0 X 0
0 X 0
0 X 0
1 X 1
X
X
0 X
1 X
X 0
X 1
0 X
1 X
X 0
X 1
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
Tabela 7 .3 - Tabela de estados completa do
contador para 0 modelo de Moore e de Mealy.
e) Mapa. de Karnaugh
~.
Montando os oito mapas de Kamaugh das
J a• Ka. Smo e Sme. tem-se:
fun ~6es
Experiencia N9 7 • Circultos Sequenciais Sincronos
booleanas J et
1\. Jb•
Eclba 00 01 11 10 Eclba 00 01 11 10 Ec!ba 00 01 11 10 Eclba 00 01 11 10
00
0
X
X
0
00
X
0
0
X
00
0
0
0
0
00
X
X
X
X
01
0
X
X
0
01
X
0
0
X
01
0
0
1
1
01
X
X
X
X
11
0
X
X
1
11
X
0
1
X
11
X
X
X
X
11
0
0
1
1
10
0
X
X
0
10
X
0
0
X
10
X
X
X
X
10
0
0
0
0
Eclba 00 01 11 10 Eclba 00 01 11 10 Eclba 00 01 11 10 Eclba 00 01 11 10
00
0
0
1
1
00
X
X
X
X
00
0
0
0
0
00
0
0
0
0
01
X
X
X
X
01
0
0
1
1
01
0
0
0
0
01
0
0
0
0
11
X
X
X
X
11
0
0
1
1
11
0
1
1
0
11
0
0
0
0
10
0
0
1
1
10
X
X
X
X
10
0
0
0
0
10
0
0
1
0
Figura 7.9 • Mapas de Karnaugh das
Implementando as
equa~6es ,
fun~oes
booleanas.
tem-se:
Smo = c.b.a
SfIl€
=
E.c.b.a'
f) Implementa~ao do circuito
A Figura 7. 10 apresenta 0 circuito do contador implementado de acordo
com as equac;6es booleanas minimizadas pelos mapas de Karnaugh da Figura
7.9. Os pontos c, b e a representam os bits do contador e Smo e Sme
representam as saidas do contador para os modelos, respectivamente, de Moore
e Mealy.
Eletr6niC;:l Digjtal- Teoria e Laborat6rio
Jp
E
b
E
•
P-I
E
c
E.b.•
Lr-r-
J,
C
Q
S~
b
"
E
.•
Lr-f-<
,
J.
b
Q
~
K"
c
b ::5J-.S_
.]
E
l
J.
Q
'"
Q
I
CLJ<
•
,
~
Figura 7.10 - Circuito do contador implementado.
7.2 Projeto para a experiencia
a) Projetar e impiementar no laborat6rio a parte 16gica de uma fechadura
codificada com tuna sequencia previamente programada (1101). Esse
detector de sequencia deve seT impiementado com urn circuito sequencia! sinerono que possua uma entrada E pela qual chegam as bits em
serie , e uma saida S que assume 0 valor 1, assim que a sequencia programada for recebida completamente. Quando for recebido wn valor
nao coeTente com a sequencia correta , 0 circuito volta ao seu estado
inicial. Analogarnente, quando a sequencia correta for recebida , apes
a saida assumir 0 valor 1,
Utilizar flip-flops JK
0
circuito retoma ao seu estado inicial.
b) Projetar e implementar no laborat6rio a parte l6gica de urn alarme
automotivo que funcione da seguinte forma: para liberar a partida , 0
usuario deve realizar em sequencia essas operac;6es:
ligar a chave de ignic;ao.
•
ligar a luz intema (entrada).
•
ligar 0 pisca - pisca (entrada).
desligar 0 pisca - pisca e a luz intema simultaneamente (dentro de
urn periodo de reI6gio).
Experiencia N2 7 - Circuilos Sequendais Sfncronos
Em seguida a partida estara liberada (saida) .
• .. .. ........ ,--------:----:----:----:---- - --,
: ;,
.
Quando for recebjdo urn valor nao coerente com a sequencia cor, .. ...
.
reta, 0 circuito volta ao seu estado inicial.
'',. .Obs:erva~.io
~ _ .:~. _~~. =
Considerar que a chave de
igni~ao
alirnenta
0
circuito.
.>____ : _L_U::..::ti~liz="~'~fI2;p=-f~l=op=,=J=K~.________________-,
c) Projetar e impiementar no laborat6rio a parte i6gica de um circuito
sequencial sincrono com duas entradas Xo e Xl e tres saidas Yo, Y1 e
Z2 que funcionem da seguinte forma:
•
as entradas Xl e X2 nunca assumirao 0 valor 0 simultaneamente.
•
quando Xo for igual a 0 , as saidas Yo , YI e Z2 assumirao,
respectivamente, os valores 010.
•
quando Xl for igual a 0, as saidas Yo , YI e Z2 assumirao,
respectivamente , os valores 100.
•
quando Xl = X2 = 1, Yo, Y1 e Z2 assumirao , respectivamente, os
valores 001 se Xo for a ultima entrada igual a O.
•
quando Xl = X2 == 1, Yo , Yl e Z2 assumirao ,.respectivamente , as
valores 000 se Xl for a ultima entrada igual a O.
[~~~~~~~~~~~~ IUtilizar flip-flops JK.
d) Projetar e impiementar no laborat6rio a parte 16gica de urn circuito
sequencial sincrono constituido de uma entrada (E) e uma saida (5) que
aperem da seguinte forma: a saida deye ir para nivel l6gico 1 se a
entrada mantiver-se em nivel 16gico zero ou em nivel 16gico 1 durante
dais periodos de rel6gio consecutivos. A saida deve mudar para nivel
16gico 1 no instante em que ocorrer a segunda entrada identica
consecutiva e permanecer nesse estado ate 0 inicio do pr6ximo pulso
de rel6gio. Qualquer outra sequencia de valores de entrada deve fazer
o circuito retornar ao estado inicial e manter a saida em nivel l6gico O.
Utilizar flip-flops JK.
Eletronica Digital- Teoria e Laboratorio
Modelos de mapas de Karnaugh de tres variaveis
Eclba
0
1
Ecjba
0
1
Eclba
0
1
Eclba
0
1
l~f: ; f: ; f: ;
Eclba
0
1
[elba
0
1
[elba
0
1
Ee/ba
0
1
r: ; r: ; r: ; r: ;
Figura 7.11 . Modelos de mapas de Kamaugh de tres varHiveis.
Modelos de mapas de Karnaugh de quatro variavels
Eel
~
00
01
00 01 11 10
f-+-++---1
11
10
Eel
~
00
01
11
10
Eel
~
00
01
00 01 11 10
f-+-+-+--i
11
10
00 01 11 10
1-+-++---1
Eel
~
Eel
~
00
01
00 01 11 10
f-+-+--t----1
11
10
00 01 11 10
Eel
~
00
00
01
1-+-++-
01
11
10
1-+-++-
11
10
00 01 11 10
f-+-+-+---1
Eel
~
00
00 01 11 10
,------,,---,---,---,
01
f-+-+ --t----1
11
10
I--t---t----t-j
Eel
~
00 01 11 10
,------,,---,---,---,
00
01
f-+-+ --t----1
11
10
I--t---t----t-j
Figura 7.12 - Modelos de mapas de Kamaugh de quatro variaveis.
Experiencill. N2 7 . Clrcuitos Sequenciais Sincronos
7.3 Lista de material de laboratorio para a
experiencia
Qtd.
Desc ri~o
01
01
01
Osciloscopio digital de dais canals.
Gerador de sinais.
Kit para moniagem de drcuitos digilais conlendo fonlc de aJimenta¢o
SV, matriz de contatas, chaves push button com anti-bouncing e lEDs
para monitora~ao de estados l6gicos. Componentes eletr6nicos
necessarios para montar 0 projelo proposto. Diversos: cahos dos
instnnnentos, cabos de interconexao, fios de conexao para a mahiz de
cantatos.
7.4 Experiencia
7.4.10bjetivos
•
Entender 0 funcionamento de circuitos sequenciais sincronos.
Compreender 0 correta projeto de circuitos sequenciais sincronos.
Praticar montagens e depurac;:ao de prot6tipos.
Familiarizar-se com medit;:6es em circuitos digitais ..
7.4.2 Comentiirios importantes
•
Ler atentamente todD 0 procedimento para esta experiencia antes de
realiza-Ia. Comentar cada item entre as integrantes da equipe.
Conferir no minimo duas vezes, detalhadamente, a montagem do circuito. Marcar no esquema eletrico as conexoes feitas. De preferencia,
os alunos que conferuem nao devem ser aqueles que montaram 0
circuito.
Utilizar os data-sheets dos componentes utilizados.
7.4.3 Jdentificac;:iio dos participantes
E1etronica Digita! - T eoria e La.boT3t6rio
7.4.4 Oatas
I
"'ova de habitit.,,",o
I
I
Ex~ao da experl~nda
I
I
7.4.5 Prova de
habilita~ao
ii experiencia
Redija urn texto de aproximadamente duas paginas sabre as assuntos
pesquisados e pertinentes a experiEmcia. 0 texto cleve seT objetivo com a intuito
de explicar as fundamentos te6ricos do assunto e suas aplicac;6es praticas. Os
conceitos basicos e fundamentais do t6pico devem seT explorados. Sempre que
necessaria, devem seT utilizadas figuras ilusrrativas e dp.$(';ritivt'ls.
7.4.6 Procedimento
a) Especificar as componentes e montar
para a
0
circuito do projeto proposto
experil~ncia.
b) Alimentar 0 circuito com SVcc' 0 rel6gio (clock) do circuito cleve seT
gerado por meio de chaves anti-bouncing. Os valores das variaveis de
estado e saida devem seT monitorados por meio de LEOs.
e) Levantar experimentalmente a diagrama de estados do circuito .
Utilizar os elementos da Figura 7. 13 se for necessario ou cnar elementos adicionais. Comparar a sequencia de dados obtida experimentalmente com 0 diagrama de estados te6rico.
Q Q .Q Q Q Q
()
()
()
Figura 7.13 - Elementos para
d) Anexar ao relat6rio
para 0 circuito:
0
0
()
()
()
desenho do diagra ma de estados.
projeto proposto para a experiencia. Detalhar
o diagrama de estados te6rico e experimental;
a tabela de estados;
tabela de estados completa;
os mapas de Kamaugh;
Experiencia NQ7 - Circuilos $equenciais Sincronos
as equa~6es booleanas;
o diagrama eletrico do circuito, detalhando os componentes utilizados e respectiva pinagem;
•
fotos digitais dos componentes do grupo;
fotos digitais das diversas etapas de montagem dos circuitos e
etapa final.
7.4.7 Prova de avalia"iio final
Utilizar os elementos da Figura 7.14 se necessario ou criar elementos
adicionais para desenhar os diagramas de estado. Utilizar tambem os modelos
dos mapas de Kamaugh das Figuras 7.15 e 7.16, quando aplicaveis.
QQQQQQ
(J
(J
(J
Figura 7.14 - Elementos para
0
(J
(J
(J
desenho do diagrama de estados.
Modelos de mapas de Karnaugh de tres varlilVels
Eclba
0
1
£elba
0
1
Eelba
0
1
£elba
0
1
H~~;f:;~;
£elba
0
1
Eelba
0
1
Eelba
0
1
£elba
0
1
~;f: ; f: ; f:;
Figura 7.15 - Modelos de mapas de Kama ugh de tres variaveis.
EIetronica Digital - Teoria e Labomt6rio
Modelos de mapas de Karnaugh de quatro varlavels
Eel
~
00 01 11 10
Eel
~
00 01 11 10
Eel
~
00 01 11 10
Eel
~
00 01 11 10
00
00
00
00 ,--,-----,-,----,
00
n f-+-+-+-1 11 f-+--++--1
00
01
11
f-+--+-+-1 11 f-+--++--1
10
10
10
Eel
~
10
00 01 11 10
Eel
~
00 01 11 10
Ecj
~
00
00 01 11 10
f-+--+-+-1
Eel
~
'------1-----'-----'-----'
00 01 11 10
,--,---,---.---,
00
00
f-+--+-+-1 00
f-+--++--1
00
00
01
11
II
II
II
10
10
10
10 '---'--'-----'----"
00
00
f-+--++--1
Figura 7.16 - Modelos de mapas de Kamaugh de quatro varia veis.
Primeira
aplica~o
Em uma Iinha de
prod u~ao
sao encaixotados dais tipos de pe0 em
grupos de quatro. A sequencia desejada esta na Figura 7 .17. Ha urn sensor que
detecta cada urna das pe~as em movimento. Esse sensor gera nivel l6gico 0
para as pe~as triangulares e nivel l6gico 1 para as pecas quadradas. A Figura
7.18 mostra 0 diagrama de blocos do circuito detector que deve flUlcionar da
seguinte maneira: cada p e~a detectada pelo sensor e contada, devendo a sua
contagem ser indicada nas saidas Xl e Xo (contagem de pecas triangulares) e YI
e Yo (contagem de pe0S Quadradas). Quando a sequencia c~rreta for detectada,
a saida Z cleve ir para nivel l6gico 1 e as contagens de Xl' Xo.Yl e Yo zeradas.
Cada vez que uma sequencia errada for detectada, as contagens de Xl' Xo,Y1 e
Yo saO zeradas e 0 circuito volta para 0 estado inicial. A situa<;ao de quatro
pec;as iguais sera indicada por Xl = Xo = YI = Yo = O.
/Sensor
Cd
ID
~D ~
I
Figura 7.17 - Sequencia de
•Movimenlo da linhll
pe~
em linha de montagem .
Experlencia N2 7 - CircuitO$ $equenciais Sincronos
Y,
Y,
SenlKJr-
- - -->i
x,
Conlagetn de ~ q\l<'lchadas
Contagem de pec;a; triangulares
Z sequOJ'K;i!l oorrcUl
Figura 7 .18· Diagrama de blocos do circuito detector.
Projetar 0 sistema sequencial sincrono para realizar a l6gica do circuito
detector. Detalhar 0 diagrama de estados, tabela de estados, mapas de
Kamaugh e 0 circuito. Utilizar f lip·flops JK e 0 modelo de Moore .
Segunda a plicafiio
Projetar 0 circuito da parte l6gica de uma maquina de venda automatica
de sorvete. Cada sorvete custa oito reais e na maquina e passivel introduzir
moedas ou notas de urn e cinco reais, indistintamente , e em qualquer ardem. 0
circuito apresenta uma entrada "E" e duas saidas "51" e "52" com as fun<;:6es:
"E" assume
0
valor 0 quando foi introduzido urn real.
"En assume
0
valor 1 quando forem introduzidos chico reais.
"51" assume
•
0
valor 1 quando a maquina entregar
0
sorvete ao ciiente.
"S2" indica em binario, 0 numero de reais a ser devolvido no caso de
terem sido introduzidos mais que aita reais (traco).
Detalhar 0 diagrama de estadas, tabela de estados, mapas de Karnaugh e
o circuito. Utilizar flip-flops JK e 0 modelo de Mealy.
Terceira a plica-;:ao
Impll:::l lIl:::r1laT u circuito de controle da semaforo para 0 cruzamento
descrito na Figura 7.19 e que {uncione da seguinte forma: se nao houver veiculos parados nas ruas secundarias (sensores A ou B atuados) , 0 semMoro estara
sempre verde para a avenida principal (saida S = 1). Caso haja veiculos parados
em uma das ruas secundarias (semor A ou sensor B atuado) , 0 circuito espera
ate a terceira transiyao zero para urn sinal de relOgio, mostrado na Figura 7.20,
para tomar 0 semaforo vennelho para a avenida principal (saida 5 = 0).
EletrOnica Digital - Teoria e Laborat6rio
Caso haja velcuios parados em ambas as ruas secundarias (sensores A e
sensor B atuados), 0 circuito espera ate a segunda transi<;ao zero para urn sinal
de rel6gio, Figura 7.20, para tornar 0 semaforo vermelho em direc;ao a avenida
0). Detalhar 0 diagrama de estados, tabela de estados,
principal (saida 5
mapas de Karnaugh e 0 circuito. Utilizar flip-flops JK e 0 modele de Mealy.
=0;
Figura 7.19 - Cruzamento.
30,
""n ",n
30,
""n
30,
Figura 7_20 - Base de tempo do semilforo.
Quarta aplica<;:ao
Projetar urn circuito sequencial sincrono que disponha de uma entrada "E"
sincronizada com urn sinal de relogio e uma saida "5" que, ao introduzir por "En
urn numero de quatro bits, comec;ar peio menos significativ~, obtenha-se na
sa!da "5" 0 complemento de 2 desse numero. 0 circuito deve Hcar pronto para
receber outro numero , assim que termine a complementa<;a.o do anterior.
Detalhar 0 diagrama de estados , tabela de estados, mapas de Karnaugh e 0
circuito. Utilizar flip-flops JK e 0 modelo de Mealy.
Informac;6es importantes:
•
Compiemento de 2 e uma tecnica utilizada em aritmetica binaria com
numeros relativos e e calculado da seguinte forma: 0 complemento de
2 de urn numero binario e 0 complernento bit a bit desse numero,
somado aritmeticamente a 1.
E importante achar uma lei de forrnac;ao para 0 compiemento de 2.
5ugestao: do bit menos significativo para 0 mais significativo (da
direita para a esql1erda), se os bits forem 0, bcam como estao ate
encontrar um bit iguai a 1; quando se encontra 0 primeiro bit 1, este
tambem se mantem, mas a partir dos pr6ximos bits, trocam-se por
1 e 1 por O.
°
Experiencia
N~
7 - Circuitos Sequenciais Sincronos
Anota~oes
E1etronica Digital - T eolia e Laborat6rio
Capitulo
Expe,iencia N 2 8
Memo,las
11
:
E~
11l '
~~
~
]0
00
8.1Introdu(:iio te6rica
Mem6rias sao dispositivos de annazenamento de clados na forma digital,
utilizadas em todas as circuitos microprocessados. E inegave! a grande evolw;ao
que os microprocessadores tern apresentado nos Dltimos anos , principalmente
quanta a velocidade e a miniaturiza<;:ao.
As mem6rias igualmente tern evoluido tecnologicamente na sua capacidade
de annazenamento, velocidade e consumo de energia , pon§:m, ao longo das
ultimas decadas, tern representado urn dos gargalos dos sistemas microprocessados, principalmente em termos de velocidade , pois a velocidade dos processadores sempre se manteve superior a velocidade de acesso as mem6nas.
Nos computadores atuais desenvolveram-se formas inteligentes de hierarquizar 0 acesso a mem6ria dos sistemas. Criou-se 0 conceito de mem6ria cache
que e uma regiao de tamanho limitado que armazena as Ultimas informac;oes
tratadas pelo sistema. Estatisticamente falando, e muito mais provavel que urn
dado requerido esteja na mem6ria cache do que nas demais regi6es de mem6ria
do sistema. Como a mem6ria cache e pequena, 0 acesso a ela e multo mais
rapido do que 0 acesso a. mem6ria geral do computador. Esta e outras estrategias
foram desenvolvidas para fazer com que 0 acesso aos dados requeridos para a
execUl; ao dos programas seja obtido com a velocidade exigida pelo processador.
Experll!nc!a
NQ8 - Mem6rias
8.1.1 Classificac;ao das mem6rlas
As mem6rias p odem ser classificadas da seguinte form a;
•
Acesso sequencia1: informac;ao lida e escrita somente em sequencia,
por exemplo, fita magnetica.
Acesso aleatorio: cada conteudo tern urn enderec;:o para acesso.
•
•
Memoria volatil: desligada a alimentac;:ao, perde
Memoria nao valatil: mantem
0
0
conteudo.
conteudo com a desligamento da
alimentac;:ao.
Memoria esta tica: uma vez carregado, 0 dado permanece.
Memoria dinamica: necessita
reprograma~o
peri6dica dos dados
{refresh}.
•
•
ROM: Read Only Memory - ja vern programada, nao permite
alterac;:ao dos conteudos (fuslveis).
PROM: Programmable Read Only Memory -
e programada
pelo
u5uario , nao permite alterac;:ao dos conteudos (fusiveis).
EPROM: Erasable Progra mmable Read Only Memory - PROM
a pagavel por ultravioleta.
EEPROM: Electrica lly Erasable Programmable Read Only Memory
• nao volatil, gravac;ao e apagamento eletricos.
8.1.2 Mem6rias apenas de leltura
8.1.2.1 Memoria ROM
E constituida
de fus iveis (diodos) internos que sao queimados ou nao. Uma
vez gravada, nao pode ser modificada. A Figura 8. 1 ilustra 0 diagrama 16gico de
uma mem6ria ROM de 8 (23) palavras de 4 bits:
E1etronica Digital - T eoria e Laborat6rio
B
A
r-;7
r-
c
~
\
fI
fI
>l
if
Aile
'1
if
>l
>l
if
Aile
\
if
fI
>l
>l
ABC
jf
jf
51
51
,,
:,
,,,
)
Yo
Y,
Y,
ABC
Y,
Figura 8.1 - Diagrama 100ico d e uma m e moria ROM d e 8 (23) palavras de 4 b its.
8.1.2.2 Memoria PROM
E similar a ROM , tarnbem constituida de fusiveis (diodos) internos que sao
queimados au nao. Uma vez gravada, nao pode ser modificada. A diferenva e
que no caso da PROM , 0 ll5uario pade fazer a gravac;ao e na ROM, a memoria
ja vern gravada de
fabrica.
8.1.2.3 Memoria EPROM
Na memoria PROM a gravat;ito e feita eietricamente, podendo ser desfeita
(mem6ria apagada) atraves de luz ultravioleta. Em vez de diodos fusiveis, tem-se
transistores PMOS com porta (gate) flutuante . A Figura 8.2 mostra uma celula
de urn bit de uma mem6ria EPROM:
Experi€mda Nil 8 - Mem6rias
Porta nutullnte
Silicio lipo P
Figura 8 .2 - Ce.lula de urn bit de urna me moria EPRO M.
Progra ma~ ao
•
Utiliza transistores PMOS com porta (gate) fiutuante (isolada de
conexao eletrica de qualquer parte da pastilha).
•
Sendo aplicada uma tensao mais elevada entre porta (gate) e dreno,
estabelece-se carga negativa na porta (gate) . 0 transistor fica equi-
valente a urn canal condutor.
Apagamento
Expondo a EPROM Oanela)
(gate) carregada.
•
a luz
ultravioleta, descarrega-se a porta
Sinais basicos de uma EPROM:
EPROM
D,
D,
CE . hllhilitalO&o 00 CHIP
OE • habilimc;ao cia said;,
v PI' - tensi'i.o de progmma¢o
D,
A.,
- -v
Ao 1I A.rl - en~ (entradas)
Do a 0, - dados
(entra~S<liOOs)
Figura 8.3 - Diagrama com os slnais baslcos de urna EPROM.
E1etrOnica Digital · Teolia e Laborat6rio
Tempo de acesso
E 0 tempo entre a estabiliza¢o dos sinais de contrale, enderet;os da
mem6ria e a disponibiliza<;ao de urn dado valida na salda. E urn parametro
muito importante, pois a veiocidade crescente dos microprocessadores exige
que as mem6rias respondam nos menores intelVaios posslveis.
Modos de
opera~ao
da EPROM
Leitura: quando fo r aplicada uma palavra de enderec;.os nas entradas
Ao a An _ l , habilita-se 0 componente, ou seja, faz-se CE "" 0, em
seguida, habilita-se 0 sinal de controle tr i-state das saidas (OE =0),
mantendo-se 0 sinal de habilitat;ao da gravat;ao, PGM e a tensao de
gravac;ao Vpp em 5V. Os dados contidos no respectiv~ endere.;o
aplicado podem ser lidos nas saidas DOa D7.
Grava-;ao: quando for aplicada uma palavra de enderecos nas
entradas AO a An- I, habilita-se 0 componente, OU seja, faz-se CE = 0,
aplica-se a palavra de dados a ser gravada, mantem-se 0 sinal CE em
+5V, aplica-se a tensao de grava¢o Vpp com a valor definido pelo
fabricante e, em seguida, aplica-se urn pulso negativo e m PGM (~)
com a dura<;ao especificada pelo fabricante. 0 dado presente em DOa
D7 sera gravado no respectivo endere<;o.
Stand-by: sempre que a entrada de habHitacao do componente CE
estiver em +5V, a memoria estara no modo Stand-by 0 qual tera suas
saidas em alta impedancia e a consumo da memoria reduzido a urn
valor multo baixo.
A tabela 8.1 resume as modos de opera<;ao de uma EPROM:
modo
CE
OE
PGM
Vpp
Dad",
leitura
0
0
+5V
+5V
grava~ o
0
+5V
stand-by
+5V
X
Dout
Din
HighZ
Tabela 8_1 - Modos de
Vpp
X
opera~ao
X
da EPROM.
Exemplo
EPROM 27020 - 2048 kbils = 256 kbytes - 18 bits de endere",menh
A Figura 8.4 mostra
com capacidade de 256Kb:
0
Ao a A17
diagrama esquematico de uma EPROM 27020
Experi~ncia
Nil 8 - Mem6rias
Vet:. Gnd
D,
D,
CE
h"bili~
do chip
OE - habililet¢o cia salda tri-state
vPI> -lensAo de progmma¢o
Vpp - tensbo de programa~&o
Ao" Al7 • end~ lentradas)
Do a D7 - dados (entradeslsaidas)
Tempos de ..cesso tfpicos: 50, 100, ISO, 200, _...., 450ns
Pulso de progr~Ao: 50 ms em IT
\........J
so.n.
Figura 8.4 - Diagrama esquematico de uma EPROM 27020.
8.1.2.4 Memoria EEPROM
A ceIula de uma memoria EEPROM e bastante similar a celula da
memoria EPROM. No caso da EEPROM existe acesso eletrico ao gate do
transistor de efeito de campo da celula, 0 que permite que as cargas do gate
sejam descarregadas eletricamente e nae por meio de energia lwninesa. As
EEPROMs atuais possuem regi!'ilT~c-t on?$ que me.morizam os endereyos e clados
durante 0 tempo de grava<;ao de cada byte, e nao por meio da memoriza~ao .
Desta forma , a grava<;ao de cada dado se faz de maneira simples.
Memoria FlASH· EEPROM
o apagamento de dados nas EEPROMs e realizado pela grava<;ao de urn
novo dado sobre 0 anterior. As denominadas FLASH-EEPROMs, adicionalmente, permitem 0 apagamento total por meio de urn codigo.
8.1.3 Mem6rias de escrita/ leitura " RAM
As mem6rias RAM sao dispositivos semicondutores que perrnitem a escrita
e a leitura de dados durante a sua opera<;ao normal. Tambem sao chamadas de
mem6rias R/W (ReadtWrite). Elas necessitam da manuten~ao da ali menta~o
para reter os dados armazenados. Caso a alimenta<;ao seja desligada, os dados
serao perdidos, por isso tambem sao conhecidas como voJateis. As mem6rias
RAM permirem grande capacidade de armazenamento nos computadores e saO
unlizadas para 0 armazenamento de dados e programas.
EIetrOniC<l Digital - TeeJia e Laborat6Jio
(
Urn computador com uma ampla area de memoria RAM vai apresentar
uma performance (velocidade de processamento) melhor que aquele em que
essa area e reduzida . Com uma grande area de memoria RAM , 0 computador
necessita utilizar, com menor frequencia, as outras formas de armazenamento,
em geral eletromecanicas, como 0 HD (Hard Disk) cujo acesso e mais lento.
8.1.3.1
Especifica~iio
de "ma memoria RAM
•
Tarnanho: 2 n kbytes , sendo n
•
Tempo de acesso: e 0 tempo ap6s 0 enderec;amento ate que
enderec;ado fique disponivel na saida.
•
Podem ser estaticas ou dinamicas.
=
numero de bits de enderec;arnento.
0
dado
8.1.3.2 Memoria RAM estatica (SRAM . Static RAM)
As mern6rias RAM estaticas sao formadas por flip-flops . Cada bit de
armazenamento e urn flip-flop. Esse fato explica a volatilidade dos dados. Se a
alimentac;ao for desligada, os flip-flops retomarao a estados imprevisiveis,
perdendo-se 0 estado anterior. As memorias RAM estaticas possuem rapido
acesso aos dados armazenados e permitem a sua rapida altera¢o, porem a
constru¢o das. memorias estaticas exige grande complexidade e tamanho devido
a rela¢o 1 flip-flop/ l bit. A seguir, apresentam-se exemplos de arquitetura
intema de memorias RAM estaticas.
A Figura 8 .5 mostra 0 diagrama logico de uma ckhl1a de memoria RAM
estatica de 1 bit e a Figura 8 .6, 0 diagrama l6gico de uma celula de N (2n)
celulas de 1 bit:
Cetul,,- de 1 bit- excrnplo:
D = dildo" ser escri to
5 = saida de leitura
Endere.;o~-,--------,
D---r---+--LJ
s
s
Qf---!~
'"
R
x_- -----'
End = l~ h"bilita
Il
rolula
x '" 1 ~ escrira
X= 0
~
leitu Rl
Figura 8.5 - Diagrama logico de uma celula de memoria RAM de 1 bit.
_______________ _______
Experiencia N\I. 8 - Mem6rio.s
"'""'
'''~
,
.w,.,
;jfZJ
I Nxl
Habillla
X
esait:VIeitUra
BID.'"s So
I- a
I-~
MUX
E
N
'"
A,
D
A,
I-
f--
~
E
<;
o A..,
··
·:
·
··
.:
..
.
~
: DemdifJC<)(\or :
n x2~
R
~
~SSI
~
:::
E
N d1ulM de 1 bit
N '" 2n
k;
£
ENO:S~
f- a
:: ~
..
.
rnk- S~l
L .. .
I
:
En~d"
"""" ,
"--
Figura 8.6 • Dlagrama 16gico de uma memoria RAM de N (2n) celuJas de 1 bit.
RAMN llnou2"x m
N "'"'"
mbils ""
Escril~
D
D
:
-,
MUX
Ao
~
E
A,
~
N
"'z
~
D
·
··
···
E
R
E
C
o
",.,
-
0
-
I
,
:
0_ ,
Deoodificadmn x2n
0,
··
i
··
··
·
0
,
-,·
Figura 8 .7 • Dlagrama l6gico de uma memoria RAM de N (2n) celulas de m bits.
E1etrOnica Digital - T eona e Laboralorio
A Figura 8.7 exibe
celulas de m bits.
0
diagrama J6gico de uma mem6ria RAM de N (2n)
8.1.3.3 Sinais basicos de uma memoria RAM estatica 2n
CE - habilita¢o do ehip
OE -
habi!ita~iio
da saida (leitura)
Tabela de operayOes
CE OE WE Opera<;:ao
WE - hllbilita¢o de eserita
0
I\J a Arc1 - endere~os (entradas)
Do a D7 - dQdos (entrades I sa/das)
xm
0
1
0
1
0
Escrita
1
x
x
Stand·by
Leitura
Figura 8.8 - Diagrarna esquernatico de urna RAM 2 n x rn.
8.1.3.4 Memoria RAM dinamica (DRAM· Dinamic RAM)
As mem6rias RAM estaticas sao constituldas de flip-flops, 0 que as torna
volumosas e faz com que consumam muita energia. As mem6rias RAM
dinamicas tem 0 seu processo de armazenamento baseado em capacitores,
portanto menores e consomem menos energia. Isso implica que os dados sejam
periodicamente recarregados para scrcm mantidos. Esse processo chama-58
refresh.
LinhQ de
comMido
-t--- -'- -
r
Figura 8.9 - Celula de 1 bit de urna RAM diRilrnica.
8.1.3.5 Caracteristicas das memorias RAM dina micas
utilizam MOSFETs e capacitores;
os dados precisam de recarregamento para se manteremj
•
devido a fugas, os dados armazenados devem ser recarregados a
poucos ms;
Experiencia NQ 8 - Memorias
utiliza~o
•
de menDs componentes por celulas;
menor consumo de energia;
maior dificuldade de usc devido a necessidade do recarregamento
(refresh) .
8 .1.3.6 Sinals utilizados pelas memorias RAM dlnamicas
A maior diferen~a na utiliza~ao das RAM dinamicas esta na forma de
endereyamento. Por exemplo, uma RAM dinamica de 64kbit necessita de
16 bits para seiecionar uma das possiveis posic;6es de memoria. Os circuitos
tipicos utilizam apenas 8 bits. A Figura 8.10 mostra 0 diagrama de blocos de
uma RAM dinamica de 64kbit e de que forma os 8 bits de selelYao sao
expandidos para 16 bits, com a utilizac;ao de dois sinais, sendo 0 RAS . seieyao
de cndere<;o de Iinha e 0 CAS sele<;50 de ender~o de coluna.
o endereyamento de urn bit e feito de forma separada, combinando os
8 bits de sele<;ao com a atua~ao em nivel baixo dos sinais, respectivamente ,
RAS e CAS. Desta forma, consegue·se enderec;ar os 64kbits do exemplo dado.
Com a possibilidade de compactat;ao das mem6rias RAM dinamicas, e
possivel hoje utilizar quantidades enonnes (chegando a 1Gb) de memoria nos
computadores em pequenos espa~05, porem e preciso ter em conta que a RAM
dinamica e mais lenta do que a RAM estiltica. Isso faz com que os computadores
utilizem uma hierarquia de memoria cujas informac;6es as quais necessitam de
maior rapidez, annazenadas em memorias estc'iticas com estrategias de armazenamento priorizadas, sejam denominadas memorias cache.
CAS ·
Decodiflcador
Sel~ao de
endere<;o de coluna
HAS · Scle~ao de ende~ de linha
de cotu na
8
561inhas
Decodificador
de linha
256
C~lul~ de
armazenamento
de 64Kblt
1+--->1
L6gica de
escriia
I
Jeitura
Dado saindo
Dado eninlOdo
t.Si.ifui /leibJra
Figura 8 .10 - Diagrarna de blocos de urna memoria RAM dinamica de 64kbit .
E1etronica Digilal- Teona e Laborat6rio
8.1.4 Encadeamento de mem6rias
Nos computadores e equipamentos microprocessados que utilizam as
memorias, elas sao agrupadas, formando bancos de mem6rias com 0 objetivo
de obter a tamanho necessaria para 0 armazenamento. Esse processo denomina-se encadeamento de mem6rias em que varias mem6rias sao conectadas a
urn barramento comum, selecionadas pela endere~amento. A seguir, sao
apresentados alguns exemplos de encadeamento de mem6rias.
A Figura 8.11 apresenta urn exemplo de encadeamento de duas mem6rias RAM 16 x 2 para
se construir urn banco de
RAM 16 x 4,
WE
IT
QE
I I
I
r------ D,
16 x 2
16 ](2
'--oD,
I
r
J-----o D,
J-----o
I
Figura 8.11 - Exemplo de encadeamento
de duas membrias RAM 16 x 2 para
construir urn banco de RAM 16 x 4.
A Figura 8 .12 traz urn exempJo de encadeamento de duas mem6rias
RAM 16 x 4 para construir urn banco de RAM 32 x 4:
WE
1lI'
D,
0,
D,
o.,
II
-
'---
~
WE
1lI' 161< 4
,--
~
-
CE
WE
or:
16x4
CE
II
Figura 8.12 - Exemplo de e ncadeamento de duas memorias
RAM 16 x 4 para construir urn banco de RAM 32 x 4.
Experienda
N~
8 - Mem6rias
A Figura 8 .13 rnostra urn exernplo de encadearnento de quatro rnern6rias
RAM 256 x 4 para construir urn banco de RAM 1032 x 4:
!lE
"'"
0,
0,
0,
Do
DoDI~ D3
1 0 0 0 1 1)2 1)3
c..':= ""
rn:
~
,,
c..':= "'or.." 256x 4
256 x 4
cr
A,
A, A,
----
r-
-
"'cror"
A,
Y,
lv,
A, A,
A,
---
I
256 x4
A, A,
---I
Yo
Decodificador 2 x 4
j
--'r =- "'cror.."
256 x 4
I
Y,
I
~
cr
A, A,
A,
----
I
II
DeDI D2 0 l
De DI °2 0 3
j
Decodjflcador 2 x 4
A,,,, Y, Y, Y,
0
0
0
I
I
I
I
I
1010
1101
I
'.
0
0
I
11
11
Figura B.13 - Exempio de e ncadeame nto de duas memorias
RAM 256 x 2 para const ruir urn banco de RAM 103 2 x 4 .
8.2 Projeto para a experiencia
P rime ira
aplica~ao
Projetar urn banco de 4 kb utilizando as rnern6rias RAM estaticas CMOS
6116.
Segunda
aplica~ao
Projetar urn banco de 8kb utilizando as mern6rias RAM estaticas CMOS
6116.
T e rceira aplica-;:ao
Projetar urn banco de 16kb utilizando as mem6rias RAM estaticas CMOS
6264.
EJetrOnica Digi01- Teoria e Laborat6rio
Quarta aplicafi=ao
Projetar urn banco de 32kb utilizando as mem6rias RAM estaticas CMOS
6264.
8.3 Lista de material de laboratorio para a
experiencia
Qtd.
Descrit;<io
01
01
01
Osciloscopia digital de dais canals.
Geradar de slnals.
Kit para montagem de clrcuitos dlgltais con tendo fonte de alimentac;:ao Sv,.
matriz de cantatos, chaves push button com anti-bouncing e LEOs para
monitorac;:ao de estados 16gicos.
Componentes eletr6nicos necessarios para montar 0 projeto proposto.
Diversos: cabos dos instrumentos, cabos de interconexao, fios de conexao
para a matriz de contatos.
8.4 Experiencia
8.4.1 Objetivos
Estudar e ensaiar as mem6rias RAM, suas formas de endere<;amento,
medir 0 seu tempo de acesso e efetuar 0 encadeamento de mem6rias com 0
objetivo de expandir a sua capacidade. Por meio das mem6rias RAM e possivel
estudar 0 comportamento de outras mem6rias.
8.4.2 Comentarios importantes
Ler atentamente todo 0 procedimento para esta experiencia antes de
realiza-Ia. Comentar cada item entre os integrantes da equipe.
Conferir no minimo duas vezes, detalhadamente, a montagem do circuito. Marcar no esquema eletrico as conexoes feitas. De preferencia,
os alunos que conferirem, nao devem ser aqueles que montaram 0
circuito.
Utilizar os data-sheets dos componentes usados.
Experiencia N'< 8 - Mem6rias
8.4.3 Identificalfao dos participant es
8.4.4 Datas
Prova de habilita<;<§.o
/
/
Execuc;:ao da experiencia
/
/
8.4.5 Prova de habilitalfiio ii experii!ncia
Redija urn texto de aproximadamente duas paginas sabre os assuntos
pesquisados e pertinentes it experiEmcia. 0 texto cleve seT objetivo no intuito de
explicar os flUldamentos te6ricos do assunto e suas aplica~6es praticas. Os
conceitos basicos e fundamentais do topico devem seT explorados. Sempre que
necessaria, devern seT utilizadas figuras ilustrativas e descritivas.
8 .4.6 Procedimento
a) Especificar as componentes e montar
0
circuito do projeto proposto
para a experiencia.
b) Aplicar a alimentac;ao de 5Vce. Efetuar a gravar;ao de 20 valores
binarios em diversos enderer;os do banco de memorias criado. Anotar
a sequencia do procedimento adotado para a escrita dos valores.
c) Realizar a ieitura dos valores gravados no item (b). Anotar a sequencia
do procedimento adotado para a leitura.
d) 0 que aconteceria se, por exempio, no item (c)
-circuitado a terra?
0
bit AD2 fosse curto~
e) Desligar a alimenta¢o, colocar momentaneamente em curto
0 Vcc e
o Gnd, religar a alimenta¢o e verificar 0 que ocorre com os dados.
f)
Medi~ao do tempo de acesso . Escrever 0 dado 000010 10 no
enderec;:o zero. Mantendo WE em 1, aplicar a saida do gerador de
onda quadrada (sinal com saida nivel TIL), com frequencia de I MHz
I
Eletronica Digita] - Teoria e Lo.borat6rio
no pin~ CE e no canal 1 do oScilosc6pio. Utilizar 0 canal 2 do
oscilosc6pio para verificar as saidas dos dados 0 3 a DO atingirem seus
niveis 1 ou 0, quando CE fica baixo. Copiar as fo rmas de onda dos
pinos D3 a Do.
tempo quando 0 pin~ CE atingir 0 nivel zero e a saida D2
for ao nivel zero (dado armazenado). Este e 0 tempo de acesso dessa
mem6ria.
g) Anotar
0
h) Anexar ao relat6rio
para
0
0
projeto proposto para a experiencia. Detalhar
circuito;
o diagrama eletrico dos circuitos, os componentes utilizados e a
respectiva pinagem;
•
tabelas preenchidas;
•
formas de onda;
•
fotas digitais dos componentes do grupo;
fotas digitais das diversas etapas de montagem dos circuitos e
etapa final;
comentarios.
8.4.7 Prova de
avalia~iio
final
Primeira aplicat;ao
a) Projetar urn banco de 64K/16 bits de mem6ria RAM utilizanda a
companente 6264.
b) Por que 0 tempo de acessa de uma mem6ria
importante?
e
um parametro
Segunda aplicat;ao
a) Projetar urn banco de 64K/16 bits de mem6ria EPROM utilizando 0
componente 2764.
b) Como e feito
0
armazenamento dos dados em uma EPROM?
Terceira aplicat;ao
a) Projetar urn banco de 64K/16 bits de mem6ria RAM utilizando
mem6rias de 4K/4 bits.
Experiencia NQ 8 - Mem6rias
b) Quais as vantagens e desvantagens das mem6rtas RAM dinamicas
sobre as mem6rias RAM estaticas?
Qua rta
aplica~o
a) Projetar urn banco de IM/16 bits de mem6ria EPROM utilizando
componente 27020.
b) ExpJique 0 procedimento do laborat6rio para medir
acesso da mem6ria em teste.
Eletronica Digital - T eoria e Labol<lt6rio
0
0
tempo de
Capftula i1
Experi43ncia NQ 9
Implementa~iio
de Fun~oes
Logicas com Memorias
"'il;
"
~
9 .1Introdu~ao
,oIl
*f'
io
DB
te6rica
Mem6rias sao dispositivos de armazenamento de clados na forma digital,
todavia podem ser utilizados para realizar funi):oes J6gicas combinacionais ou
tambem realizar a parte combinacional de sistemas sequenciais. Nesse caso, as
mem6rias sao utilizadas como arranjos 16gicos programaveis.
Existem dispositivos com a
fun~ao
de arranjos \Ogicos programaveis, tais
como PAls (Programmable Array Logic), PLAs (Programmable Logic Array)
e mais recentemente as FPGAs (Field Progra mmable Gate Array). Eles poclem
ser program ados e configurados para realizar funcOes l6gicas correspondentes
as que se realizam com portas 16gicas.
As mem6rias tambem podem , com algumas Iimitac;:6es, realizar
l6gicas de forma configuravel e programavel.
fun~6es
9.1..1. Memorlas ROM/ PROM/ EPROM
utillzadas como clrcultos combinaclonais
Neste caso, os endere~os sao as entradas do circuito combinacional e os
dades sao as saidas. Cada bit de saida (de Do a 07) e uma fun<;ao booJeana de n
entradas, com 2 n possibilidades, em que n e 0 numero de bits de endere~os e 2 n
e 0 tamanho da mem6ria.
Exemplo 1: projetar urn circuito conversor do cooigo BCD 842 1 para
c6digo Gray, ulilizando a EPROM 2716 (2048 x 8).
A Figura 9. 1 apresenta
Experi~ncla
0
circuito do converser:
Nil 9 • Implementa~o de Funr,;6es L6gicas com Mem6rias
5V
+
lI 1
A Voc G nd
- A,"
l-
A,;
A,
,,
Ao
A,
A.,
A,
A,
A,
Entrada
BCD 8421
D, Do Do D. D,
D,
D,
D,
)
6
Said"
c6digo
Gmy
'"
O ECE Vpp
L ~
L
Figura 9.1 . Circuito do conversor BCD 8421 para c6digo Gray.
BCD 8421
Endere~os
Dados
Codigo Gray
AlO A9 AS A, A6 AS A, A3 A, A) AO 0, 0 6 05 D. 0 3 0 ,
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
1
0
1
1
1
0
1
1
1
1
0
0
0
0
0
1
Tabela 9.1 -
0
0
0
1
0
1
1
1
1
Programa~ao
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
D) DO
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
0
1
1
1
1
1
0
0
0
0
0
0
1
1
0
0
1
1
1
1
0
0
0
0
1
1
0
0
1
da EPROM.
9.1.2 Mem6rias ROM/PROM/EPROM utilizadas como
circuitos sequenciais sincronos
Neste caso, a memoria exerce a fu m;ao da l6gica combinacional de urn
circuito sequencial sincrono . 0 projeto de urn sistema como este consiste no
projeto dessa i6gica (grava<;:ao da memoria) e interliga<;:ao com os flip-flops que
realizam a fun<;ao de latch do sistema.
Eletr6nica Digital - T eoria e Laborat6rio
Entracias
Saidas
LOgica combinacio nal
ROM! PROM I EPROM
-
-,/
Estados
internos
LAlCH
FFs
dk- l l
Figura 9 .2 - Diagrama de blocos de urn circuito sequencial s incrono.
Exemp!o 2: construir urn contador bidirecional de 8 bits , conforrne 0
diagrama de blocos seguinte. Utilizar urna EPROM 2716 .
I+sV
1
UP1
n
-=-
+svr
Vcc G~d
A lO
J,-
A,
07
As
0,
A7
0
A, 2 0 5
As 7 0 4
A, I 0,3
A3
01
A,
DO
Al
-+-- Ao
~
,
-
OE
crYpp
~ ~v
T
LSB
A
T
Bits
C
H
do
ontado r
n::A
T
C
3
MSB
elk
Figura 9 .3 - Circuito do contador bidire cio nal de 8 bits.
Experiencia
N~
9 - implementa<;ao de
Fun~6es
L6gicas com Mem6rias
Ende re/i=os
ON
Dado s
UP
Al A9 AS A,
Au AS A, A3
0
"
Al Ao 0, D. DS D, D3 D, DI DO
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
1
1
1
1
0
0
1
0
1
0
0
0
0
0
1
1
1
1
0
0
0
0
0
1
0
1
0
1
1
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
!
!
1
!
!
I
1
1
1
1
1
1
1
0
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
0
0
0
0
0
1
0
0
0
0
0
0
0
0
0
1
1
1
1
0
1
0
0
0
0
0
0
0
0
1
0
0
0
0
1
0
1
1
1
1
1
1
1
1
1
1
1
0
0
1
1
0
0
0
0
0
0
0
0
0
0
0
1
0
1
0
0
0
1
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
Tabe la 9 .2 -
Programa~o
da EPROM.
9.2 Projeto para a experiencia
Primeira aplica-rao
Projetar um conlauur ue 8 bits que possua uma entrada E que atue da
seguinte forma:
•
para E
•
para E = I , contagem de numeros impares;
=
0 , contagem de numeros pares;
quando atingir lim de contagem, Iigue uma saida.
Utilizar urna EPROM 2764.
EletrOnlca Digital· Teoria e Laborat6rio
Segunda
aplica~o
Projetar urn contador de dois digitos em BCD com uma EPROM 2764.
Terceira
aplica~ao
Projetar urn contador bidirecional de dois digitos em BCD. Utilizar uma
EPROM 2764.
Quarta aplica~ao
ProJetar uma matriz acumuladora de numeros em Bf=D. Deve ter uma
saida de carry para 0 proximo digito. Utilizar uma EPROM 2764.
9.3 Lista de material de laborat6rio para a
experiencia
Qtd.
Descri~o
01
01
01
Osciloscopia digital de dais canais.
Gerador de sinais.
Kit p<lra mantagem de circuit05 digitais contendo fonte de a1imentcl(;:ao 5V,
matriz de cantatas, chaves push button cam anti·bouncing e LEDs para
monitora(Iio de estados 16Qicos
Gravador de EPROM.
Camponentes eletronicos necessarios para mantar a projelo proposta.
Diversos: cabos dos inslrumentos. cabos de intercanexao, fias de canexao
para a matriz de cantatos.
9.4 Experiencia
9.4.1 Objetivos
Projetar circuitos combinacionais e sequenciais sincronos com mem6rias.
Estudar e ensaiar esses circuitos.
9.4.2 Comentarios importantes
Ler atentamente todo 0 procedimento para esta experiencia antes de
realiza-la. Comentar cada item entre os integrantes da equipe.
Experienda
N~
9 - Jmplementa~o de Funr,;:6es L6gicas com Mem6rias
Conferir no minimo duas vezes, detalhadarnente, a montagem do circuito . Marcar no esquema eletrico as conexoes feitas. De prefenzncia, os
alunos que conferirem nao devem ser aqueles que montararn 0 circuito.
•
Utilizar as data-sheets dos componentes utilizados.
9.4.3 Identifica"ao dos participantes
9.4.4 Datas
Prova de habilita¢o
I
I
Execu¢o da experiencia
I
I
9.4.5 Prova de habilita"ao
a experiencia
Redija um texto de aproximadamente duas paginas sobre os assuntos
pesquisados e pertinentes it experiencia. 0 texto deve ser objetivo com 0 intuito
de explicar os fundamentos te6ricos do assunto e suas aplica<;:6es pnJticas. Os
conceitos basicos e fundamentais do t6pico devem ser explorados. Sempre que
necessaria, utilize figuras i1ustrativas e descritivas.
9.4.6 Procedimento
a) Especificar os componentes e montar
para a experiencia.
0
circuito do projeto proposto
b) Aplicar a alimenta<;:ao de 5VCC' Ensaiar
circuito. Incrementar 0
contador manualmente com uma chave sem repiques. Monitorar os
bits de saida com LEDs ou displays BCD.
0
c) Preencher a tabela do contador.
d) Aplicar um sinal de 100Hz, nivel TTL na entrada de rel6gio do
contador. Monitora.-lo com 0 canal 1 do oscilosc6pio. Verificar os bits
de saida do contador com 0 canal 2 do osciloscopio, sincronizados
com a sinal de relogio.
Eletronica Digilal - Tearia e Laborat6rio
e) Anexar ao relat6rio
para 0 circuito:
•
0
projeto proposto para a experiencia. Detalhar
diagrama eletrico dos circuitos, os componentes utilizados e a
respectiva pinagem j
0
tabelas preenchidas;
forrnas de onda;
fotos digitais dos componentes do grupO j
•
fotos digitais das diversas etapas de montagem dos circuitos e
etapa final ;
-,
•
comentarios.
9.4.7 Prova de avalia4<iio final
Primeira
aplica~o
Projetar urn alarrne automotivo que, para ter a partida Iiberada,
precise realizar ern sequencia as seguintes operac;6es:
0
usuario
ligar a chave de ignic;ao.
ligar a luz intema.
ligar
0
pisca - pisca.
desligar 0 pisca - pisca.
•
desligar a luz intema.
Ern seguida, a partida fica liberada. Utilizar uma EPROM 2764.
Segunda
aplica~o
Projetar urn alarrne residencial que seja desabilitado quando
realizar as seguintes fun C;6es:
•
dar tres toques na campainha.
•
ligar a luz do terrac;o extemo.
•
desligar a luz do terrac;o extemo.
0
usuano
bater uma vez na porta (sensor de vibrac;ao que detecta cada batida).
•
aproximar 0 chaveiro de
Ern seguida,
0
tun
sensor disfarc;:ado na porta.
alarrne estara desabilitado. Utilizar uma EPROM 2764.
Experiblcia Ng 9 - Imp!ementay3o de Fum;:6es L6gicas com Mem6rias
T erceira
aplica~o
Projetar 0 circuito de controle l6gico de urn elevador de material de
constrw:;:ao. 0 diagrama do sistema e apresentado na Figura 9.4. 0 elevador
deve partir do andar inferior (sensor em C). Ao pressionar 0 botao M, 0
elevador sobe ate 0 andar central (sensor em B) e para. Pressionando mais uma
vez 0 botao, 0 elevador sobe ate 0 andar superior (sensor em A) e para.
Pressionando novamente 0 botao M, 0 elevador desce e para no andar central e,
finalmente, pressionando 0 botao M mais uma vez , 0 elevador desce e para no
andar terreo. 0 cicio se repete. 0 elevador disp6e de urn motor com dois
movimentos: sobe (5) e desce (D). Utilizar uma EPROM 2764.
Sensoms
SD
CJA
H
Elevadores
0
CJ B
DC
Figura 9.4 - Diagrama representativo do elevador de cargas.
Quarta
aplica~ao
Projetar urn circuito sequencia] slncrono que comande uma ponte rolante
que deposite per;:as em tres tanques. 0 deslocamento da ponte somente ocorre
com 0 cesto de pe<;:as na posi<;:ao superior e a trava fechada (saida T'= 1). Para
retirar au deixar urn cesto em urn tanque , a ponte deve fazer 0 cesto descer e
liberar a trava (salda T ,=0). A ponte rolante tern dois motores , sendo movimento
horizontal (frente-tras) e movimento vertical (sobe-clesce). Dois sensores na
ponte indicam se 0 cesto de pe<;:as esta embaixo/em cima. Em cada tanque ha
urn sensor de posi<;:ao. Projetar 0 sistema para fazer a sequencia tanque 1.
tanque 3 e tanque 2. Retorne para tanque 1. Utilize uma EPROM 2764.
E1etronica Digital - Teoria e Laborat6rio
Experiencia N~ 10
Converso res Digital!Anal6gico
e Anal6gico/Digital
00
.
II
Capitulo
~.·:.~
~.~.
~
..
,w. ,
IT:?
mJ
DB
10.1Introdu(:ao te6rica
A digitalizac;:ao dos clados e das informaC;6es e hoje uma realidade. Com a
evoluc;ao da eletronica digital e 0 surgimento dos microprocess adores e micro-
controladores, os circuitos realizam
0
processamento dos sinais de forma
totalmente digital. Os sinais na forma digital possuem inumeras vantagens em
relac;ao aos anal6gicos, dentre as quais se destacam: maior imunidade ao fuida;
maior facilidade no processamento que pode ser realizado pelos microprocessadores e microcontroladores; possibilidade da compressao dos sinais, permitin~
do uma redw:;:ao do tamanho da informac;ao, aiem do fato de facilitar 0 seu
armazenamento e aumentar as taxas efetivas de transmissao dos dados etc.
Como as grandezas fisicas presentes na natureza, como sam, imagem e
outras, sao anal6gicas, ha a necessidade da conversao dessas grandezas no
formato dgital e assim realizar 0 seu processamento e transmissao. Do outro
lado, quando essas variaveis sao recebidas e disponibilizadas ao ser humano,
devem novamente ser transfonnadas na forma anal6gica. Essa conversao de
formatos e realizada pelos circuitos conversores Anal6gico!Digitai (D/A) e
Digital/AnaJ6gico.
10.1.1 Conversor DigitaljAnal6gico (D/A)
10.1.1.1 Conversor D/A resistores ponderados
Urn numero binario pode ser representado pelos seus pesos binarios, ou
seja, potencias de 2. Por exernplo, 0 nUmero binario 11001011 pode ser
expresso pela equaC;ao (1):
lx27 + l x 2 6 +Ox2 5+Ox2 4 + lx2 3 +O x2 2+ lx21+ l x20 == 203(10)
(1)
Experiencia N2 10 Conversores DigitaVAnal6gico e Anal6gico!Digital
No Conversor D/A resistores ponderados, a equa~ao (1) e criada por urn
sornador cujos pesos binarios sao criados pelos valores dos resistores das
e ntradas. A Figura 10.1 rnostra urn circuito btlsico com essa fun~o:
•
v.,
2.
Vn_2
Dildodigillli
d>! >!nlrooll
Do · Dn- I
,
4.
v.,
.
v,
"-
"'
"
2n.I R
VO l
--".
,
-.J=-
.1
Figura 10. 1 - Conversor D/ A resistores ponderados.
Para RL «R, tem-se:
Vs
=
+ _V_, _- _2 + Vn- 3 +
_R_L . [v
R
2
n-t
4
V~.
2 n- 1 RLr'D
.R ~ n-1 .2' -'+D n-2 ·2, - 2 + ........... + D2 ' 2' +D l ' 2' + D0 1
Vs
Tomando 0 exemplo com os valores n = 4, R = SKQ, RL ::; 8Q, Vcr- ::; SV,
obtem-se a Tabela 10. 1.
D,
D,
D,
D,
Vs (mV)
0
0
1
1
0
0
0
1
0
2
0
1
1
0
1
4
0
8
1
0
1
1
1
1
15
Tabela 10.1 - VaJores de saida em um convenor D/ A de 4 bits.
(
E1etltlnlca Digital· T eoria e Laborat6rio
10.1 .1.2 Conversor D/ A resistores ponderados com amplificador
operacional
o circuito da Figura 10. 1 tern Iimita<;6es, pois devido a condic;ao RL «R,
a tensao de saida Vs e muito menor que a tensao dos niveis 16gicos digitais de
entrada. Nao ha como resolver esse problema, pois como se trata de urn
circuito passivD, nao possui amplificayao.
o circuito utilizado, na pra.tlca, consiste em urn somador com amplificador
operacional. cujos valores dos resistores de entrada sao proporcionais aos pesos
bimftrios. A Figura 10.2 apresenta esse circuito:
R
V. ,
v""
Dado d igital
de entrada
Do - 0 ...1
V".,
v,
2R
4R
ResoIu¢o :::l
~
v oR,
Va c
..
Degrau (step) = - "- -
2-'R
,
2""1, R
Figura 10.2 - Conversor D/ A reslstores ponderados e amplificador operacional.
o equacionamento desse circuito e detalhado a seguir:
Tomando a exemp!o com as valores n :::: 4, Vee
Figura 10.3, obtem-se a Tabela 10.2:
=
12V no circuito da
Experiencia NQ 10 - Conversores DigitaVAnal6gico e Anal6gico!Digital
= 12V
=4
RI2
Vtt.
n
R
D,
V,
2R
0,
4R
D,
8R
o,, ~o----"_~
Figura 10.3 • Conversor D/ A resistores ponderados
e amplificador operacional de <1 bits.
D,
D,
D,
D.
V,M
0
0
0
0
0
0
0
0
1
1,5
0
0
1
0
3,0
1
1
1
0
21 ,0
1
1
1
1
22,5
Tabela 10.2 · Valores de saida e m urn convers or D/ A
resistores ponde rados e amplificador o perad onal de 4 bits.
Desvantagens desse tlpo de conversor Dj A
•
Necessidade de grande precisao des resistores (tolerancias).
Grande varia¢o entre
alto.
0
menor resistor (R) e
0
maior (2n R) para n
10,1.1.3 Conversor D/ A rede R-2R
Outra ilitemiltiva para a constrw;ao de cOllver):;ores D/A e a rede R-2R,
ilustrada na Figura 10.4 para n = 4 bits.
EletrOnlca Digil<!l- Teoria e Laborat6rio
D,
2R
V,
R
0,
2R
R
D,
2R
R
0,
2R
-~
Figura 10.4 . Rede R-2R de 4 bits.
To rna-se mais simples explicar 0 funcionamento dessa reele com exempios. Inicia-se com a palavra binaria de entrada 1000. A partir desses yalores
reduz-se a rede ao seu circuito equivalente mais simples, conforme indica a
Figura 10 .5 ,
Exemplo: ° 3- 1
v.
2R
0 2 ~ 0 1 - Oo ~ 0
v,
R
2.
v.
V
2R
VS"' T
2R
R
2R
R
2R
A g urn 10.5 - Re de R·2R de 4 bits com entrada 1000.
Em seguida, considera-se a palavra binaria de entrada 0100 . A partir
desses valores igualmente se reduz a rede ao seu circuito equivalente mais
simples, conforrne a Rgura 10.6:
Experienda N!l 10 - Conversores DigitaVAnal6gico e Anal6gioo!Digitai
2R
R
V.
R
2R
2R
2R
R
2R
R
2R
2R
Vrc (6R15J.(2RJ
Vs = (2R + 6R15).(3R)
VtX • (4R)
Vee:
16R
4
Figura 10.6 - Rede R-2R de 4 bits com entrada 0100.
Aplica-se agora na entrada a palavra binfnia de entrada 0010. A partir
desses valores igualmente se reduz a Tede ao seu circuito equivalente mais
simples, conforme a Figura 10.7:
2R
2R
Vs
R
R
2R
2R
R
V.
Vs
2R
V.
R
2R
2R
R
2R
2R
vs'"
(2R
Vee. 2R 1/ (R+6RJ5).(6R15).(2R)
+ 2R IJ (R + 6R/S)J,[(5R + 6R)/5].(3R)
VO<.
8
Agura 10.7 . Rede R-2R de 4 hits com entrada 0010.
A partir dos resultados obtidos nas Figuras 10.5, 10.6 e 10.7,
gerar a seguinte lei de formac;:ao:
Vs =V .[Dn,_' + Dn2- 2 + ....... + D
2no ]
oc
2
2
Eletltlnica Digital· Teoria e Labor<lt6rio
e possivel
10.1.1.4 Conversor D/ A rede R-2R com
amplificador operacional
o
circuito
circuito da Figura 10.5 tern Iimita<;:6es, pais como se trata de urn
nao possui amplificayao.
passiv~,
o
circuito utilizado na pratica consiste em acopiar-se
amplificador. A Figura 10.8 apresenta esse circuito:
a reele
R-2R urn
3R (Ho)
D,
2R
2R
R
D,
2R
D,
2R
v,
R
R
\
DO.-.mJ
R
21
Figura 10.8 - Conve rso r D jA rede R-2R e amplificador o pe racional de n bits .
Para 0 equacionamento do circuito apresentado na Figura 10 .8, utiliza-se
o modelo do Equivalente de Thevenin. Substitui-se entao a rede R-2R pela fonte
de Thevenin equivalente a essa rede . A resistencia equivalente de Thevenin, que
e a resistencia "vista" pelo circuito com todas as entradas iguais a zero, tern 0
valor igual a R. As Figuras 10.9 (a), (b) e (c) detalham esse equacionamento para,
respectivamente, as entradas digitais iguais a 1000, 0 100, 0010:
Experiencia NlI 10 - Conversores Digilal/Anal6gico e Anal6gico!Digilal
v
l
,
~
(-)
2' 1L-__+-<>' l
Eq. de Thevenin
---+I
R
2R
V,
V_Vcc .2R_ Vo::
; -43R-6
(b)
(,)
Figura 10.9 - Equacionamento do conversor D/ A R-2R com amplificador
operacional, utilizando 0 Modelo Equivalente de Thevenin.
Conc\ui-se igualmente que cada urn dos bits de entrada tern urn peso
binario, au seja, pode-5e escrever:
\
au Vs =- Vee
rO
Zn ~ n-
1 ·z n-l
+D
n-
2 ·zn-2
+ ....... . + Dl .2 1 +Do -2°]
au para urn resistor de realimentat;:ao do amplificador operacional qualquer Ro:
v 5 = _ Vcc·RorO
·zn- l+ o n-2 ·zn- 2+ ...
3R. 2n ~ n-l
....
+D
E1etronica Digit<ll- Teoria e Laborat6rio
l'
21 0
+ o·
20]
o circuito final e mostrado na Figura 10. 10:
Ro
R
R
R
2R
Figura 10.10· Conversor D/ A rede R·2R e <U1lplifiC(ldor Qper(ldQn~l ,
10.1.1.5 Conversor D/A rede R-2R com amplificador
operacional em configurarrao "aO inversora
Muitas vezes necessita-se de urn circuito que forne~a a saida direta e nao
invertida , como 0 da Figura 10. 10. Nesse casa, utiliza-se urn amplificador
operacional em .configura~ao nao inversora. 0 circuito desse conversor e a
equaGao da tensao de saida estao na Figura 10.11.
2R
D.,_"","--1
R
2R
D~,~-W:Y.---t
R
,,,
,,
,
R
Do
R,
[1+R;"
I[ "'
0 ". 1 2
.,
+ 0 n-z. 2
I
+ - - -- - + 00
~
'R
2R
Figur(l 10 .11 - Conversor D/ A rede R·2R e
ampHficador operadonal. configura~o nao inversora.
----------------------------------------------------------,,
-~~~~
Experiencia
N~
10 - Conversores Digital/Anal6gico e Ana.l6gico!DigitaJ
'il~
10.1.1.6 Especificat;oes de um conversor DI A
Destacam-se a seguir as principais
especifica~6es ,
importantes no projeto
e na utilizac;ao de urn conversor D/A.
•
Resolm;a o: e 0 menor valor que consegue seT medido/convertido. E
calculado por 1/2 n, em que n = numero de bits do conversor. E a
relac;ao entre 0 incremento e a salda maxima .
Pre cisao: e a proximidade com 0 valor real. Esse parametro depende
principaimente da precisao dos resistores utilizados.
Linearidade : e 0 desvio maximo entre a saida obtida e uma Teta media.
Te mpo de acomoda.yao: e 0 tempo que a saida leva para se
estabilizar dentro de 1/2 LSB do valor final.
Sensibilidade a temperatura: quando h,3. urn incremento de temperatura t + fit, ocorre uma variac;ao na tensa.o de saida V + tN.
10.1.2 Conversor Anal6gico/ Digital (A/ D)
Os conversores AID permitem converter uma grandeza anal6gica como
tensao ou corrente em uma palavra digital. Em seguida acompanhe os diversos
tipos de conversor.
10.1.2.1 Conversor AI D comparador paralelo
dos conversores AID cujo principio de opera~ao e mais simples. A
faixa de tensao anal6gica de entrada e dividida em intervalos (degraus). Essa
tensao 'e cornparada com N·l comparadores de tensao. Cada cornparador gera
na sua saida urn nivel l6gico " 1" toda vez que a nivel de ten sao de entrada
ultrapasse a sua tensao de referencia , definida par urn divisor de tensao. 0
nurnero total de niveis de degraus obtidos e 0 numero de comparadores mais 0
nivel inicial (todos em zero), au seja, N - 1 + 1 = N.
E urn
Exemplo: n
=
3 bits
N = 2'- 1 = 7
o cooigo obtido na saida dos comparadores nao e bimlrio, portanto e
usual utilizar uma l6gica cornbinacional para converter essa saida em cooigo
binario. A Tabela 10.3 mostra a tabela verdade dessa 16gica para urn exemp!o
de sete comparadores.
(
E1etronica Digita! - Teoria e Laborat6rlo
+V
N resistores: R
R
(N-I}V
- N-
L6gica
combinational
V,
R
(N-2)V
s. ,
---,r-
S.,
S""
R
(N-3)V
- N-
R
R
R
Figura 10.12 -
Convers~r
AID comparador paralelo.
Vale a seguinte relac;ao: N - 1 = 2 n em que N - 1 e 0 nurnero de
comparadores de tensao e n e 0 nfunero equivalente de bits binarios do
conversor. No exemplo, tem-se N - 1 =7, au N = 8 , portanto n = 3 , pois 2 3 = 8.
Saidas dos comparadores de ten sao
Saida binaria
Q,
Q,
Q,
Q,
Q,
Qo
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
Q,
5,
5,
50
0
0
0
1
0
0
0
1
1
1
0
1
0
1
1
0
1
1
0
0
0
1
1
1
1
1
0
0
0
0
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
0
1
0
1
1
1
1
1
1
1
1
1
1
Tabela 10.3 . Tabela saida x entrada da logica
combinacional do conversor AID comparador paraleto.
Experl~ncia
Nil 10 - Conversores Digital/ Anal6glco e AnalOgico!Digital
'h~
iisl
As principais desvantagens desse tipo de comparador sao a necessidade
de urn comparador pOT degrau, 0 que exige urn hardware extenso para
resolw;6es e1evadas; l6gicas extensas e, consequentemente, urn custo elevado. A
principal vantagem do conversor AID comparador paralelo e a sua velocidade
que e muito elevada. Os tempos envolvidos dependem apenas dos atrasos de
propagayao nos circuitos, que sao normalmente pequenos. Nao ha urn cicio de
conversao.
10.1.2.2 Conversor Aj D contador
Urn exemplo de conversor AID contador de 4 bits esta na FIgura 10.13.
composto de urn contador de 4 bits, sendo urn conversor DI A , tamoom de 4
bits, urn comparador de tensao e uma porta AND para chaveamento. No
instante initial, urn sinal na entrada SC (Start Conversion) do contador zera 0
seu conteudo. 0 valor 0000 e entao aplicado ao convers~r DIA, gerando na
sua saida uma tensao inicial de OV. A tensao de entrada Vee aplicada na entrada (+) do comparador e a tensao de saida do conversor DIA, que inicialmente e
OV, e aplicada na entrada (-).
t
Nessas condic;6es, a saida do comparador de tensao gera urn nivel Jegico
alto que habilita. a porta AND a transfenr 0 sinal de relOgio para a contador. 0
contador prossegue a contagem, incrementa 0 valor aplicado ao Conversor
D/A e, consequentemente, a sua saida analOgica, aplicada ao comparador de
tensao. Quando a tensao de saida do conversor DIA iguala-se com a tensao de
entrada Ve, a saida do comparador de tensao ira a zero , bloqueando 0 sinal de
rel6gio aplicado ao contador.
~
Nessa situa<;ao, 0 valor da contagem congelada no contador representa,
entao, 0 valor binario correspondente a tensao de entrada Ve' 0 sinal de saida
do comparador de tensao, na sua transic;ao a zero, informa que a conversao
chegou ao final e recebe 0 nome de EOC (End Of Conversion). Urn novo pulso
em SC zera 0 contador e reinicia Dutro cicio de conversao.
Percebe-se que 0 tempo de conversao depende do valor da tensao de
entrada. Quanto mais pr6ximo do final da escala maior sera esse tempo.
Portanto, 0 valor maximo do tempo de conversao sera Teom_max = 2 n . tcJock em
que n e 0 nUmero de bits do conversor DIA e tclock e 0 periodo do sinal de
rel6gio.
E!etrOnlea Digital - T eoria e Laborat6rio
SC (Start Conversion)
Rel6gio
I
]
Comprador
d.
tensA~
EOC (EndO/Conuersion)
"ltt-,
~
1
Ex: 4 bits
ConlOOor
DC B A
<
'-----
DfA
I
----'
v.
Figura 10.13· Conversor A/D contador.
A principal desvantagem desse tipo de conversor AID
depende de urn cicio longo para concluiT a conversao.
10.1 .2.3 Conversor AI D de
a proxima ~ iies
e a Jentidao,
pais
""
sucessivas
A Figura 10.14 apresenta urn exemplo de urn converser AID de apr<r
xirna~6es
sucessivas. Ele tern urn funcionarnento semelhante ao do conver·sor
contador, pon2m com uma forma mais otimizada de realizar a aproximac;:ao ao
valor final convertido. 0 conversor
D/A e urn comparador de tensao.
e composto
igualmente de urn conversor
o elemento-chave desse tipo de conversor AID e 0 chamado registrador
de aproxima<;6es sucessivas, que e um contador em anel da esquerda para a di·
reita , denominado SAR (Successiue Approximation Register),
A fim de simplificar 0 entendimento, considera--se urn exemplo em que 0
valor da entrada anal6gica convertida em binfuio seja 0011. 0 cicio de conver·
sao inicia·se com urn sinal na entrada SC (Start Conversion) do registrador
SAR que carrega 0 valor 1000 como conteudo inicial. Esse valor e convertido
em uma grandeza anal6gica pelo conversor D/A e aplicado ao comparador.
Como 0 valor da tensao de entrada Ve aplicado a entrada (+) do comparador
(correspandente a 0011) e menor que a tensilo de saida do converser DIA, que
e aplicada na entrada (-) do comparador (correspondente a 1000), a saida do
comparador de tensao gera urn nivel 16gico baixo que e aplicado a entrada "E"
do SAR.
Experi~ncia NQ 10 · Conversores Digital/Anal6gico e Anal6gico!Digital
o SAR realiza a seguinte operac;ao 16gica: quando a entrada estiver em urn
nivel l6gico baixo (igual a zero), 0 hit "D" (mais significativo) da paiavra inicial e
copiado para 0 hit ltC' (deslocamento a direita) e 0 valor do bit "D" e zerado. Tern-se entao, na saida do SAR, 0 valor 0100. 0 novo valor gerado pe10 SAR e
convertido em anal6gico e aplicado a entrada (- ) do comparador. Portanto,
pennanece ainda 0 valor cia entrada (+) (correspondente a 0011) menor que 0
valor da entrada (-) (correspondente a 1000), mantendo-se a saida do
cornparador de tensao em urn nivel 16gico baixo, que e aplicado a entrada "E" do
SAR. Como a entrada do SAR permanece em urn nlvel l6gico baixo (igual a zero),
obit "C' da palavra armazenada e copiado para 0 bit "8" (deslocarnento a direita)
e o valor do bit "C" e zerado. Tem·se, enta~ na saida do SAR, 0 valor 0010.
o novo valor gerado pelo SAR e convertido em anal6gico e aplicado a
entrada H do cornparador. A partir desse momento, 0 valor da entrada (+)
(correspondente a 0011) passa a ser maior que 0 valor da entrada H
(correspondente a 0010), levando a saida do comparador de tensao e a entrada
"E" do SAR para urn nivel 16gico alto. Como a entrada do SAR esta agora em
urn nivel 16gico alto (igual a urn), 0 hit "8" da palavra armazenada e copiado
para 0 bit "A" (deslocamento a direita) e a valor do bit "8" e setado. Tem-se,
entao na saida do SAR, a valor 0011.
Dai por diante, pennanecendo a igualdade de valores na entrada do
comparador, mantem-se a sua saida em ruvell6gico alto. Mantendo a entrada HE"
do SAR em nivell6gico alto, os valores de saida (0011) pennanecem inalterados.
A grande vantagem do conversor AID de aproximac;6es sucessivas sobre
o contador e a velocidade dyaproximac;ao ao valor final de compara¢o. Em
vez de ocorrer a aproximat;ilo por wna contagern binaria, ela ocorre da
esquerda para direita. Enquanto 0 tempo de conversao do conversor contador
tipo aproximac;6es sucessivas gasta no
chega a 2 n periodos de rel6gio,
maximo n periodos de rel6gio.
°
Portanto, a valor maximo do tempo de conversao sera Tconv~max = n . tdock
em que n e numero de bits do conversor D/A e tdock e 0 periodo do sinal de
rel6gio.
°
EletrOnlca Digital· Teona e Laborat6rio
SC (Start Conversion)
I
Ex:4bits
/.A.R (regislIador de <lproxirml(;6es sucessivas)
d,
r
E
DC B A
51
EOC (End Of Conversion)
8: } Said,
&
Comprador
Digital
d,
tens.'io
/l
DfA
.1
"
V,
Figura 10.14 - Conversor AID de .,.,roxima/i=oes sucessivas.
Valor de entrada: 0011
Inicio: 1000
Compara~o
Said a do comparador
Saida do SAR
<
0
DIDO
<
0
0010
>
1
0011
0
1
0011
Tabela 1 0.4 - Exemplo de funcionamento do
registrador de aproxima/i=Oes sucessivas (SAR) de 4 bits.
10.1 .2 .4 Conversor AID rampa dupJ a
o funcionamento do conversor AID rampa dupta e 0 seguinte: a tensao
de entrada Ve e aplicada atraves da chave eletronica SI em urn integrador cuja
constante de tempo e RC. Como 0 integrador e construido com urn amplificador operacional na configurac;ao inversora, a tensao gerada Va e negativa.
Essa tensao e decrescente com a integrac;ao e e aplicada na entrada (- ) de urn
comparador, cuja entrada (+) esta em zero volt, portanto a saida do comparador
(Ve) esta em nivell6gico alto.
Experiencia NQ10 - Conversores DigitaVAnal6gico e Anai6gicoiDigii<l1
A tensao Ve e aplicada em uma porta AND que habilita a aplicac;ao do sinal
de relOgio a urn contador de n+ 1 bits. 0 contador inicia a contagem e quando 0
seu bit mais significativo Qn atinge 0 valor binario 1, a chave S1 comuta, conectando a tensao de referencia - Vrel ao integrador. Nesse momento, a varia<;ao da
tensao de integra<;ao inverte 0 seu sentido, tomando-se crescente. Quando Vo
toma-se igual a zero, fazendo com que a tensao na saida do comparador (VJ
assuma 0 nivel 100ico baixO, e desligado 0 sinal de relOgio do contador. Nesse
momento, a contagem e interrompida e a palavra binaria formada pelos bits On-I
a Qo, representa urn valor proporcional a Ve. A Figura 10.15 mostra
do conversor e 0 seu equacionamento.
0
diagrama
Demonstra-se que a contagem obtida nos bits Qn-l a Q o do contador e
proporcional a tensao de entrada Ve.
As principais caracteristicas desse tipo de conversor sao;
Baixo custo, pais nao utiliza urn conversor D/A.
•
Tempo de conversao mais longo que 0 conversor contador, pais ha
urn bit adicional no contador utilizado no conversor rampa dupla.
Portanto, 0 valor maximo do tempo de . conversao sera Tconv_max =
2n+l . tclock em que n e
0
numero de bits do conversor D/A e tdock eo
periodo do sinal de rel6gio. Essa caracteristica restringe a utilizat;:ao
dos conversores AID rampa dupla a apJica<;6es com variaveis lentas,
como em indicadores e controladores de temperatura e em instrumentos de medi<;ao em geral em que nao ha necessidade da atualiza<;ao
das variaveis Iidas em alta velocidade, uma vez que e 0 ser humane
que recebe a informa<;ao dessas variaveis.
\
E1etrOnica Digital - T eona e Laborat6Tio
Vo<O=:-V, ,,,l
c
Qn +1 Chave Sl
V, 0
Vo;;'O=:-Vc '" 0
,Vrel.
Integrador
1'"
_
RC
Comparador
Dildo bintirio de SlIfda
Q Q
"
Clock
Contildor de n esttigios
Vref.· Tl
J!C
T 2 -T 1 =1,.Tdock
'Ie :::} contagem de T1 ate T2 (V0 = 0)
Ve' Tl = V ref · A. T clock ::::> Ve'
2n.
Tclock =
n
= V wf '
Ve ·2
l. T clock ::::> A =- vrnf
Figura 10.15· Conversor AID rampa dupla e seu equacionamento.
10.1.2.5
Especifica~oes
de um conversor AID
Destacam-se em seguida as principais
projeto e na utiliza~ao de urn conversor AID.
•
especifica~6es,
importantes no
Faixa de tensao de entrada We)'
Impedancia de entrada (ZelResolu~ao: eo menor valor que consegue ser medido/convertido. E
calculado par 1/2n, em que n = numero de bits do conversor. E a
relac;:ao entre 0 incremento e a saida maxima.
Precisao: e a proximidade com 0 valor real. Esse parametro depende
principalmente da precisao dos resistores utilizados.
Experh§ncia
N~
10· Conversores Digilal/Analbgico e Anal6gico/Digital
•
Linearidade: e 0 desvio mflXirno entre a saIda obtida e uma reta media.
•
Sensibilidade a temperatura: quando ha urn incremento de temperatura t + 6t, ocorre uma variac;ao na tensao de saida V + /).V.
Tempo de conversao: e 0 tempo decorrido entre 0 inicio do cicio
de conversao e a disponibiliza~ao de urn dado convertido na saida.
:1.0.:1..3 Multiplexat;:ao de sinais
o
custo dos conversores AID , em geral, e mais elevado que 0 dos
conversores D/A devido a complexidade de seus circuitos. Por isso, em equipamentos em que hit necessidade da utiliza~ao de mais do que uma entrada
anal6gica, e comum as entradas serem multiplexadas. Utiliza-se, entaD, wn
multiplex (MUX) anal6gico que consiste em uma chave seletora eletronica.
Normalmente utilizada em sistemas microprocessados, a multiplexac;ao e comandada pelo microprocessador que endere~a cada uma das entradas,
disparando 0 inicio da conversao (SC) e quando esta for concluida, 0 microprocessador realiza a leitura do dado convertido, selecionando em seguida a
proxima entrada.
Obviamente, a multiplexa~ao reduz a velocidade de atualiza~ao do sistema
que e dividida pelo numero de entwdas u multiplexaT. Oeve se uVuliur, entaa, se
o processo e as variaveis medidas admitem essa redur;ao de veJocidade. A Figura
10.16 mostra urn exemplo de multiplexatyao de oito entradas anal6gicas,
utilizando 0 MUX anal6gico CMOS 4051;
MUX / DEMUX
ANAL6G1CO
fA,
Enlradas
anal6gicas
X,
Ell,
x,
fA,
Ell,
EA,
Ell,
EA,
Ell,
X,
14051
v~
y
E,, -
X,
v
X,
v.---L
R
X,
x,
X, CBA
Conversor
ND
-
SC
··
··
EOC
t
Inicia
Fun de
oonversdO conversAo
Sele~o
Figura 10.16 - Exemplo de mu[tiplexa~o de entradas
anal6gicas utilizando 0 MUX ana16gico CMOS 4051.
E1etronica Digital· T eoria e Laborat6rio
Dados digitrus
de saida
10.2 Projeto para a experiencia
Prime ira
apli ca~o
a) Projetar urn conversor D/A de 4 bits com resistores ponderados e
amplificador operacional, considerando as seguintes clados: nivel l6gico de entrada 0 a 5V, saida 0 a - l OV (configura~ao 1).
b) Projetar urn conversor AID contador utilizando
0
conversor AID
projetado no item (a). Utilizar como gerador de sinal de Tel6gia para 0
contador, urn oscilador ~tavel com 0 Cl 555, oscilando na frequencia
de 1kHz (configurao;ao 2).
Segunda
aplica~io
a) Projetar urn conversor D/A de 4 bits rede R-2R e amplificador
operacional configura~ao inversora, considerando as seguintes clad os:
nivel16gico de entrada 0 a 5V, saida 0 a - lOV (configura~ao 1).
b) Projetar urn conversor AID contador utilizando 0 conversor AID
projetado no item (a). Utilizar como gerador de sinaJ de relOgio para 0
contador, um oscilador astaveJ com 0 CI 555, oscilando na frequencia
de 1kHz (configurao;ao 2).
T erceira
aplica~o
a) Projetar urn convers~r D/A de 4 bits rede R·2R e amplificador
operacional configuracao nao inversora , considerando os seguintes
dados: nivel l6gico de entrada 0 a 5V, saida 0 a 10V (configuracao 1).
b) Projetar urn conversor AID contador utilizando 0 convers~r AID
projetado no item (a). Utilizar como gerador de sinal de relOgio para 0
contador, um oscilador astavel com 0 CI 555, oscilando na frequenda
de 1kHz (configurao;ao 2).
Quarta aplicatyao
a) Projetar um conversor D/A de 6 bits rede R·2R e amplificador
operacional configura~ao inversora, considerando os seguintes dados:
nivell6gico de entrada 0 a 5V, saida 0 a - 10V (configura~ao 1).
b) Projetar urn conversor AID contador utilizando 0 conversor AID
projetado no item (a). Utilizar como gerador de sinal de rel6gio para 0
contador, urn oscilador astavel com 0 CI 555, oscilando na frequencia
de 1kHz (configuracao 2).
Experiencia N!! 10 • Conversores Digital/Anal6gico e Anal6gico/Digital
10.3 Lista de material de laborat6rio para a
experiencia
Qld.
Descri'Yiio
01
01
01
Oscilosc6pio digital de dais canais.
Gerador de sinais.
Kit para montagem de drcuitos digilais contendo fonte de alimentacao SV, matriz
de contatas, chaves l)D, chaves push button com anti-bou ncing. Componenles
eletrOnicos necessarlos para montaT 0 projeto proposta.
Diversos: cabos dos instrumentos, cabos de interconexao, fios de conexao para a
matm de cantatas.
10.4 Experlencia
10.4.1 Objetivos
Projetar, estudar e ensaiar os conversores digitaVana16gico e analOgical
digital.
10.4.2 Comentarlos importantes
LeT atentamente todo 0 procedimento para esta experiencia antes de
realizilAa. Comentar cada item entre os integrantes da equipe.
•
Conferir no minima duas vezes, detalhadamente, a montagem do circuito. Marcar no esquema eietrico as conexoes fe itas. De preferencia,
as alunos que conferirem nao devem ser aqueles que montaram 0
circuito.
•
Utilizar os data-sheets dos componentes utilizados.
10.4.3 Identl{lcatrao dos participantes
Eietr&llca Digit31- Teoria e Laborat6rio
10.4.4 Oatas
Prova de
habilila~o
I
I
Execur;:ao da experiencia
10.4.5 Prova de hablllta"iio ii
I
I
experh~ncia
Redija urn texto de aproximadamente duas paginas sabre as assuntO$
pesquisados e pertinentes a experiencia . 0 texto cleve seT objetivo com 0 intuito
de explicar as fundamentos te6ricos do assunto e suas aplica~6es praticas. Os
conceitos basicos e fundamentais do topico devem seT explorados. Sempre que
necessaria, utilize figuras ilustrativas e descritivas.
10.4.6 Procedlmento
a) Especificar os componentes e montar
0
circuito da configura¢o 1 do
projeto proposto para a experiencia.
b) Alimentar 0 circuita, gerando os clados de entrada par meio de chaves
LID. Preencher a tabela do conversor D/A para todos as valores de
entrada.
c) Fazer
0
grafico da tensao de saida x valor binano de entrada.
d) Calcular a resolu«;Zlo do conversor em porcentagem de fim de escala e
em tensao.
e) Caso 0 bit 0 3 esteja travado em zero, qual sera
porcentagem do fim de escala no conversor?
f)
Especificar os componentes e montar
projeto proposto para a experiencia.
0
0
erro maximo em
circuito da configurar;ao 2 do
g) Alimentar 0 circuito que gera a tensao de entrada com urn potenciometro. Preencher a tabela do conversor AID para todos os valores de
saida.
h) Fazer 0 grafico do valor binario de saida x tensao de entrada.
i)
Qual a influencia da frequencia do sinal de rel6gio do contador no seu
desempenho?
Experiblcia NIl 10 - Conversores Oigital/AnaI6gico e Anal6gico/Digital
j)
Anexar ao relat6rio
para 0 circuito:
0
projeto proposto para a experiencia. Detalhar
diagrama eletrico dos circuitos, os componentes utilizados e a
respectiva pinagem;
•
0
•
calculos;
•
tabelas preenchidas;
•
fotos digitais dos componentes do grupo;
•
fotos digitais das diversas etapas de montagem dos circuitos e
etapa final;
•
comentarios.
10.4.7 Prova de
avalla~iio
final
Primeira aplica-rao
a) Projetar urn conversor D/A de 4 bits reele R-2R e amplificador operacional , configura<;ao inversora, considerando os seguintes dados:
nivell6gico de entradrt 0 a l 2V. saida 0 a - I OV.
b) Desenhar urn conversor AID comparador paraJelo. que possua uma
resoJu<;3o de 6,25%. ExpJique 0 seu funcionamento. Descreva as suas
caracteristicas.
Segunda aplica-rao
a) Projetar urn conversor D/ A de 4 bits com resistores ponderados e
amplificador operacionaJ, conskierando os seguintes clados: nivell6gico
cle entrada 0 a 12V, saida 0 a - IOV.
b) Desenhar urn conversor AID aproximac;:6es sucessivas que possua urna
resolu<;ao de 0 ,39%. ExpJique 0 seu funcion amento. Descreva as suas
caractensticas.
(
T erceira
aplica~o
a) Projetar urn conversor D/A de 6 bits rede R-2R e amplificaclor
operaciona! configurac;:ao inversora, considerando os seguintes dados:
nivel J6gico de entrada 0 a 5V, saida 0 a -1 OV.
E1etr6nica Digital· T eona e Laborat6 rio
b) Desenhar urn converser AID rampa dupla, que possua uma resolw;ao
de 0,195%. Explique e seu hmcionarnento. Descreva as suas caracteristicas.
Quarta
aplica~o
a) Projetar urn conversor D/ A de 4 bits rede R-2R e amplificador
operacionaJ configurac;ao nao inversora, considerando os seguintes
dados: nivell6gico de entrada 0 a 12V, saida a 10V.
°
b) Desenhar um converser AID rampa dupla, que possua uma resoluc;ao
de 0,0244%. Utilize como chave de comuta~ao 0 CI 4066 - CMOS.
Explique a seu funcionamento. Compare as suas caracteristicas com
as do conversor aproxima~6es sucessivas.
Experi@nclaNil 10 - Conversores Digil.,)/Anal6gico e Anal6gico/Digital
\
Bibliografia
ARAUJO,
c.; CHui, W. S. Praticando
Eletronica Digital. Sao Paulo: Erica,
1997.
BIGNELL, J. W.; DONOVAN, R. L. Eletronica Digital. V. 1 e 2. Sao Pauh
Makran Books, 1995.
DIXON , A. c.; ANTONAKOS, J. L. A Practical Approach to Digital
Electronics. New Jersey: Prentice Hall, 2003.
ERGEGOVAC, M.; LANG, T.; MORENO, J.
Digitais. Porto Alegre: Bookman, 2000.
Introdu~iio
aos Sistemas
FREGNI, E.; SARAlVA, A. M. Engenharia do Projeto Logico Digital. Sao
Paulo: Edgard Blucher, 1995.
GARCIA, L. c.; PADILl.A, A. G.; DOMINGUEZ, F. R. Electronica Digital.
Portugal: McGraw Hill, 1999.
HENNESSY, J. L.; PATTERSON, D. A. Organiza~iio e Projeto de Computadores: A Interface Hardware/Software. Rio de Janeiro: LTC, 2000.
IDOETA, 1. V.; CAPUANO, F. G. Elementos de Eletronica Digital.
Paulo: Erica, 1984.
sao
KLEITZ, W. Digital Electronics: A Practical Approach. EUA: Prentice Hall,
2003.
LEACH , D. P. Eletronica Digital no Laboratorio. Sao Paulo: Makran
Books. 1993.
LEMOS, F. E.
Introdu~ao
ao Estudo da L6gica Sequencial. Sao Paulo:
FE!, 1980.
MALVINO , A. P.; LEACH, D. P. Eletronica Digital: Princfpios e Aplicar;6es.
V. 1 e 2. Sao Paulo: McGraw-Hill, 1997.
MELO, M. Eletronica Digital. Sao Paulo: Makran Books, 1993.
MILMAM, J. Micro Electronics. McGraw-Hili, 1985.
PEATMAN, J. B. The Design of Digital Systems. McGraw-Hill, 1991.
E1etronica Digital- Teoria e Laborat6rio
SCHWEBER, W. L. Manual de Laboratorio para Circuitos Integrados de
Com-putadores.
Paulo: McGraw-Hill, 1990.
sao
TAUB, H. ; SHILUNG, D. Eletronlca Digital. Sao Paulo; McGraw-HilI, 1992.
TAUB, H. Circuitos Digitais e Microprocessadores. sao Paulo: McGraw-Hm , 1994.
Toccr,
R. J .; WIDMER, N. S. Sistemas Digitais: Princfpios e ApJicar;6es.
Sao Paulo: Pearson - Prentice Hall, 2003.
UYEMURA, J. P. Sistemas Digitais: Uma abordagem integrada . sao Paulo:
Pioneira Thomson Learning , 2002.
ZUFFO , J . A. Circuitos Integrados em Media Escala e em Larga Escala.
Siio Paulo; E<lgard Blucher, 1994.
Sites consultados
http://WWVJ. national.com
httpJ/www.intel.com
httpJ/www.nxp.com/
httpJ/www.tLcom/sclbrasil/
http://WWVJ.microchip.com
http://www.microcontrolador.com.br
http://WWIN.rigelcorp.com
http;//www.softchip.com/sim8051a.htm
http://sps.motoroia.com/
http://WWVJ.siemens.com/entry/ cc/ en/
http://WWVJ.fairchiidsemi .com/
httpJ/www.toshiba.com/
http://WWVol.hitachLcom/
http://WWVJ.freescaie.com/webap p/ sps/ site/homepage.jsp?code=BRAZIL
http://semicon.sanyo.com/en/
http://cmpmedia.globalspec.comlProductFinder/
http;//www.farnelinewarkcom.br/?gclid=CLWos6qwxqECFQUf7god- lx8_w
Blbliografta
http://www.nei.com.br/
http://www.vidal.com.br
http://www.interactiv.com/
httpJlwww.embeddedlinks.com/chipdir/
http://www.chipcata!og.com/
httpJIwww.alldatasheet.com(?gclid~CNbY5bSvxqECFYUe7godn03_-Q
http://www.datasheetcatalog.com/
http://www.supplyframe.com/search_phrases/datasheet_pdf/semiconductor_d
atasheet.shtml
httpJlsdw.bgs.nu/
http://www.datasheetcatalog.net/pt/powerexpowersemiconductors/l /
http://pt.okdatasheet.com/datasheetslWestcode/
Marcas Registradas
Todos os nomes registrados, marcas registradas, ou direitos de uso citados
neste livro pertencem aos seus respectivos proprietarios.
E1etronica Digita!- Teoria e Laboratorio
indice Remissivo
A
D
Aces><>
aleat6rio, 132
sequencial, 132
A,u,vel, 28, 42, 44, 173
Data-sheets, 46, 59, 73, 83, 95, 106,
124, 143, 152, 174
Demultiplexadores, 53, 79
Depier;ao, 30
E
B
Bit de transporte, 58, 64, 65, 68-71
Borrow, 69
Bouncmg, 45, 58, 72, 82,88, 94, 106,
107, 124, 125, 143, 151 , 174
Buffer, 27, 40, 41
c
EEPROM, 132
End of Conversion, 166
Enriquecimento, 30, 31
EPROM, 132
Equacionamento, 110, 112, 157, 161,
162, 170, 171
F
Cabos de interconexao, 45, 58, 72, 82 ,
94, 106, 124, 143, 151, 174
~
Cache, 131
Carry, 64
Circuitos
combinacionais, 53, 147, 151
sequenciais,
109
CMOS, 17
Coletar Aberto, 25
Contador{es)
assincronos, 99
decimal, 102
m6dulo-N, 103
sincronos, 99
FAN,IN, 23
FAN,OUT, 22
Flip-flops, 87
D,89
JK, 92
RS, 88
FPGAs (Field Programmable
Gate Array), 147
Full adder, 64
G
Gate, 133, 136, 147
H
Conversor
Anal6gicolDigital (AID), 164
Digital/Anal6gico (D/A), 155
Corridas crlticas, 113
Half adder, 63
L
Look-Ahead Carry, 68
indice Remissivo
Registrador€s, 91
M
de deslocamento, 91
paralelos, 91
Meio
somador, 63
subtrator, 69
ROM, 132
s
Mem6ria(s), 1 3 1
apenas de leitura, 132
Schortky, 20, 21, 24
dinamica, 132
estatica, 132
nao volatil, 132
Sistema(s)
combinacional, 109
sequenciaJ, 109
RAM , 137-140, 145, 146
volatil, 132
Modelo de
sequencial assincrono, 110
sequenciais sincronos, 113
Somador
complete, 64
paralelo, 67
serle, 65
Mealy, 112
Moore, 110, 114
MOSFET, 17
Multjplexadores, 53, 77
Stand-by, 135, 139
Start Conversion, 166, 167
Subtrator completo , 70
N
NAND, 24, 25, 27, 88, 93
Numero binario, 58, 63, 64 , 66, 69-71 ,
Successive Approximation Register, 167
T
74, 129, 155
p
PAls (Programmable Array Logic) , 147
PLAs (Programmable Logic Array), 14 7
Pull-up, 40
Totem Pole, 25
T ransporte antecipacio, 68
T ri-State, 25
TIL, 17
z
R
RAM dinamica, 139
~"(
Zeramento, 103, 107
E1etrOnica DIgital - T eorill e Laboral6rio
CADASTRO PARA MALA DIRETA
Ao preencher este formul6rio e envi6.-lo aEditora Erica por
fax (11) 20974060 au pelo correia, voce receber6 informa~oes peri6dicas sabre as nossos lQn~Qmentos.
Nota:
:~ I
E indispensGtJe/ preencher rodDS os rompos para oo/idar 0
. -<:~- - - -
~-
-
mdostro.
Dobre/Cole
~- -
- - - - - - - - - -I
Oesejo cadastrar·me para receber infonnagoes sabre os rangamentos
\,,],.,.,-- --
-
-
- - -- - - - - - - - - - , [
}\:. ;:. 1 livro: E1e1r~nica Digital- leona e LaboratOrio
\}\ii~;-: Autor(es): Paulo Alves Garcia e Jose Sidnei Colombo Martini
I
COdigo:
109X :
Nome:
.: I I I I I I I I I I
. . .~ [I I I I I I I I I I
g~ II
I I: ,"
I I[ il
I ~
I ~
E~.e rego para correspondencia:
[I I I I I I I I I I
[I I I I I I I I I I
I[
I[
[ '.
[
I Bairro:
I'"
[I I I
I[
I Cidade:
I
[
I I I I I
I
Estado{IJ
[ T,',f"" lr.o:llr.x"lr.x"'--'1 1
I
1
CEP,I
1
I I
1
I 1-1
I 1
I 0 X IX
-I 1 1 1
1 1 1
1
1
I
E·mall, i=1=l1==i==Ii==l==i==1=*=~==i==i==l=+=i==l==i=~
I I I
1
1
I
Fax'
CPF au CNPJ
RG ou I.E.
1
1
1
I
1
I
Onde este livro fO/ comprado.
( ) Internet ( ) Livraria { lOutro _ _ __ _ _ __ _ __
Onde voce tomou conhecimento do livro?
( ) Anuncio ( ) Escola ( ) Mala Direta ( ) Catalogo ( ) Internet
~ )!e~s,: ~) ::Ulro
==c=-:=-==-=====-=::-::=-==-==
.,'
DobrelCole
~ -- - -- --- - --- -- -PRT/SPM-4707/94
UP AC AGUA RASA
DR/sAO PA ULO
CARTAO-RESPOSTA
NAO E NECESsARIO SELAR
o selo sern pago par
EDiTORA ERICA LTDA.
03331~970 sAO PAULO - SP
~ ---- - -------- - - -
DobrefCo le
GRAFlCAPAYM
Ttl. (Dll )"lIIl-3l44 . paymg&c:rr...eom.br
c
~
..~