저작자표시-비영리-동일조건변경허락 2.0 대한민국 이용자는 아래의 조건을 따르는 경우에 한하여 자유롭게 l l 이 저작물을 복제, 배포, 전송, 전시, 공연 및 방송할 수 있습니다. 이차적 저작물을 작성할 수 있습니다. 다음과 같은 조건을 따라야 합니다: 저작자표시. 귀하는 원저작자를 표시하여야 합니다. 비영리. 귀하는 이 저작물을 영리 목적으로 이용할 수 없습니다. 동일조건변경허락. 귀하가 이 저작물을 개작, 변형 또는 가공했을 경우 에는, 이 저작물과 동일한 이용허락조건하에서만 배포할 수 있습니다. l l 귀하는, 이 저작물의 재이용이나 배포의 경우, 이 저작물에 적용된 이용허락조건 을 명확하게 나타내어야 합니다. 저작권자로부터 별도의 허가를 받으면 이러한 조건들은 적용되지 않습니다. 저작권법에 따른 이용자의 권리는 위의 내용에 의하여 영향을 받지 않습니다. 이것은 이용허락규약(Legal Code)을 이해하기 쉽게 요약한 것입니다. Disclaimer [UCI]I804:null-200000410526 碩士學位論文 CMOS Image Sensor의 noise source 분석 및 noise reduction을 위한 회로연구 Noise analysis and noise reduction circuit for CMOS Image Sensor 都 成 根 漢陽大學校 大學院 2009 年 2 月 碩士學位論文 CMOS Image Sensor의 noise source 분석 및 noise reduction을 위한 회로연구 Noise analysis and noise reduction circuit for CMOS Image Sensor 指導敎授 郭 桂 撻 이 論文을 工學碩士學位 論文으로 提出합니다 2009 年 2 月 漢陽大學校 大學院 都 成 根 이 論文을 都成根의 碩士學位 論文으로 認准함 2009 年 2 月 審査委員長 金 太 煥 印 審 査 委 員 朴 在 勤 印 審 査 委 員 郭 桂 達 印 漢 陽 大 學 敎 大 學 院 목 목 차 차 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ ⅰ 그 림 목 차 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ ⅳ 표 목 차 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ ⅵ 요 약 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ ⅶ 제 1 장 서 론 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 1 1.1 연 구 배 경 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 1 1.2 논문의 구성과 범위 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 3 제 2 장 이미지 센서 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 4 2.1 이미지 센서의 분류 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 4 2.2 이미지 센서의 개발 과정 ‥‥‥‥‥‥‥‥‥‥‥‥ 8 제 3 장 CMOS형 이미지 센서의 구성 및 동작원리 ‥‥‥‥‥‥ 10 3.1 이미지 센서의 구성 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 10 3.2 영상 촬상부 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 11 3.2.1 Micro Lens ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 11 3.2.2 Color Filter ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 11 3.2.3 Pixel ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 12 3.2.4 CMOS형 이미지 센서의 Pixel 구조에 따른 Noise level 및 특성 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥ i 21 3.3 아날로그 신호 처리부 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 22 3.4 디지털 신호 처리부 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 22 3.4.1 Dead Pixel Compensation(DPC) ‥‥‥‥‥‥‥ 22 3.4.2 Color Interpolation ‥‥‥‥‥‥‥‥‥‥‥ 23 3.4.3 RGB Gain ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 23 3.4.4 Color Correction ‥‥‥‥‥‥‥‥‥‥‥‥‥ 23 3.4.5 Gamma Correction ‥‥‥‥‥‥‥‥‥‥‥‥‥ 23 3.4.6 Color Space Conversion 및 Output Formatting 24 3.5 이미지 센서의 특성 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 24 3.5.1 감도(Sensitivity) ‥‥‥‥‥‥‥‥‥‥‥‥ 24 3.5.2 동작범위(Dynamic Range) ‥‥‥‥‥‥‥‥‥ 25 3.5.3 해상도(Resolution) ‥‥‥‥‥‥‥‥‥‥‥‥ 25 3.5.4 광학계(Optical Size) ‥‥‥‥‥‥‥‥‥‥‥ 26 3.5.5 Imaging Error ‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 27 제 4 장 CMOS형 이미지 센서의 Noise Sources ‥‥‥‥‥‥‥ 28 4.1 Noise Sources ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 28 4.2 Fixed-Pattern-Noise ‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 29 4.2.1 Dark current ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 29 4.2.2 Shading ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 29 4.2.3 Defect ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 31 4.3 Temporal noise ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 32 4.3.1 Thermal noise ‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 32 4.3.2 Flicker noise(1/f) ‥‥‥‥‥‥‥‥‥‥‥‥ 32 4.4 기타 Noise ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 35 4.4.1 Blooming ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 35 4.4.2 Smear ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 36 ii 제 5 장 Correlated Double Sampling ‥‥‥‥‥‥‥‥‥‥‥ 38 5.1 Basic CDS ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 38 5.2 Clamp and Sampling 방식의 CDS ‥‥‥‥‥‥‥‥‥ 39 5.3 Double CDS ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 40 제 6 장 제안된 CDS 방법 및 이전 구조의 동작 설명과 Simulation 결과 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 42 6.1 제안된 CDS의 모델이 된 첫 번째 구조 ‥‥‥‥‥‥ 42 6.2 제안된 CDS의 모델이 된 두 번째 구조 45 6.3 제안된 CDS의 구조 및 동작 원리 ‥‥‥‥‥‥‥‥‥ 48 6.4 제안된 CDS의 Simulation 결과 ‥‥‥‥‥‥‥‥‥‥‥ 52 제 7 장 결 론‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 55 헌 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 56 A B S T R A C T ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 63 참 고 문 iii 그 림 목 차 그림 1.1.1 이미지 센서의 시장 규모 및 종류별 비중 ‥‥‥‥ 2 그림 2.1.1 이미지 센서의 조립 후 모습 ‥‥‥‥‥‥‥‥‥ 5 그림 3.1.1 CMOS형 이미지 센서의 구성도 ‥‥‥‥‥‥‥‥‥ 10 그림 3.2.1 마이크로 렌즈 단면도 ‥‥‥‥‥‥‥‥‥‥‥‥‥ 11 그림 3.2.2 Color Filter의 여러 가지 형태‥‥‥‥‥‥‥‥ 12 그림 3.2.3 CMOS 일반 공정으로 제작 가능한 PN Junction Photodiode ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 13 그림 3.2.4 PIN Photodiode ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 14 그림 3.2.5 Bipolar Phototransistor ‥‥‥‥‥‥‥‥‥‥‥ 14 그림 3.2.6 Photo-gate ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 15 그림 3.2.7 Pinned Photodiode ‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 16 그림 3.2.8 MOSFET-type Photodetector ‥‥‥‥‥‥‥‥‥‥ 17 그림 3.5.1 광학계 사이즈와 Imaging 사이즈의 관계 ‥‥‥‥ 그림 4.1.1 CMOS형 이미지 센서의 Noise Sources ‥‥‥‥‥‥ 28 그림 4.2.1 Shading 그림 4.2.2 Fixed-Pattern-Noise 그림 4.3.1 Temporal Noise ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 35 그림 4.4.1 Blooming ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 36 그림 4.4.2 Smear 그림 4.4.3 Image Lag ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 37 그림 5.1.1 Basic CDS의 구성도 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 39 그림 5.2.1 Clamp and Sampling 방식의 CDS 회로 ‥‥‥‥‥‥ 39 그림 5.3.1 Double CDS 회로 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 40 그림 6.1.1 첫 번째 CDS 구조의 회로도와 타이밍도 ‥‥‥‥‥ 42 그림 6.2.1 두 번째 CDS 구조의 회로도와 타이밍도 ‥‥‥‥‥ 45 26 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 30 ‥‥‥‥‥‥‥‥‥‥‥‥‥ 31 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 36 iv 그림 6.3.1 제안된 CDS 구조의 회로도와 타이밍도 ‥‥‥‥‥ 48 그림 6.3.2 제안된 CDS의 동작 원리 ‥‥‥‥‥‥‥‥‥‥‥‥ 50 그림 6.4.1 Signal-to-Noise Ratio ‥‥‥‥‥‥‥‥‥‥‥‥ 54 v 표 목 차 표 2.1.1 이미지 센서의 분류 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 4 표 2.1.2 CCD형 이미지 센서와 CMOS형 이미지 센서의 차이점 비교 ‥ 7 표 2.2.1 이미지 센서의 개발연혁 ‥‥‥‥‥‥‥‥‥‥‥‥ 8 표 3.2.1 3-Tr 구조의 동작원리 ‥‥‥‥‥‥‥‥‥‥‥‥‥ 19 표 3.2.2 4-Tr 구조의 동작원리 ‥‥‥‥‥‥‥‥‥‥‥‥‥ 21 표 3.2.3 Readout Noise Level ‥‥‥‥‥‥‥‥‥‥‥‥‥ 21 표 3.2.4 CMOS형 이미지 센서의 Pixel 구조에 따른 특성 ‥ 22 표 3.5.1 표준 해상도 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 25 표 3.5.2 광학계 사이즈에 해당하는 이미지 센서 대각선 길이 26 표 6.4.1 VOUT variation rate ‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 52 vi CMOS형 이미지 센서는 디지털 카메라, 스캐닝 장치 등의 still imaging 응용 분야에서 많은 관심을 받아 왔다. CMOS형 이미지 센서는 Charge Coupled Device(CCD)형 이미지 센서에 비해 저전력, 저가, 고 집적도 등의 장점을 갖는다. 그러나 CMOS형 이미지 센서는 CCD형 이 미지 센서에 비해 많은 noise source를 갖고 있어 noise 특성이 많이 떨어진다[1]. 그러므로 noise를 줄이거나 억제하고 Signal to ratio(SNR)를 증가시키는 것을 매우 중요한 기술 중 하나이다. Correlated double sampling(CDS) 는 noise를 줄이기 위한 방법으로 많이 사용된다. CDS는 low light level imaging에서 필수적인 요소이다 [2]. CDS는 Readout noise를 Pixel의 출력을 두 번 샘플링 하는 방법 으로 제거한다. reset level을 한번 샘플링 한 후 reset level을 포함한 signal을 샘플링 한다. 그리고 이 두 값의 차이 값을 출력함으로써 순수 한 signal level을 얻을 수 있게 된다. 그러므로 Pixel 내부의 Transistor들의 threshold voltage의 mismatch로 인한 FPN과 reset noise를 제거할 수 있다[17]. 본 논문에서는 Noise 문제를 개선하기 위해 Noise Source들에 대한 분석과 Noise를 적절하게 제거할 수 있는 방법에 대한 연구를 하였다. 제안하는 방법은 기존의 방법에 의해서 제거되는 FPN, reset noise 등 을 제거 할 뿐 아니라, CDS 내부에 포함된 Operational Amplifier의 Offset Voltage와 Capacitor들의 Mismatch로 인해 발생하는 Noise 성 분 역시 상당수 제거함으로써 Signal-to-Noise Ratio(SNR)을 증가시키 게 된다. 제안하는 방법은 이전에 연구된 방법에 비해 switch의 수를 감 소시켰으며, 하나의 동작단계를 줄임으로써 동작 속도를 향상시키는 부 가적인 효과도 가져왔다. offset voltage를 0mV에서 50mV로 변화시키는 방법으로 offset voltage가 출력값에 미치는 영향을 측정하였고, Capacitor들의 mismatch로 인한 영향을 살펴보기 위해 capacitor의 크기를 10%정도 vii 바꾸어 측정하였다. 그리고 SNR 특성을 측정하기 위해서 FFT 시뮬레이 션을 수행하였다. 제안된 회로의 SNR은 이전 방법에 비해 4dB정도 향 상되었다. 그리고 offset voltage로 인한 영향은 많이 줄어들었고, capacitor들의 mismatch로 인한 영향은 완벽하게 제거되었다. viii 1.1 연구배경 최근 20년간 시장을 독주했던 CCD형 이미지센서 시장의 아성에 새로 운 CMOS형 이미지센서가 도전장을 내밀고 있다. CMOS형 이미지센서 는 모바일폰 핸드셋과 무선 내시경, 광 마우스, 머신비전(machine vision) 등 다양한 응용 분야에서 시장을 구축하고 있다. 이미지센서 시 장은 향후 급격한 성장이 계속되리라 예상하고 있습니다. CCD형 이미지 센서의 경우 공정이 CMOS형 이미지 센서에 비해 상 대적으로 어렵고, 랜덤 액세스(random access)가 불가능했다. CMOS형 이미지 센서의 경우 CMOS 공정기술의 발달 및 신호처리 알고리즘의 개 선 등으로 인해 기존의 CMOS형 이미지 센서가 가지고 있던 단점들이 극복되기 시작했다. 또한 선택적으로 CCD형 이미지센서 공정을 CMOS 형 이미지 센서에 적용, 제품의 질이 기존에 비해 월등히 개선되어 이미 지 센서 시장을 CCD형 이미지 센서와 양분할 정도로 기술력이 급격히 상승하고 있는 상황이다. 물량으로는 2002년에 이미 CCD형 이미지 센 서 시장을 넘어섰지만, 광마우스 등 저가 시장을 위주로 하기 때문에 매출액으로 CCD형 이미지센서 시장을 앞지르게 되는데는 좀더 많은 시 간이 필요했다. 2007년에 이미지 센서 시장은 그림 1.1.1에서 보는 바와 같이 70억 달러를 기록하면서 CMOS형 이미지 센서 시장이 CCD형 이미지 센서 시장을 능가하는 수치를 기록하였습니다. 이러한 가운데 단가가 저렴한 CMOS형 이미지 센서의 비중은 지속적으로 증가할 것이라 전망되고 있 습니다. 500만 화소 이상의 디지털카메라 및 캠코더 등 고화질이 중요 한 응용분야에서는 여전히 CCD형 이미지 센서가 주류이며, 저전력 특성 과 가격경쟁력, 모듈 소형화 등이 중요 요소인 핸드폰 등의 모바일 IT 기기 분야에서는 CMOS형 이미지센서가 CCD를 대체해 가고 있습니다. 그래서 CCD형 이미지 센서의 최대 시장은 디지털 카메라로 CCD 시장 의 56.2%를 차지하고, CMOS형 이미지 센서의 최대시장은 휴대폰으로 CMOS 시장의 49.7%를 차지합니다. 1 그림 1.1.1 이미지 센서의 시장 규모 및 종류별 비중 이러한 CMOS형 이미지 센서를 개발함에 있어 가장 문제가 되고 있는 부분 중 하나가 Noise 로 인한 이미지 에러가 나타나게 되고, 화질이 CCD형 이미지 센서에 비해 떨어진다는 것이다. Noise를 줄이기 위해서 공정 기술의 발전이나 회로 기술의 개발 등을 통해서 많은 부분 개선이 되었지만, 아직도 부족한 것이 사실이다. 문제 해결을 위해서 Noise Source들을 파악하고 그를 제거하거나 개선하려는 연구가 필요하다. 본 논문은 이러한 CMOS형 이미지 센서의 기술 및 시장 동향에 맞춰 가기 위해 Noise를 줄이기 위해서 Noise Source들에 대해 파악하고, 회로 기술로 개선이 가능한 Noise Source들을 최대한 줄이려고 노력했 다. 많은 Noise Source들이 있지만 특히 Pixel에 포함되어지는 Transistor들의 공정상 mismatch로 인해 나타나는 FPN과 reset noise 를 제거할 수 있는 CDS 기법에 대한 연구가 이루어 졌다. 그리고 제안 된 방법에서는 기존의 FPN과 reset noise 뿐 아니라 CDS 회로에 포함 되어지는 Operational Amplifier에 의해 발생하는 Offset voltage와 Capacitor들의 mismatch로 인해 출력에 나타나는 영향을 최소화 시키 는 것을 목적으로 한다. 2 1.2 논문의 구성과 범위 본 논문의 구성은 다음과 같다. 제 2장에서는 이미지 센서의 종류와 개발 과정에 대한 설명을 하였다, 제 3장에서는 CMOS형 이미지 센서의 구성 및 구조, 동작원리 등에 대 한 기본적인 내용에 대해 검토하였다. 제 4장에서는 CMOS형 이미지 센서에서 나타나는 Noise Source들에 대해 분석하였다. 제 5장에서는 기본적인 Correlated Double Sampling 방법들에 대한 간단한 설명을 언급한다. 제 6장에서는 제안하는 구조와 제안하는 구조 이전에 연구된 구조들 에 대한 설명과 비교하여 모의 실험한 결과를 나타내었다. 마지막으로 7장에서는 본 논문의 결론을 내리고 향후 연구과제에 대하 여 기술하였다. 3 2.1 이미지 센서의 분류 이미지 센서에는 크게 CCD(전하결합소자, Charge Coupled Device) 형 과 CMOS(상보성금속산화물반도체, Complementary Metal Oxide Semiconductor)형이 있다. CDD형 이미지 센서는 신호 전달 방법에 따 라 IT(Interline Transfer)방식, FT(Frame Transfer)방식, 그리고 FIT(Frame-Interline Transfer)방식으로 나눌 수 있는데, 이중 현재 상 업 적으로 판매되고 있는 대부분의 CCD형은 IT방식이다. CMOS형은 이미지 센서는 Pixel 구조에 따라 Passive 형과 Active 형으로 나누어진다. Passive 형은 현재 사용되지 않고 3~4개의 Transistor로 구성되는 Active Pixel Structure 가 많이 사용된다. 표 2.1.1 이미지 센서의 분류 분류 CCD 방식 용도 Interline Transfer 방식 카메라 Frame Transfer 방식 천체, 적외선 관측 Frame-Interline Transfer방식 FT 방식의 개선 Passive 형 쓰이지 않음. CMOS 3-Transistor 형 카메라 4-Transistor 형 3-transistor형의 개선 Active 형 CCD형 이미지센서는 빛에 의해 발생한 전자를 그대로 게이트 펄스를 이용해서 출력부까지 이동시킨다. 따라서 도중에 잡음이 들어오더라도 전압은 출력부까지 이동시킨다. 따라서 도중에 잡음이 들어오더라도 전 압이 변하기는 하지만 전자의 수 자체는 변함이 없으므로 잡음이 출력 신호에 영향을 주지 않는다. CMOS형 이미지센서는 빛에 의해 발생한 전자를 각 화소 내에서 전압으로 변환한 후에 여러 CMOS 스위치를 통 4 해 출력한다. 잡음은 원래 전압의 형태로 들어오는 것이므로, 잡음이 더 해진 만큼 그대로 출력 신호에 나타나게 된다. 또한, CCD형 이미지센서 는 하나의 출력 회로를 모든 화소의 신호가 거쳐 감으로써 각 화소 간에 차이가 없는데, CMOS형 이미지센서는 각각의 화소가 전자를 전압으로 변환해 주는 회로를 가지므로, 각 화소의 소자의 불균일성이 그대로 출 력 신호에 반영되게 된다. 따라서 CMOS형 이미지센서는 고정패턴잡음 (Fixed-Pattern-Noise, FPN)을 비롯한 잡음으로 인하여 화질이 CCD형 이미지 센서에 비해서 열등하고, 또한 CCD형 이미지센서와 비교했을 때 회로가 복잡하기 때문에 CCD형 이미지센서에 비하여 1990년대 초반까 지 크게 주목 받지 못하였다. 그리고 CMOS형 이미지센서에서만 가능한 특징들이 있는데, 부분적으 로 읽어내는 것이 가능하며, 화상의 윤곽을 추출, 한 방향의 투영 등의 기초적인 화상 처리가 가능하다. 또한, 비직선성에 의한 Dynamic Range를 확대하는 것이 가능하다. 1990년대 후반에 들어 CMOS 공정기술의 발달 및 신호처리 알고리즘 의 개선 등으로 인하여 기존의 CMOS형 이미지센서가 가지고 있던 화질 문제가 극복되기 시작함에 따라 상대적으로 제작비용이 저렴하고, 전력 소모가 적으며, 주변 회로부와 집적이 가능하다는 등의 장점을 갖춘 CMOS형 이미지센서에 관한 연구가 활발히 진행되고 있다. 그림 2.1.1 에 CCD형과 CMOS형 이미지 센서의 조립 후의 모양을 보인다. 그림 2.1.1 이미지 센서의 조립 후 모습 (a) CCD형 이미지센서, (b) CMOS형 이미지센서 따라서 현재는 CCD형 이미지센서가 디지털카메라, 캠코더 등의 고급 5 고화질용으로, CMOS형 이미지센서는 휴대폰, PC, 감시카메라 등의 저 가 저전력을 요하는 분야에 쓰이고 있다. 최근 전자 제품의 개발 방향은 휴대에 중점을 두고 있으므로 경량화, 저전력화, 고집적화에 적합한 CMOS형이 특히 주목을 받고 있다. CMOS형 이미지센서가 200만 화소 를 주로 사용되며 최근 500만 화소까지 개발됨에 따라, CCD형 이미지 센서만을 사용하는 디지털 카메라 시장까지 진입이 시도되고 있어서 시 장이 빠르게 확대되고 있다. 6 표 2.1.2 CCD형 이미지 센서와 CMOS형 이미지 센서의 차이점 비교 구분 CCD형 광전변환 반도체(pn접합)와 전하 광전변환 구조 결합 소자(CCD)로 구성된다. CMOS형 반도체 (pn접합)와 CMOS 증폭기 및 스위치로 구 성된다. 빛 에너지에 의해 발생된 전자 빛 에너지에 의해 발생된 전하 원리 를 축적해서 전자의 형태로 출 를 화소 내에서 전압으로 변환, 력부까지 전송한 후에 전압으로 증폭 후 반도체 스위치로 읽어 변환한다. 낸다. 신호를 전자의 형태로 출력부까 신호를 화소 내에서 전압으로 지 이동시켜서 하나의 출력부에 변환한 후에 이 전압을 스위칭 화질 서 전압으로 변환하므로 전압 으로 읽어내므로 잡음에 취약하 형태의 잡음에 강하고, 균일성이 며, line마다 신호처리를 하므로, 좋다. 균일성이 낮을 수 있다. 화소의 특성을 최적화하기 위해 표준 CMOS 공정에 화소부의 비용 집적 도 동작 전용 공정을 사용하고, 마스크 특성을 개선하기 위해 1-2장의 수가 많아 제조비용이 높다. layer만 추가하므로 제조비용이 낮다. 공정이 일반 analog/digital 회로 표준 CMOS 공정을 사용하므로, 를 위한 것이 아니므로, 주변 회 구동 및 신호처리 회로의 내장 로를 같은 chip에 넣기가 어렵다. 이 가능하다. 전자를 전달하기 위한 CCD를 구동 및 신호처리 회로가 내장 구동하기위해 여러 가지 전압 되어 있어서 동작이 간편하다. 및 clock이 필요하다. 여러 가지 전압 및 clock이 필 CMOS 회로는 원래 전력소모가 전력 요하므로 전력소모가 높다. 낮고, 구동전압이 낮으므로 전체 전력소모가 낮다 고품질 디지털 입력기기에 주로 저품질 디지털 입력기기에 사용. 활용 사용한다. 지속적인 기술 향상이 이루어지 고화소, 고품질 지향. 고 있다. 7 2.2 이미지 센서의 개발 과정 이미지 센서는 1900년 초반부터 현재까지 100년 이상 개발과 발전을 해왔다. 최근 20년간 이미지 센서의 시장을 독주했던 CCD형 이미지 센 서에 새로운 CMOS형 이미지센서가 도전장을 내밀고 있다. 이미지 센서 의 개발연혁을 표 2.2.1에 정리하였다. 표 2.2.1 이미지 센서의 개발연혁 년도 1902 1931 1938 1944 1956 1962 1967 1969 이 정 표 독일에서 팩시밀리 발명 송상관(Iconoscope)을 이용한 최초의 TV 카메라 등장 최초의 사진 복사 이미지 제작 제2차 세계대전의 태평양 오키나와 전투에서 RCA의 저 경량급 적외선 조준기(Sniperscope)사용 Ampex사에 의한 최초의 Videotape Recorder 및 3M에 의한 최초의 Videotape 등장 RCA의 Summers에 의해 전하를 집적하는 포토다이오드 논의 RCA(Sarnoff)의 Weimer, Fairchild의 Weckler 등 여러 연구원에 의해 수동형 화소 MOS 기반의 이미지센서 개발 능동형 화소 설계 구현은 당시의 저급 노광기술로 인한 발전이 되지 않음 Philips의 Sangster에 의해 CCD의 전신임 Bucket Brigade Device 발명 1969~1970 Bell Labs의 Boyle, Amelio, Smith가 CCD 발명 1행 1열인 2개의 MOS Capacitor를 이용한 Charge 1971 Injection Device를 Philips의 Arnord가 개발하고, 이듬 1973 해 GE가 센서로 개발 Fairchild가 팩시밀리에 최초로 CCD를 상업적으로 사용 Eastman Kodak이 Color Filter Array용 Bayer 1970년대 1979 1980 1981 Pattern 개발 Hitach에 의해 320X244개의 화소를 가진 흑백의 MOS 소자가 처음 개발 IBM, NEC가 각각 Barcodes의 Laser Scanning 개발 Hitach에 의해 384X485개의 화소를 가진 Color MOS 이 미지 센서 개발 8 Logic 회로용 CMOS 설계 및 제조공정 완전 개발 ~1980 20년 이상 발전된 기술로 고집적이고 고속 동작의 마이 1986 1990 크로포로세서가 가능해짐 Eastman Kodak이 1백만 화소 이상의 이미지 센서 출시 SONY에 의해 NTSC/PAL 방식 CCD 이미지 센서가 개발 IVP 및 VVL이 수동형 화소 구조로서 CMOS Area 1991 1992~1993 1997 1998 2001 2002 Arrays 상업화 또한 Texas Instruments, Hamamatsu, NHK 및 Olympus는 고유 설계 추구 JPL이 우주공간의 Radiation에 강한 능동형 화소 센서 개발 1993년에 최초의 CMOS APS Array 최초 상업화 Canon, dpix 밑 EG&G(현 PerkinElmer)에 의해 독자적으 로 X선 촬영용 비정질 실리콘 Area Arrays 최초 상업화 Suni Imaging Microsystems의 Suni에 의해 치과용 디지 털 X선 촬영용 Hybrid CCD-CMOS 구조 상업화 및 제조 Motorola에 의해 130만 화소급 CMOS형 이미지 센서가 개발됨 Foveon사가 각 화소에서 모든 3가지 색의 감지가 가능 한 고유 CMOS 제품을 CalTech으로부터 도입 9 제 3장 CMOS형 이미지 센서의 구성 및 동작원리 3.1 이미지 센서의 구성 그림 3.1.1 CMOS형 이미지 센서의 구성도 그림 3.1.1은 CMOS형 이미지 센서의 구성도이다. 이미지 센서는 크 게 영상 촬상부, 아날로그 신호처리부, 디지털 신호 처리부로 분류된다. CMOS Image Sensor는 CCD Image Sensor와 다르게 아날로그/디지털 신호 처리부를 집적할 수 있는 특징이 있다. 10 3.2 영상 촬상부 3.2.1 Micro Lens 빛을 받는 최소 단위인 Pixel에는 빛이 입사되는 포토다이오드뿐만 아 니라 신호를 전송시켜주는 트랜지스터가 있다. 한 Pixel 내에서 포토다 이오드의 면적비율을 Fill Factor라 하며 비율이 높을 수 록 빛을 받는 량이 많아져 감도가 향상된다. 하지만 근본적으로 Pixel 내에서 주변회 로를 제거할 수 없기 때문에 빛을 받는 포토다이오드로 빛을 모아 줄 필 요가 있다. 마이크로 렌즈는 Pixel마다 위치하여 주변회로에 입사되는 빛을 포토다이오드로 모아주는 역할을 하며, Fill Factor가 높아지는 효 과를 얻는다. 현재는 PI물질을 패터닝하여 열을 가해 물질의 표면 장력 을 이용해 그림 3.2.1과 같이 구면으로 형성하여 제조한다. 그림 3.2.1 마이크로 렌즈 단면도 3.2.2 Color Filter 센서에서 색상을 분리하기 위해 Color Filter를 사용한다. 일반적으로 색상은 Red/Green/Blue 색상의 Filter를 사용하며, Cyan/Magenta/ Yellow 색상을 사용하기도 한다. 배열은 휘도성분이 가장 많이 포함된 11 Green의 비율이 2배인 Bayer pattern을 가장 많이 사용한다. Color Filter는 1개의 Pixel 당 1가지의 색상을 투과 시킨다. 따라서 다른 색상 을 추출하기 위해 주변 Pixel과의 연산 작업을 수행하는 Color Interpolation과정을 디지털 영상처리부에서 수행해야한다. 그림 3.2.2 Color Filter의 여러 가지 형태 3.2.3 Pixel Pixel에는 Photodetector와 Photodetector를 통해 검출된 전하를 전 압신호로 변환시키는 역할을 하는 Transistor들로 구성된다. ① Photodetector CMOS 일반 공정을 사용하여 Photodetector를 제작하였을 때, 많은 다른 종류의 Photodetector를 제작할 수 있고, 그 특성 또한 다양하다. 아래에 CMOS 일반 공정을 사용하여 제작 가능한 Photodetector에 대 해 설명하였다. 12 a. PN Junction Photodiode 그림 3.2.3은 CMOS 일반 공정을 사용하여 제작 가능한 PN Junction Photodiode 이다. 특히, (c)의 PN Junction Photodiode는 4가지 종류의 PN Junction Photodiode 중 가장 넓은 Depletion Region을 가지고 있 기 때문에 가장 큰 Quantum Efficiency를 갖는다. (b)의 PN Junction Photodiode는 표면에서 광 흡수가 잘 일어나기 때문에 단파장에서 응답 도가 좋다. 또, (d)의 경우도 단파장에서 응답도가 좋으나 , 파장이 길어 질수록 exponential적으로 응답도가 떨어지는 단점이 있다 . 그림 3.2.3 CMOS 일반 공정으로 제작 가능한 PN Junction Photodiode (a) N-well/P-substrate pn junction photodiode (b) P+-diffusion/N-well pn junction photodiode (c) N+-diffusion/P-substrate pn junction photodiode (d) Lateral pn junction photodiode 13 b. PIN Photodiode 위에서 설명한 PN Junction Photodiode와 비슷한 구조이나, Intrinsic Region을 가지기 때문에 상대적으로 Depletion Region을 넓게 가지는 Photodiode 이다. 그림 3.2.4은 PIN Photodiode 의 Energy Band Diagram과 단면도이다 . 그림 3.2.4 PIN Photodiode (a) Energy Band Diagram (b) Cross sectional View c. Bipolar Phototransistor CMOS 일반 공정을 이용하여 제작할 수 있는 Bipolar Transistor는 PNP BJT 가 유일하다. 이 Photodetector는 BJT의 특징인 전류 증폭을 이용한다는 것인데, 공정 특성 상 증폭률이 크지 않고, 전류 증폭 이득 때문에 속도가 느리다는 단점이 있다. 그림 3.2.5는 CMOS 일반 공정을 이용하여 제작 가능한 Bipolar Phototransistor의 단면도이다. 그림 3.2.5 Bipolar Phototransistor (a) Lateral PNP Bipolar Transistor (b) Vertical PNP Bipolar Transistor 14 d. Photo-gate Photo-gate는 MOS Capacitor 형태로 되어 있으며 CCD형 Image Sensor 의 개발 기술과 비슷한 맥락으로 발전되어 왔다. Photodiode에 비하여 Noise 감쇠 특성이 우수하지만 단파장 영역에서는 Photodiode 위에 있는 gate 물질 때문에 Quantum Efficiency가 낮은 점이 단점이 다. 그림 3.2.6은 Photo-gate의 단면도이다. 그림 3.2.6 Photo-gate (a) Using the double-poly process (b) Using the single-poly process 15 e. Pinned Photodiode Pinned Photodiode는 현재 상용 CMOS형 Image Sensor에 기본적으 로 사용되는 Photodetector로서 1980년대에 CCD형 Image Sensor 에 사용하기 위하여 제안되었다. NASA 의 JPL과 Kodak에 의해 CCD형 /CMOS형 Image Sensor에 적용되었으며 단파장 영역에서 향상된 Quantum Efficiency 와 낮은 Dark Current를 가지 는 것이 장점이다. 그림 3.2.7에 Pinned Photodiode를 나타내었다. 그림 3.2.7에서 확 인 할 수 있듯이, CMOS 일반 공정에서 추가의 공정이 들어가는 것이 특징 이다. 그림 3.2.7 Pinned photodiode 16 f. MOSFET-type Photodetector Bipolar Phototransistor와 같이 증폭용 photodetector로써, Dark Current까지 증폭이 되는 것이 단점이다. 이를 극복하기 위하여, CDS(Correlated Double Sampling) 기법과 같은 Noise 감쇄 회로의 사 용이 필수적이다. Bipolar Phototransistor에 비하여 큰 Gain, 작은 면 적이 장점으로 꼽힌다. 그림 3.2.8은 대표적인 MOSFET-type Photodetector 이다. 그림 3.2.8 MOSFET-type Photodetector (a) Photo-MOSFET (b) PMOS-photo-FET 17 ② Unit Pixel 전체 Pixel Array에서 각각의 Unit Pixel에 포함되어진 Photodetector를 구동하기 위해서는 CMOS Image Sensor에서 사용하 는 회로들이다. 앞에서 설명되어진 것처럼 1개의 Transistor로 이루어진 Passive Pixel Sensor와 Active Pixel Sensor가 있다. Active Pixel Sensor는 3~4개의 Transistor를 사용하는 구조가 대표적이다. a. Passive Pixel Sensor(PPS) PPS의 겨우 1개의 Tr Structure의 경우로 그림과 같이 아주 간단한 구조로 구성된다. 1 pixel을 구성하는 요소가 MOSFET 1ea, Photo Diode 1ea로 구성되므로 동일한 pixel size에 대해서 3 ~ 4TR 구조의 pixel 보다 수광부 면적을 크게 할 수 있는 장점이 있다. 또한 70 ~ 80 %에 이르는 fill factor를 얻을 수 있다. 그러나 signal readout시 noise level이 대략 250 e- [r.m.s] 정도로 매우 크게 나타나며, signal 증폭 용 sense amp(S/A) 및 signal 저장용 capacitance가 bus line 끝단에 존재하므로 parasitic capacitance의 영향을 많이 받아 결과적으로 Fixed Pattern Noise(FPN)가 크게 나타나는 단점이 있다. 이러한 구조 로는photo-diode type passive pixel구조와 Charge Modulation Device(CMD)가 있다. 그러나 CMD의 경우 standard CMOS process를 사용하지 않고 특별한 process를 적용하기 때문에 non-CMOS active pixel sensor(APS)라고 불리기도 한다. 1 Tr구조의 동작은 수광부에 빛 이 입사하게 되면 이에 따라 EHP(Electron-Hole Pair)가 생성되고, 이 렇게 생성된 신호전하는 Tr의 gate bias에 따라 출력단으로 전달되는 방식으로 되어 있다. 18 b. Active Pixel Sensor(APS) Unit Pixel 내부에 Active Amplifier 또는 Buffer를 가지고 있는 구조 로써, 이것을 이용하여 광전류를 증폭하는 특성을 가지고 있다. 높은 SNR, 낮은 전력소모가 장점으로 꼽히나, pixel간 non-unifiormity에 의 하여 FPN이 증가하고 낮은 Fill Factor를 가지는 것이 단점으로 꼽힌다. APS는 다시 2가지 종류로 나뉜다. ㄱ. 3-Transistor Structure 1-Tr 구조가 가지고 있는 parasitic capacitance에 의한 noise를 제 거하기 위하여 1968년에 일본의 Noble이 제안한 구조로써 1980년대 후반에 NHK에서 개발한 구조이다. Pixel 내에 source follower를 삽입 한 구조로써 photo-diode type active pixel sensor(APS)라고 부르기 도 한다. Unit pixel내에 3개의 Tr과 1개의 photo-diode가 첨가되어 있 으므로 1-Tr 구조에 비해 상대적으로 fill factor가 낮으며, parasitic capacitance에 의한 noise 제거를 위해서 삽입된 source follower의 pixel간 threshold voltage uniformity에 따라 noise가 발생할 소지가 증가하게 된다. Toshiba 및 VLSI Vision 등 여러 회사에서 사용하고 있 는 구조이기도 하다. 3-Tr 구조의 동작원리는 다음과 같다. 표 3.2.1 3-Tr 구조의 동작원리 단계 동 작 Reset Tr이 ON 되면서 reset Tr의 source node potential 이 VDD가 된다. 이렇게 함으로써 initialization이 끝나며 이 때 reference value를 detection하게 된다. 외부에서 수광부인 photo-diode에 빛이 입사 하게 되면 이에 비례하게 EHP가 생성된다. 생성된 신호전하에 의하여 reset Tr의 source node(또는 3 select Tr의 gate bias node)의 potential 이 생성된 신호전 하의 양에 비례하게 변화한다. 19 Select Tr의 gate bias가 신호전하량에 따라 변하게 되면 결 4 과적으로 select Tr의 source node(access Tr의 drain node)의 potential이 변하게 된다. 5 6 7 이때 access Tr이 ON state가 되면 column 쪽으로 data가 readout 되게 된다. Reset Tr이 ON 되면서 reset Tr의 source node potential 이 VDD가 된다. step 1. ~ step 6.이 반복된다. ㄴ. 4-Transistor Structure Readout noise 억제를 위해 1980년대에 일본의 Hamamatsu가 제안 한 구조이다. CCD의 출력단과 거의 흡사한 구조를 가지고 있으며, 4개 의 Tr과 1개의 photo-diode로 구성이 되어 있다. 이 구조의 경우 CCD 와 마찬가지로 출력단을 floating diffusion node를 이용하므로 image lagging이 발생할 소지가 높다. 또한 3-Tr 구조와 마찬가지로 pixel내에 존재하는 Tr들의 threshold voltage uniformity에 따라 noise가 발생할 소지가 높으며, 1pixel당 Tr수가 상대적으로 다른 구조에 비해 많기 때 문에 fill factor가 낮은 단점이 있다. 기존의 4-Tr 구조가 가지고 있는 image lagging문제를 해결하기 위하여 1993년에 JPL에서는 photo-gate type CMOS active pixel sensor(APS)를 제안하였다. 4-Tr photo-gate type CMOS APS의 경우, photo-diode 상단부에 photo-gate 라는 전극을 올려 축적된 signal을 output floating node로 transfer가 잘 되도록 도움을 주기 위한 구조이다. 그러나 photo-diode 상에 존재하는 photo-gate를 poly 전극을 이용할 경우 제조된 소자의 광응답 특성이 나빠지는 단점(특히 blue response)이 있으며 이를 극복 하기 위해서 transparent한 전극(Indium Tin Oxide : ITO)을 사용하기 도 한다. 이러한 CMOS Image Sensor의 가장 큰 단점은 dark current 가 크다는 것인데 이를 극복하기 위해서 CCD에서 적용하는 HAD(Hole Accumulated Device) 또는 PPD(Pinned Photo-Diode) 구조를 적용한 다. 4-Tr photo-gate type CMOS APS의 동작원리는 다음과 같다. 20 표 3.2.2 4-Tr 구조의 동작원리 단계 동 작 Reset Tr이 ON 되면서 output floating diffusion node potential이 VDD가 된다. 이때 reference value를 detection하게 된다. 외부에서 수광부인 photo-diode에 빛이 입사하게 되면 이에 비례 하게 EHP가 생성된다. Photo-gate에 bias가 인가되면 생성된 신호전하들은 transfer Tr의 3 source 로 전달이 잘 되도록 photo-gate 하단부의 표면으로 모이 게 된다. 4 photo-gate 하단부 ~ Transfer Tr의 source node의 potential이 생성된 신호전하의 양에 비례하게 변화한다. Transfer Tr이 ON이 되면 축적된 신호전하는 floating diffusion node로 전달되게 되며 전달된 신호전하량에 비례하게 output 5 floating diffusion node의 potential이 변하며 동시에 select TR의 gate bias가 변화하게 된다. 이는 결국 select Tr의 source potential의 변화를 초래하게 된다. 6 7 이때 access Tr이 ON state가 되면 column 쪽으로 data가 readout 되게 된다. Reset Tr이 ON 되면서 output floating diffusion node potential이 VDD가 된다. 이러한 과정이 반복되게 된다. 3.2.4 CMOS형 이미지 센서의 Pixel 구조에 따른 Noise level 및 특성 표 3.2.3 Readout Noise Level : [# of e-r.m.s. value] Pixel Type 1TR/1PD 3TR/1PD 4TR/1PD Typical CCD Noise Level 250~500 60~100 15~20 3~5 21 표 3.2.4 CMOS형 이미지 센서의 Pixel 구조에 따른 특성 3TR/PD Structure 4TR/PD Structure ≒40% ≒20% Read Noise [e-EA,rms] ≒60EA ≒15EA Pixel Type Photo Diode Pinned Diode Max. Quantum Efficiency Saturation Level 일반적으로 500mV for 3.3V, 2V, 5V Conversion Gain 일반적으로 3μV/e- ~ 30μV/e20log((Sat.level)/(Read Noise level)), Dynamic Range 일반적으로 70dB Power Dissipation 일반적으로 20mW ~ 200mW Dark Current 일반적으로 1nA/cm 보다 작다 2 3.3 아날로그 신호 처리부 Analog Gain Control(AGC)는 Pixel에서 출력되는 전기적 신호를 외 부 환경에 맞도록 아날로그 회로로 증폭시켜주는 역할을 한다. 0.5X에서 40X까지 설계를 하며 주로 2X를 사용한다. Analog-Digital Converter(ADC)는 증폭된 전기적 신호를 디지털 신호로 변환해준다. ADC의 Resolution은 보통 10Bit를 사용하며, 처리속도는 Pixel수가 높 아질 수 록 빨라지고 있다. 3.4 디지털 신호 처리부 3.4.1 Dead Pixel Compensation(DPC) 불량화소를 찾아내 정상화소의 값을 유추해 보상하는 블록이다. 화소 가 증가할수록 불량화소의 량도 따라서 증가한다. 이러한 불량화소를 보 상하는 기능은 수율 향상을 위해 중요한 역할이 된다. 22 3.4.2 Color Interpolation 보급형의 이미지 센서에서는 Color Filter를 사용하여 색상을 분리하 여 이를 재조합 하여 색상을 표현한다. 따라서 한 Pixel에는 한 가지 색 상만 투과되는 문제가 생기는데, 다른 칼라를 주변 화소를 이용해 복원 해 내는 블록이다. 과거에는 대상 화소 주변의 8개의 화수를 사용하는 3X3 행렬을 이용한 연산을 사용하였으나, 영상의 선명도가 떨어지는 문 제가 있었다. 최근에는 주변 24개의 화소를 사용하는 5X5 행렬을 사용 하여 선명도도 높아지고 생상 표현력도 우수해 졌다. 대표적인 방법으로 Fuzzy Adaptive Color Interpolation이 있다. 3.4.3 RGB Gain Red, Green, Blue 색상에 Color Filter 성질에 따라 균형을 이루지 못할 경우, 가각에 Gain을 주어 균형을 맞추어 준다. 또한 이미지 센서 는 사람 눈과 달리 흰색을 인지하지 못하게 된다. 이를 보정하여 흰색을 흰색으로 조절하는 기능을 White Balance라 하며, 이는 각 생상의 비율 을 이용해 조절하게 된다. 3.4.4 Color Correction 단순한 RGB Color Filter를 사용한 이미지 센서는 채널 스토퍼 기능 등의 미흡으로 이상적인 촬상 특성과 다른 특성을 갖는다. 따라서 이상 적인 촬상 특성을 갖기 위해 Color Correction이 필요하다. 정확한 Correction을 위해서는 센서의 색상 전달 특성을 구하여 각 색에 대한 행렬 연산을 수행하여야 한다. 3.4.5 Gamma Correction 입력된 신호와 출력될 신호의 관계를 정의한다. CRT에서 입력영상에 대해 출력영상의 관계는 비선형적(Γ=2.2)이며, 이를 센서에서 (Γ=1/2.2) 23 인 비선형 회로를 사용해 보정된다. 이처럼 Gamma Correction은 센서 로부터 얻어진 신호가 디스플레이 장치에서 동일하게 재현하는 역할을 한다. 또한 CMOS Image Sensor는 저조도 영역에서 신호를 증폭시키는 역할을 한다. 3.4.6 Color Space Conversion 및 Output Formatting 센서를 사용하는 응용제품에서 받아들일 수 있는 데이터 형태로 변환 을 수행한다. 센서를 사용하는 응용제품은 무궁무진하며, 이러한 다양한 제품에 대해 요구하는 데이터 형태를 지원하는 노력이 필요하다. 최근에 는 좀 더 빠른 영상 신호 전송을 위해 고속 직렬 전송을 이용하려는 노 력도 진행 중이다. 3.5 이미지 센서의 특성 3.5.1 감도(Sensitivity) 단위 입력 광량(lux)에 대해 센서가 만들어내는 신호의 양(전압)으로, 통상 mV/lx, 또는 V/lx.s의 단위를 쓴다. 이는 빛이 1lux 증가함에 따라 출력신호가 몇 mV 증가하는가를 나타내는 것으로서, 감도가 높을수록 어두운 환경에서도 영상 신호가 잘 나오게 된다. 또한 감도가 높으면 이 는 곧 신호량이 많아지는 것으로서 S/N 비가 높아지게 된다. 감도를 높이기 위한 첫 번째 단계는 각 화소에 들어오는 빛을 수광부에 모아주는 micro lens를 사용하는 것이다. 또한, 실리콘에 들어온 빛이 EHP(Electron-Hole Pair)를 유효한 부분에서 최대한 만들 수 있도록, pn접합의 doping profile을 최적화하기 위한 여러 가지 소자 simulation 기법이 활용되고 있다. 신호 전자가 신호 전압으로 변환되는 부분에서는 CCD형이나 CMOS 형 모두 capacitor를 사용하는데, ∆ ∆ 의 수식에서 C가 작을 수 록 같은 ∆ 에 대해 ∆ 가 커지기 때문에 capacitor를 줄이기 위한 노 력을 많이 하게 된다. 24 3.5.2 동작범위(Dynamic Range) 영상 정보로 나타낼 수 있는 최저 신호와 정보가 유용한 최대 신호의 비를 말한다. 동작 범위가 클수록 어두운 곳부터 매우 밝은 곳까지 촬상 이 가능하다. 이 대 최저 신호는 잡음이 결정하게 되며, 잡음이 클수록 최저 신호가 커져서 동작범위는 줄어들게 된다. 최대 신호는 수광 소자 의 용량, 증폭기의 동작범위, 전송 채널의 용량 등에 의해 제한을 받는 다. 빛이 강 할 때 최대 3만개의 전자를 검출하고, 잡음이 30개의 전자 로 검출되면, 동작 범위는 1,000이고, dB 단위로는 60dB가 된다. 이 때 잡음 전자의 수를 20개로 줄이면 동작범위는 1500이 되고, dB 단위로 는 약 65dB가 된다. 감도가 너무 높으면 빛이 조금만 밝아져도 신호가 포화돼서 밝은 빛에 대한 정보를 잃게 된다. 따라서 어두운 부분에 대해 서는 감도가 높고, 밝은 부분에 대해서는 감도가 낮은 화소 구조를 개발 하는 노력이 진행되고 있다. 3.5.3 해상도(Resolution) 해상도는 쉽게 말해 이미 센서에 있는 전체 Pixel 수를 말한다. 렌즈 에 의해 이미지 센서에 맺힌 상을 얼마나 잘게 세분해서 읽어내는가의 척도가 해상도이고, 그것은 전체 화소 수가 결정하기 때문이다. 이미지 센서에서 내주는 신호가 구동회로나 신호처리 회로, 또는 디스플레이와 서로 형식이 맞아야하기 때문에 해상도는 표준화되어있다. 표 3.5.1. 표준 해상도 표준 CIF VGA NTSC PAL HDTV 내용 Common Intermediated Format Video Graphics Adapter National TV System Committee Phase Altercation in Line High Definition TV Digital Still Camera 필름 사진 사람의 눈(중앙 부분) 25 화소수 전체 화소수 352X288 101,376 640X480 307,200 510X490 249,900 500X580 1920X1080 3200X2400 5000X4000 11000X11000 290,000 2,073,600 1~8백만 5백만~2천만 1억 2천만 3.5.4 광학계(Optical Size) 광학계는 전체 화소가 차지하는 면적의 대각선 크기와 관련이 있다. 즉, 상을 맺는 부분의 크기를 말하는 것으로서, 광학 렌즈와 맞추기 위 한 표준이다. 광학계는 인치 수로 나타내는데, 이는 원래 진공관을 사용 한 이미지 픽업 튜브를 기준으로 했고, 튜브형에는 여유 크기가 있었기 때문에 실제 이미지 센서의 대각선 길이보다 약간 큰 수치로 표현한다. 그림 7에 이미지 센서의 크기와 광학계 사이즈의 관계를 보여준다. 표 4 는 각 광학계 사이즈에 해당하는 실제 Imaging 사이즈를 나타낸다. 그림 3.5.1 광학계 사이즈와 Imaging 사이즈의 관계 표 3.5.2 광학계 사이즈에 해당하는 이미지 센서 대각선 길이 Optical Format Imaging Size 1/7inch(=3.63mm) ~2.6mm 1/6inch(=4.23mm) ~3.0mm 1/5inch(=5.08mm) ~3.7mm 1/4inch(=6.35mm) ~4.5mm 1/3inch(=8.47mm) ~6.5mm 1/2inch(=12.7mm) ~8mm 2/3inch(=16.9mm) ~11mm 1/7inch(=3.63mm) ~16mm 26 3.5.5 Imaging Error Imaging Error의 원인은 여러 가지가 있다. 실제 사람이 눈으로 보는 것과 촬상을 했을 때의 화상이 다르게 되면 이는 화상 왜곡에 해당한다. 대표적인 화상 왜곡에는 dark current, defect, shading, blooming, smear, noise 등이 있다. 이 부분에 대해서는 다음 장에서 좀 더 자세 히 살펴보도록 한다. 27 4.1 Noise Sources 그림 4.1.1은 이미지 센서에서의 Noise Source들을 정리한 것이다. 이러한 Noise들은 이미징 특성을 저하시키고 image sensor의 감도를 결정한다. 그러므로 이미지 센서에서 Noise는 이미지나 신호를 저하시 키는 어떠한 신호의 변화로서 정의 된다. Image Sensor에서 나타나는 Noise로 Fixed-Pattern-Noise(FPN)과 Temporal Noise와 Smear, Blooming, Image Lag 등이 있다. FPN은 특정 부분에 Shading, 일정한 Pixel을 패턴으로 구성하는 나타나는 Noise로 Transistor들의 Dark Current, threshold voltage mismatch로 인한 Noise 등이 있다. 그리고 Temporal Noise에는 thermal noise flicker noise(1/f), Shot noise 등이 있다. 그림 4.1.1 CMOS형 이미지 센서의 Noise Sources Illuminated Dark Fixed Pattern Noise (FPN) Dark signal nonuniformity Pixel random Shading Temporal Noise Below saturation Dark current shot noise Above saturation Dark signal nonuniformity Pixel random Shading Dark signal nonuniformity (Pixel-wise FPN) (Row-wise FPN) (Column-wise FPN) Defects Photon shot noise Read noise (Noise floor) Amplifier noise, etc. (Reset noise) Smear, Blooming Image Lag 28 4.2 Fixed-Pattern-Noise 4.2.1 Dark current Dark current는 빛이 없는 상태에서 특정 이미지가 관찰되어지게 하 는 요소이다. 따라서 Dark current는 Pixel 내부의 charge storage 노 드에서 dark charge로서 집적되어지는 current로 우리가 원하는 요소가 아니므로 Noise로 평가된다. Dark charge는 integration time에 비례하 고 다음과 같이 표현된다. N dark = Q dark I dark ⋅ t INT = q q (4-1) Dark charge는 dynamic range를 감소시킨다. Full well capacity가 제한되어 있기 때문이다. 또한, Dark charge는 output level을 변화시킨 다. 이러한 Dark current는 depletion region에서 발생하는 전류, 확산 전류, 표면에 발생하는 전류가 있다. 특히 CIS의 경우 Pixel 내부에 존 재하는 amplification transistor의 드레인 근처에서 발생하는 high field 로 인한 hot carrier 때문에 dark current가 발생하기도 한다. 4.2.2 Shading Shading은 화면의 위치에 따라 밝기가 달라지는 현상을 나타낸다. CIS에서 Shading은 빛의 불균일성과 본질적인 전기적 특성에 의해 나타 난다. 빛의 불균일성으로 인한 optical shading의 원리는 CCD에서의 그 것과 비슷하다. Optical Shading은 Lens를 통해서 들어오는 빛의 각도 에 의한 감도로 나타낼 수 있는데, microlens의 이러한 특성을 최적화 하는 것을 통해서 그 효과를 줄일 수 있다. Electrical shading은 voltage drop, pulse delay, 내부에 존재하는 parasitic 효과로 인해 나 타난다. 29 그림 4.2.1 Shading (a) 30 (b) 그림 4.2.2 Fixed-Pattern-Noise (a) Column 성 (b) Pixel 성 4.2.3 Defect Defect로 인한 FPN에는 Dark, White, Black, Saturation defect가 있다. ① Dark defect 빛이 없을 때 밝게 보이는 화소로 중금속 오염이나 결정결함에 의해 발생한다. ② White defect 빛이 있을 때 인접 화소보다 더 밝은 화소로 수광부의 비정상적 확장 으로 발생한다. 31 ③ Black defect 빛이 있을 때 인접 화소보다 더 어두운 화소로 먼지, micro-lens 변 형, 공정 변수 변화의 원인으로 발생한다. ④ Saturation defect 빛이 많이 들어와 화면이 포화됐을 때 보이는 얼룩이며, 실리콘 구조 의 전하 용량의 불균일로 인해 발생한다. 4.3 Temporal noise 4.3.1 Thermal noise Thermal noise는 저항과 함께 전자들의 열적 동요에 의해 발생한다. 그것은 J.B.Johnson에 의해 1928년 밝혀져서 초기에는 Johnson noise 라고도 불리어 졌다. Thermal noise의 PSD(Power Spectral Density) 는 전압의 형태로 다음과 같이 표현된다. [ SV ( f ) = 4kTR V 2 / Hz ] (4-2) 여기서 k는 Boltzman 상수 이며, T는 절대온도, R은 저항이다. 4.3.2 Flicker noise(1/f) Flicker noise, 흔히 1/f noise라고 불리는 이것은 active device가 안고 있는 고유의 잡음으로서, 주파수에 반비례하기 때문에 1/f 라는 이 름이 붙어 다닌다. Flicker noise는 능동소자의 내부에서 발생하는 잡음 을 주파수축으로 죽 표시했을 때, 저주파 쪽에서 갑자기 크게 증가하는 형상으로 보인다. 이것의 원인은 전자 이동도와 관련된 것으로 추측되나, 명백한 원인은 32 밝혀지지 않은 것으로 알려져 있다. 1/f noise의 power 스펙트럼 밀도 는 의 특성을 보이며 는 주변 단위이다. 명확히 1/f noise는 평균 시간 이후에서는 고정적이지 않으며 특히 CCD image sensor의 출력 amplifier와 CMOS image sensor pixel amplifier는 저주파 일 때 1/f 의 영향을 받는다. 그러나 1/f noise는 correlated double sampling에 의해서 가장 효과적으로 줄일 수 있다. 4.3.3 Shot noise Shot noise는 전류가 전위 장벽을 가로질러 흐를 때 발생된다. 이는 열전자 진공관이나 반도체 장치, p-n 다이오드, bipolar 트랜지스터, MOS 트랜지스터의 subthreshold 전류에서 발견 된다. CCD 나 CMOS image sensor 에서 이러한 shot noise는 입사된 photon과 dark current 로 구성되며 shot noise의 통계적 특성 연구는 photon과 electron 같은 N개의 입자가 통계적으로 어떤 시간 간격 동안 에 방출될 때 Poisson 확률 분포를 가지면 이는 ( N ) N ⋅ e− N PN = N! (4-3) 으로 나타내어지며 N 과 N 는 각각 입자들의 수와 평균값을 나타낸다. Poisson 확률 분포의 흥미로운 특성은 분산이 평균값과 일치한다는 것이며 또한 2 nshot =< ( N − N ) 2 = N (4-4) 이다. Thermal noise와 shot noise의 power 스펙트럼의 밀도는 모든 주파수에서 일정하며 이러한 noise의 타입을 “white noise”라고 부른다. 이것은 광학적 band의 white light가 평탄한 power 분포를 보임과 33 유사한 특성이다. 위의 식에서 dark current shot noise와 photon shot noise는 2 ndark = N dark (4-5) 2 ndark = N dark (4-6) 로 나타내어진다. 또한 Ndark는 dark charge N dark = Qdark I dark + t INT = q q (4-7) 의 평균과 Nsignal는 charge collection efficiency η (λ ) = signal charge photo − generated charge (4-8) 의 합으로 나타난다. N 2 < ntotal >=< ∑ ni2 > (4-9) i =1 의 공식에 의하여 광원 아래서의 shot noise는 nshot _ noise = N dark + N signal (4-10) 로 나타내어진다. 34 그림 4.3.1 Temporal Noise 4.4 기타 Noise 4.4.1 Blooming 화면으로 부분적으로 특별히 강한 빛이 들어올 때 밝은 부분 주위로 꽃이 피듯이 신호가 넓게 퍼지는 현상으로서, 신호 전자가 너무 많아서 한 화소에 담아둘 수 없어서 넘치기 때문에 발생한다. 35 그림 4.4.1 Blooming 4.4.2 Smear 화소의 수광부 이외로의 빛의 누설, 신호 전자의 불완전한 이동 등에 의해 화면에 수직 방향으로 밝은 선이 보이는 현상이다. 그림 4.4.2 Smear 36 4.4.3 Image Lag 각 Pixel & Frame별 Transfer하고 PD에 남는 전자의 양에 따라 화 면에 불규칙한 점들이 점멸하는 random noise 발생한다. 그림 4.4.3 Image Lag 37 제 5 장 Correlated Double Sampling CIS 시스템에서 나타나는 많은 noise source들이 있다. 이러한 noise를 제거하기 위한 방법으로 Correlated Double Sampling (CDS)이 있다. 이 장에서 CDS 대한 연구 내용을 설명하겠다. 5.1 Basic CDS CDS란 pixel에서 readout시 발생하는 noise를 제거하기 위하여 reset value와 signal value를 각각 읽어 두 값의 차이로부터 순수한 signal level을 찾아내는 방법을 말한다. CDS는 기복적으로 noise를 제 거를 목적으로 한다. 두 번의 샘플링을 통해 sampling capacitor에 저장 된 값을 저장한 후, 두 값의 차이를 출력함으로써, 서로 연관된 (correlated) noise 들을 제거할 수 있다. 그림 1은 가장 기본적인 CDS block diagram 을 나타내었다. 이 회로는 2개의 Sample/Hold 블록과 하나의 differential amplifier로 구성된다. 우선 sensor의 pixel 에서 출력되어 나오는 값을 VIN으로 나타내었다. 기본적으로 4T active pixel senor (APS) 구조를 사용한다고 가정한다. 그러면 두 번의 sampling 동작 중에 처음으로 reset voltage가 입력된다. Reset voltage는 첫 번째 sampling 주기 t1 동안 VIN 을 통해 입력되어, S/H1(Sample/Hold capacitor)에 저장된다. 다음으로 두 번째 sampling 주기 t2동안 signal voltage가 VIN을 통해 입력되고, S/H2에 저장 될 것이다. 이 두 개의 값들을 각각 S/H1, S/H2에 holding된다. 이 두 개의 값들을 differential amplifier를 통해서 빼게 되면, reset voltage와 signal voltage의 차이가 출력되게 된다. 따라서 이 두 번의 Sampling 동작 중에 각각 noise가 발생할 것이고, sampling 동작 중에 포함되는 noise들이 거의 동일하다고 가정한다면, CDS를 통해 noise를 제거할 수 있다. 하지만 실제로는 두 번의 sampling 동작에서 발생하는 noise가 완전히 같을 수 는 없고, correlated noise만 제거가 되고 이외의 noise 성분은 그대로 남아 있게 된다. 38 Reset Sample & Hold t1 S/H 1 + VIN VOUT = VReset - VSig S/H 2 Difference Amplifier t2 Signal Sample & Hold VOUT = VS / H 1 + Vnc1 + Vnn1 − (VS / H 2 + Vnc 2 + Vnn 2 ) = VRESET + Vnn1 − (VSIG + Vnn 2 ) Vnc : Correlated component of the sampled nosie Vnn : Not correlated nosie component 그림 5.1.1 Basic CDS의 구성도 5.2 Clamp and Sampling 방식의 CDS CDS의 다른 방법으로 Clamping 과 Sampling 기술을 이용한 방법이 있다. 그림 5.2.1 에 이 방법에 대한 기본적인 회로를 나타내고 있다. 이 회로는 3개의 Capacitor와 2개의 switch, 그리고 preamplifier, clamp buffer, sample/hold의 3개의 stage로 구성된다. 앞에서의 설명과 같이 sensor의 pixel 에서 출력되어 나오는 값을 VIN으로 나타내었다. C1 Preamp S/H Clamp Buffer C2 VOUT VIN Sample C3 Clamp 그림 5.2.1 Clamp and Sampling 방식의 회로 Capacitor C1은 앞 단 (즉, pixel) 에서 들어오는 값에서 높은 DC 39 level을 막아주고, signal 만 통과시켜 다음 stage로 전달해주는 역할을 한다. 고리고 preamp가 이 signal을 증폭시켜주는 역할을 한다. Capacitor C2와 clamp switch는 이 CDS 방법에서 주요 요소들이다. pixel의 reset 주기 동안 clamp switch는 닫혀있다. 이시기에 noise가 capacitor에 charge된다. 다음 phase에서 clamp switch는 다시 열리고, signal가 amplifier를 통해서 들어오게 된다. 이때 C2를 통해 들어온 signal level과 이 전 동작에 미리 저장되어있던 noise level이 감산동작이 이루어지고 따라서 noise가 제거된다. 이 noise가 제거된 signal는 S/H stage를 통해서 출력된다. 5.3 Double CDS [19] 앞에서 설명한 기본적인 2가지 방식의 CDS는 여전히 noise 성분이 많이 포함된 signal을 출력한다. 이러한 noise 문제를 조금 더 개선하기 위해 제안된 방법 중 하나가 dual CDS이며, 이는 그림 3.3에서 보여주고 있다. 1st CDS F CL 2nd CDS F TN CTN C0 Vin FH - + F TS FH + VOUT CTS Column AMP 그림 5.3.1 Double CDS 회로 이 방법은 2번의 CDS를 거쳐서 더 높은 noise 제거율을 보인다. 처음으로reset level이 인가되고, 이 값은 C0에 저장된다. transfer gate를 열어서 pixel에서 signal를 받기 전에 reset level을 C0에 hold 시키기 위해서 ΦCL에 의해 제어되는 스위치를 꺼두어야 한다. 이 40 clamping 동작에 의해 pixel의 reset noise와 Dark Signal Nonuniformity (DSNU)가 억제된다. 그러므로 1st CDS를 통해서 이미 noise가 크게 감소된 signal가 다음 단으로 전달된다. 1st CDS를 통해 noise를 어느 정도 감소시킬 수 있었지만, 높은 gain을 갖는 column amplifier의 offset과 gain의 변화로 인한 FPN이 발생한다. 이 offset에 의한 영향으로 signal의 변화를 일으키는 noise로 나타난다. 이 offset으로 인한 noise를 포함한 noise들을 한 번 더 2nd CDS에서 제거한다. 순차적으로 ΦTN와 ΦTS switch를 닫으면서 CTN에는 column amplifier의 reset level (N)을 저장하고 CTS에는 photo signal level (N+S)를 저장한다. 이후 모든 스위치를 열고 CTN과 CTS의 값들을 hold 시킨다. 다음으로 ΦH switch를 닫으면 두 값의 차이를 출력으로 얻게 된다. 이때 CTN과 CTS의 capacitor에 각각 포함하고 있던 noise 성분은 상쇄되고 원하는 signal level을 출력으로 얻을 수 있다. 41 제 6장 제안된 CDS 방법 및 이전 구조의 동작 설명과 모의실험 결과 이전까지 기본적인 CDS에 대한 설명을 하였다. 마지막으로 설명된 double CDS의 경우 noise를 크게 감소시킬 수 있다. 하지만 amplifier가 2개가 사용되고 4개의 capacitor 가 사용되므로 회로의 size가 상당히 커진다. 그리고 2개의 capacitor에 따로 저장한 값을 빼서 signal level을 얻기 때문에 capacitor mismatch에 대한 문제도 상당히 크게 나타난다. 따라서 이러한 문제가 해결할 수 있는 방법을 선택하게 되었다. 우선 우리가 제안하는 회로의 모델이 된 2개의 방법에 대해서 자세한 설명을 할 것이다. 6.1 제안된 CDS의 모델이 된 첫 번째 구조 (1st Prior) 그림 3.4는 제안하는 구조의 model이 되는 구조이다. 이 구조는 1개의 amplifier를 사용하면서 noise를 감소시킬 수 있는 동시에 offset 역시 제거할 수 있다. 앞에서 설명한 dual CDS는 2개의 capacitor에 저장한 값을 빼서 signal을 얻는 방법이다. 이와 달리 그림 3.4에 보여지는 회로는 2개의 capacitor사이에 charge transfer를 통해서 reset level과 signal level의 차이를 얻을 수 있는 방법이다. 첫 번째 sampling 동작에서 reset level을 sampling 하면 C1 capacitor에 charge의 변화가 나타날 것이다. 그러면 전하량 보존의 법칙에 의해서 C1에서 발생한 변화한 양만큼의 반대되는 전하가 C2에 생기게 될 것이다. 다음으로 signal이 C1으로 인가되면 또 다시 signal charge 만큼의 전하량의 변화가 생길 것이고 이는 또다시 C2의 전하량을 변화 시킬 것이다. 이러한 방법으로 reset level과 signal level을 빼서 noise를 제거하는 동작을 한다. 42 F1 F2 C2 F SEL C1 F3 Vref Pixel Vout Vref (a) CDS 회로도 FD F RX F TX F SEL F1 F2 F3 t1 t2 (b) 타이밍 도 그림 6.1.1 첫 번째 CDS회로의 구조와 타이밍 도 이 회로의 자세한 동작은 다음과 같다. 첫 번째 구간(t1) 동안은 high level의 ΦSEL, Φ1, Φ2가 인가된다. 따라서 SSEL, S1, S2 switch들이 켜진다. 그리고 첫 번째 sampling signal VS1 (reset level)이 pixel에서 인가될 것이다. 그러면 Capacitor C1은 VS1와 (VREF-VOS1)의 차이만큼의 전압이 저장 될 것이다. 그러므로 C1에 저장된 전하량 Q1은 다음과 같다. Q1 = [VS1 − (VREF − VOS1 )]C1 (6-1) 두 번째 구간 (t2) 동안은 high level의 ΦSEL, Φ3가 인가된다. 그리고 두 43 번째 sampling signal (signal level)이 인가된다. 그러면 capacitor C1에 다음과 같은 전압을 저장한다. VC1 = VS 2 − (VREF − VOS ) (6-2) 전하량 보존의 법칙으로부터, ΔVC1 = −(VS 1 − VS 2 ) (6-3) ΔQ1 = −(VS1 − VS 2 )× C1 (6-4) 따라서 capacitor C2에 다음과 같은 변화가 나타난다. ΔQ2 = −ΔQ1 (6-5) ΔQ2 = (VS 1 − VS 2 ) × C1 (6-6) VC 2 = VC 2OLD + ΔVC 2 (6-7) VC 2 = VOS + (VS1 − VS 2 ) × (C1 / C2 ) (6-8) VC 2 = VOUT − (VREF − VOS ) (6-9) 따라서 VOUT = (VS1 − VS 2 ) × (C1 / C2 ) + VREF (6-10) 따라서 식 (6-10)을 살펴보면 noise를 제거할 수 있는 것을 알 수 있다. 그리고 amplifier의 offset 역시 제거가능 한 것을 확인할 수 있다. 하지만 이 구조는 C1, C2의 mismatch에 의한 영향이 그대로 출력으로 나타나는 것을 알 수 있다. 이러한 capacitor의 mismatch로 인해 발생하는 noise를 제거하기 위해 다음 구조가 제안되었다. 44 6.2 제안된 CDS의 모델이 된 두 번째 구조 (2nd Prior) 앞에서 설명된 1st prior의 capacitor mismatch로 인해 noise가 발생하는 문제를 해결하기 위해서 그림 5와 같은 구조가 제안되었다. F2 F SEL F3 C2 Pixel F1 C1 F4 Vref Vout Vref Vref F5 (a) 2nd prior art의 CDS 회로도 FD F RX F TX F SEL F1 F2 F3 F4 F5 t1 t2 t3 t4 (b) 타이밍 도 그림 6.2.1 두 번째 CDS 구조의 회로도와 타이밍도 45 이 구조의 동작은 다음과 같다. 첫 번째 구간(t1) 동안은 high level의 Φ1, Φ2, Φ3가 인가된다. 따라서 S1, S2, S3 switch들이 켜진다. 그러면 capacitor C1과 C2에 operational amplifier의 offset voltage VOS가 저장된다. 두 번째 구간(t2) 동안 high level의 ΦSEL, Φ4가 인가된다. 따라서 SSEL, S4 switch들이 켜진다. 그리고 첫 번째 sampling signal VS1 (reset level)이 인가된다. 그러면 capacitor C1에 저장되는 전압은 다음과 같다. VC1 = VS1 − (VREF − VOS ) (6-11) 전하량 보존의 법칙으로부터, ΔVC1 = −(VREF − VS1 ) (6-12) ΔQ1 = −(VREF − VS 1 ) × C1 (3-13) 따라서, capacitor C2에 다음과 같은 변화가 나타난다. ΔQ2 = −ΔQ1 (6-14) ΔQ2 = (VREF − VS1 ) × C1 (6-15) VC 2 = VC 2OLD + ΔVC 2 (6-16) VC 2 = VOS + (VREF − VS1 ) × (C1 / C2 ) (6-17) 그리고, capacitor C2의 값을 다른 각도로 생각해보면, VC 2 = VOUT − (VREF − VOS ) (6-18) VOUT = (VREF − VS 1 ) × (C1 / C2 ) + VREF (6-19) 세 번째 구간(t3) 동안 high level의 ΦSEL, Φ2가 인가된다. 따라서 SSEL, S2 switch들이 켜진다. 그리고 두 번째 sampling signal VS2(signal level)이 인가된다. 그러면 capacitor C1과 C2에 저장되는 전압은 다음과 같다. VC1 = VS 2 − (VREF − VOS ) (6-20) VOUT = VREF − VOS (6-21) VC 2 = VOS + (VREF − VS1 ) × (C1 / C2 ) (6-22) 네 번째 구간(t4) 동안 high level의 Φ3, Φ5가 인가된다. 따라서 S3, S5 46 switch들이 켜진다. 그리고 C2에 저장되는 전하량은 다음과 같다. Q2 = [VREF − (VREF − VOS )] × C2 (6-23) 그러므로 VC 2 = VOS (6-24) 전하량 보존의 법칙으로부터, ΔVC 2 = VC 2 NEW − VC 2OLD (6-25) ΔVC 2 = VOS − [(C1 / C2 ) × (VREF − VS 1 ) + VOS ] = −(C1 / C2 ) × (VREF − VS 1 ) (6-26) ΔQC 2 = C2 ΔVC 2 = −C1 × (VREF − VS1 ) (6-27) 그러면, capacitor C1의 전하량의 변화는 다음과 같다. ΔVC1 = ΔQ1 / C1 = VREF − VS1 (6-28) VC1 = VC1OLD + ΔVC1 = (VS 2 − (VREF − VOS )) + (VREF − VS1 ) (6-29) VC1 = VS 2 − VS 1 + VOS (6-30) VC1 = VOUT − (VREF − VOS ) (6-31) VOUT = VC1 + (VREF − VOS ) (6-32) VOUT = VS 2 − VS1 + VREF (6-33) 따라서, 그러므로 (6-33)을 살펴보면 VOUT은 capacitor의 mismatch에 독립적인 것을 알 수 있다. 따라서 2nd prior art는 capacitor mismatch로 인해 발생하는 noise가 효과적으로 제거할 수 있다. 47 6.3 제안된 CDS의 구조 및 동작 원리 본 내용에서 capacitor 제안한 CDS는 mismatch에 의한 기존의 CDS의 amplifier의 문제점을 개선한 구조이다. offset, 제안하는 CDS는 prior arts에서와 같이 전하량의 이동으로 CDS operation을 하는 것과는 달리 voltage level을 고정시켜 FPN을 제거하는 방식이다. 제안하는 CDS의 기본 구조 및 타이밍 도는 그림 6.3.1과 같다. 4TR Pixel VDD F TX F RX SRX F1 STX FD S1 PD F SEL SSEL C1 Vout S2 F3 Vref F2 C2 S3 Vref F4 S4 (a) 제안된 CDS 회로 FD F RX F TX F SEL F 1 F 2 F 3 F 4 Reset Signal read CDS operation (b) CDS operation 과정 그림 6.3.1 제안된 CDS 구조의 회로도와 타이밍도 48 앞에서 설명된 2nd prior art는 식 (6-33)에서 알 수 있듯이, 수식적으로 VOUT이 capacitor mismatch와 offset voltage에 무관하게 되었지만 실제로 완벽히 제거되지 않는다. 이 2가지 noise들은 signal에 직접적인 영향을 미치기 때문에 원하는 signal level을 얻는데 큰 문제가 된다. 따라서 capacitor의 mismatch로 인해 발생하는 noise 성분과 CDS에 포함된 operational amplifier에 의해 발생하는 offset voltage로 인한 noise를 최소화 할 수 있는 방법을 제안하였다. 제안하는 구조는 2nd prior art에 비해 1개의 switch가 줄었다. 그리고 2nd prior t1~t4까지 art는 4번의 다른 동작을 위한 clock이 인가되지만, 제안되는 구조는 한 번의 동작이 줄어 3번의 동작에 의해 모든 동작이 완료된다. 따라서 동작 속도 또한 향상될 수 있다. 회로의 동작은 reset level을 sampling 하고, signal level을 sampling 한 후 두 값을 차이를 출력하는 3가지 단계로 이루어진다. VRST - (Vref - VOS) C1 Vx VRST Pixel VIN VRST - Vref C2 Vout Vref Vref (a) Reset sampling operation VSIG Pixel VSIG - (Vref - VOS) C1 Vx VIN VRST - Vref C2 Vref (b) Signal sampling & holding operation 49 Vout C1 Vx Pixel VSIG VIN VRST - Vref C2 Vout Vref + (VSIG - VRST) Vref (c) CDS operation & signal-out 그림 6.3.2 제안된 CDS의 동작 원리 그림 6.3.2는 제안된 CDS의 각 구간에 대한 동작 원리를 보여준다. CDS 동작은 입력 신호를 두 번 sampling 하면서 이루어지는데, 첫 번째 sampling은 pixel의 floating diffusion (FD) 노드가 reset 된 직후 시점이며, 두 번째 sampling은 포토다이오드에서 발생한 신호 전하를 FD로 이동 시키면서 두 sampling된 신호의 차이를 구하게 된다. 즉, 초기 reset 단계 (reset phase) 동안 high level의 ΦSEL, Φ1, Φ2와 Φ3가 인가된다. 따라서 switch SSEL가 커지게 되면서 source follower에 전압이 출력되고 이때의 출력 전압을 VRST이라 한다. Switch SSEL에 커짐과 동시에 switch S1, S2와 S3도 커지게 되면서 amplifier의 offset 전압 VOS에 의해 VIN = Vref - VOS 가 된다. 따라서 C1, C2 양단에 걸리는 전압 VC1, VC2은 VC1 = VRST + (VREF − VOS ) (6-34) VC 2 = VRST − VREF (6-35) 가 되며, 이는 그림 6.3.2의 (a)에서 보여주고 있다. 이후 TX가 켜지게 되면서 포토다이오드에 축적된 전하가 이동되어 FD의 전압이 이동된 전하만큼 변동이 발생된다. Read 단계(read phase) 동안 high level의 ΦSEL, Φ1가 인가된다. 따라서 switch SSEL, S 1이 켜지게 되고 source follower에 전압이 출력되며, 두 번째 sampling이 시작된다. CDS는 그림 6.3.2의 (b)에서와 같이 동작하게 된다. 이 때 source follower 출력 전압은 VSIG이라 하고 C1 양단에 걸리는 전압 VC1은 50 VC1 = VSIG + (VREF − VOS ) (6-36) 가 되며, C2는 read phase 동안 개방 상태이므로 ( VC 2 = VRST − VREF )을 그대로 유지 (holding)하고 있으며, 노드 X의 전압 VX는 VX = VSIG (6-37) 과 같다. Read phase가 끝난 후 switch SSEL, S1과 S3는 꺼지게 되며, high level의 Φ2와 Φ4가 인가된다. 따라서, switch S2, S4는 켜지게 되며 그림 6.3.2의 (c)와 같이 동작하게 된다. 이때 VX는 ( V X = VSIG )를, VC2는 ( VC 2 = VRST − VREF )를 유지하고 있으므로 출력 전압 VOUT은 VOUT = VREF + (VSIG − VRST ) (6-38) 이 되어, CDS 동작 후 VOUT은 signal level과 reset level의 차이로 나타난다. 이는 VOS과 C1, C2를 포함하고 있지 않기 때문에 앞서 설명된 2nd prior art와 마찬가지로 수식 상으로 offset voltage로 인한 noise와 capacitor mismatch로 부터 발생하는 noise의 영향을 받지 않게 된다. 이전 장에서 설명된 prior art들은 2개의capacitor들 사이에 charge transfer를 통해서 두 신호 의 값의 차이를 얻게 된다. 따라서 capacitor의 mismatch가 발생하면 수식 상으로는 noise의 영향을 받지 않는다고 해도 실제로는 그 영향이 나타나게 된다. 하지만 제안하는 CDS 구조는 2개의 capacitor가 연결된 노드로 signal을 입력하여 약간의 동작상의 차이가 있다. 첫 번째 동작에서 capacitor C2에 reset level을 저장하고 두 번째 동작에서 C2와 X 노드와 연결을 끊고, signal level을 입력하게 되면, X 노드가 signal level로 고정되는 효과를 얻을 수 있다. X 노드의 전압 (VX) signal level로 고정시킨 후 다시 C2를 X 노드와 연결하면 두 값의 VOUT에서 signal level과 reset level의 차이를 얻을 수 있게 된다. 즉, capacitor C1 하나 만을 이용하여 signal level과 reset level의 차이를 얻게 되므로 capacitor의 mismatch에 관한 영향을 완전히 제거할 수 있게 된다. 51 6.4 제안된 CDS의 Simulation 결과 이장에서는 앞에 설명된 1st, 2nd prior들의 성능을 각각의 simulation 결과를 통해서 비교 분석한다. 표1에 offset voltage와 mismatch가 VOUT에 얼마나 영향을 미치는지를 비교하여 나타냈다. 먼저 capacitor mismatch를 10%를 줬을 때 1st prior art에서는 9.2%라는 VOUT에 상당히 큰 변화가 나타났다. 2nd prior art에서는 0.2%의 변화를 나타냈다. 예상대로 1st prior art에 비해서는 상당히 개선되었다. 하지만 완벽히 제거되지 않고 약간의 영향을 미치는 것을 알 수 있다. 제안된 CDS 구조의 경우 capacitor mismatch가 생겨도 전혀 영향을 받지 않는 것을 확인 할 수 있었다. 그리고 offset voltage에 의한 영향에 대한 simulation은 ideal amp에 offset을 강제로 입력하는 방법으로 하였다. offset을 0V, 50V를 입력하여 각각 VOUT을 측정하여 2개의 차이를 구하여 offset voltage가 VOUT에 얼만큼 영향을 미치는지 측정하였다. 이 simulation 결과값을 표1에 나타내었다. 앞서 설명된 내용대로 제안된 CDS 구조의 경우에 offset voltage로 인한 VOUT의 변화가 0.32mV로 가장 작다. Simulation 값들을 비교하여 볼 때 제안된 구조가 가장 확실하게 noise를 제거한다는 것을 의미한다. 이를 좀더 실질적인 비교를 위해서 FFT simulation을 통해서 3가지 회로에 대한 SNR을 모두 측정하였고, 이 결과는 그림4.3에 나타내었다. 예상대로 제안된 CDS 구조의 경우 SNR이 71.8dB로 2nd prior art보다 4dB 이상 높게 측정되었다. 표 6.4.1 VOUT variation rate CDS architecture Contents 1st Prior VOUT variation Cap mismatch 10% VOUT variation Offset 0 → 50mV 2nd Prior Proposed 9.2% 0.2% none 1.4mV 1.23mV 0.32mV 52 0 -20 Vout [dB] -40 SNR : 64.1dB -60 -80 -100 -120 -140 0 100k 200k 300k 400k 500k 600k 500k 600k Frequency [Hz] (a) 0 Vout [dB] -20 -40 SNR : 67.2 dB -60 -80 -100 -120 0 100k 200k 300k 400k Freqeuncy [Hz] (b) 53 -20 Vout [dB] -40 -60 SNR : 71.8 dB -80 -100 -120 -140 -160 0.0 200.0k 400.0k 600.0k 800.0k 1.0M Frequency [Hz] (c) 그림 6.4.1 Signal-to-Noise Ratio (a)1st, (b)2nd prior art and (c)proposed CDS 54 본 논문에서는 CMOS image sensor에서 발생하는 noise를 줄이기 위한 Correlated Double Sampling 방법이 연구되었다. 기존의 CDS 회 로에서 발생할 수 있는 noise는 크게 FPN(Fixed-Pattern-Noise)과 temporal noise가 있다. 이러한 기본적인 noise 외에도 기존의 CDS 회 로가 지니고 있던 operational amplifier의 offset과 capacitor mismatch로 인한 noise에 대한 면역성이 낮은 문제가 나타난다. 따라서 이와 같은 문제를 극복할 수 있는 새로운 방법의 CDS 회로를 제안하였 다. 제안하는 CDS 회로는 단순하면서도 전하량의 이동으로 인해 CDS operation을 하던 기존의 방식과는 달리, 노드의 voltage level을 잡아 주어 이들 noise를 제거하는 새로운 방식을 사용하였다. 그 결과 capacitor들의 mismatch로 인한 noise를 완전히 제거하였고, operational amplifier의 offset에 의한 noise를 상당히 줄였다. 따라서 앞의 두 가지 noise에 대한 낮은 면역성 문제를 해결하여 CDS 회로의 SNR 특성을 상당 부분 향상 시킬 수 있었다. 또한 제안한 CDS 회로는 control switch의 수를 줄임으로써 1차적으로 회로의 복잡도를 낮출 수 있게 되었고 집적도를 높일 수 있는 장점을 갖는다. 그리고 noise 특성 측면에서는 switching noise에 의한 read noise level을 감소시켜 SNR 특성을 향상시킬 수 있었다. 또한 기존의 CDS 회로에 offset compensation을 위해 필요했던 2개의 capacitor에 VOS로 precharge하 는 단계가 필요하지 않고, 이는 pixel의 signal voltage를 sampling 하 는 시간을 줄일 수 있으므로 CDS 동작에 소요되는 시간을 단축시킬 수 있다. 55 [1] Abbas El Gamal and Helmy Eltoukhy, “CMOS image Sensor,” IEEE CIRCUITS & DEVICES MAGAZINE, pp.6-20, May/June 2005 [2] M. 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However, there are more sources of readout noise in 63 CMOS image sensors than CCDs introduced by the pixel and column active circuits. Therefore, it is important to reduce or restrain the readout noise and to increase the signal to noise ratio. Correlated double sampling (CDS) is a well-known noise reduction method and its application is indispensable for low light level imaging. The readout noise is reduced by reading out the pixel twice, once for the signal and once for the reset level, and the difference between these two values is taken as the signal value. Therefore, the Fixed Pattern Noise(FPN) due to variation in the threshold voltages of transistors in pixel and reset noise are suppressed by CDS operation. In this paper, it is studied to improve characteristics of noise. Proposed circuit allows to reduce FPN, reset noise and to cancel offset of Operational amplifier. Also effect of capacitance mismatch is eliminated. Therefore, SNR is increased by reducing many noise sources. Also, the number of switches in proposed circuit is decreased as compared with previous circuit and proposed circuit is faster than previous circuit by reducing one of operation step. It is simulated that influences of offset voltage and capacitors mismatch by changing offset voltage 0mV to 50mV and changing ratio of capacitor size. Also FFT simulation is conducted to survey characteristic of SNR. Proposed circuit improve SNR about 4dB and Proposed circuit is almost eliminated error by offset voltage of operational amplifier and perfectively eliminated noise by capacitor mismatch. 64