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48 24-05-2019 BTEEE406B (1)

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DR. BABASAHEB AMBEDKAR TECHNOLOGICAL UNIVERSITY, LONERE –
RAIGAD -402 103
Semester Examination – May - 2019
Branch: Electrical Engineering
Sem.:- IV
Subject with Subject Code: Analog and Digital electronics (BTEEE-406B)
Marks: 60
Date:-24/05/2019
Time: 3 Hr.
Instructions to the Students
1. Each question carries 12 marks.
2. Attempt any five questions of the following.
3. Illustrate your answers with neat sketches, diagram etc., wherever necessary.
4. If some part or parameter is noticed to be missing, you may appropriately assume it and should
mention it clearly
(Marks)
Q.1. Attempt any 2 from following.
(a) Define AC load line. Draw the AC load line for a Common Emitter (6)
configuration amplifier, if VCC = 20 V, R1 = 16 K, R2 = 4 K, RE =
2 K, Rc = 3 K and RL = 12 K.
(b) In a common emitter amplifier circuit derive the equation for (6)
voltage gain AV.
(c) What is the need of cascading? Derive the gain expression for (6)
multistage amplifier.
Q.2. Attempt any 2 from following.
(a) Enlist the characteristics of an ideal OPAMP. Draw the diagram of (6)
ideal OPAMP and discuss its functioning.
(b) Define
(6)
(i) Input Offset Voltage
(ii) Input Bias Current
(iii) Input impedance
(c) Write a short note on Window Detector using OPAMP. Draw neat (6)
circuit diagram and waveforms.
Q.3. Attempt all questions.
(a) Define Universal Gates. Implement using universal gates
(i) AND gate (ii) OR gate.
(b) Convert the following
(i) (2003.31)10 = ( ? ) 16 (ii) (1F0C)16 = ( ? )8 (iii) (68.4B)16 = ( ? ) 8
A10D47D351C36413541E38D942B5670D
(6)
(6)
Q.4. Attempt all questions.
(a) With appropriate diagram explain the working of CMOS-NOR gate. (6)
(b) Implement a 4-bit Parallel In Serial Out shift register using D Flip (6)
Flops
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38 9 2B 56 70D A 0D 47 3 1C 36 413 54 E3 8D 94 B5 67 D 10
D9 42 56 70 A 10 47 D3 51 36 41 54 1E 8D 94 2B 67 0D A1 D
42 B5 70 DA 10 D4 D3 51 C3 41 354 1E 38D 94 2B 567 0D A1 0D 47D
B5 67 DA 10 D4 7D 51 C3 64 35 1E 38 9 2B 56 0D A 0D 47 3
67 0D 1 D4 7D 35 C3 64 135 41 38 D9 42 56 70 A 10D 47 D3 51
0D A1 0D 7D 35 1C 64 13 41 E3 D 42 B5 70 DA 10 4 D 51 C3
A1 0D 47 35 1C 36 13 541 E3 8D 942 B5 670 DA 10 D4 7D 351 C3 641
0D 47 D3 1C 36 413 54 E3 8D 942 B5 67 DA 10 D4 7D 351 C3 64 35
47 D3 51C 36 413 54 1E3 8D 94 B5 67 0D 10 D4 7D 35 C3 64 135 41
D3 51 36 41 54 1E 8D 94 2B 67 0D A1 D 7D 35 1C 64 13 41 E3
51 C3 41 354 1E 38D 94 2B 567 0D A1 0D 47D 35 1C 364 13 541 E3 8D
C3 64 35 1E 38 9 2B 56 0D A 0D 47 3 1C 36 13 54 E 8D 94
64 135 41 38 D9 42 56 70 A 10D 47 D3 51 36 41 54 1E 38D 94 2B
13 41 E3 D 42 B5 70 DA 10 4 D 51 C3 41 35 1E 38 9 2B 56
54 E3 8D 94 B 67 D 1 D4 7D 35 C 64 35 41 38 D9 42 56 70
1E 8D 94 2B 56 0D A1 0D 7D 35 1C 36 13 41 E3 D 42 B5 70 DA
38 9 2B 56 70D A 0D 47 3 1C 36 413 54 E3 8D 94 B5 67 D 10
D9 42 56 70 A 10 47 D3 51 36 41 54 1E 8D 94 2B 67 0D A1 D
42 B5 70 DA 10 D4 D3 51 C3 41 354 1E 38D 94 2B 567 0D A1 0D 47D
B5 67 DA 10 D4 7D 51 C3 64 35 1E 38 9 2B 56 0D A 0D 47 3
67 0D 1 D4 7D 35 C3 64 135 41 38 D9 42 56 70 A 10D 47 D3 51
0D A1 0D 7D 35 1C 64 13 41 E3 D 42 B5 70 DA 10 4 D 51 C3
A1 0D 47 35 1C 36 13 541 E3 8D 942 B5 670 DA 10 D4 7D 351 C3
0D 47 D3 1C 36 413 54 E3 8D 942 B5 67 DA 10 D4 7D 351 C3 64
47 D3 51C 36 413 54 1E3 8D 94 B5 67 0D 10 D4 7D 35 C3 64
D3 51 36 41 54 1E 8D 94 2B 67 0D A1 D 7D 35 1C 64 1
51 C3 41 354 1E 38D 94 2B 567 0D A1 0D 47D 35 1C 364 13
C3 64 35 1E 38 9 2B 56 0D A 0D 47 3 1C 36 13 5
64 135 41 38 D9 42 56 70 A 10D 47 D3 51 36 41 54
13 41 E3 D 42 B5 70 DA 10 4 D 51 C3 41 35
54 E3 8D 94 B 67 D 1 D4 7D 35 C 64 35 41
1E 8D 94 2B 56 0D A1 0D 7D 35 1C 36 13 41 E
38 9 2B 56 70D A 0D 47 3 1C 36 413 54 E3
D9 42 56 70 A 10 47 D3 51 36 41 54 1E
42 B5 70 DA 10 D4 D3 51 C3 41 354 1E 38
B5 67 DA 10 D4 7D 51 C3 64 35 1E 38
67 0D 1 D4 7D 35 C3 64 135 41 38 D9
0D A1 0D 7D 35 1C 64 13 41 E3 D
A1 0D 47 35 1C 36 13 541 E3 8D 94
0D 47 D3 1C 36 413 54 E3 8D 942
47 D3 51C 36 413 54 1E3 8D 94 B
undefined
Q.5. Attempt all questions.
(a) Simplify using K-Map f(W,X,Y,Z) = WX’Y’+WY+W’YZ’
(6)
(b) Find Prime Implicants for f(W,X,Y,Z) = = Σm (2, 3, 6, ,7, 8, 10, 11, (6)
12, 14, 15)
Q.6. Attempt any 2 from following.
(a) Implement 4-bit Ripple Carry Adder.
(b) Design a full subtractor circuit using 3:8 Deoder
(c) Write a short note on diode switch matrix.
END
A10D47D351C36413541E38D942B5670D
(6)
(6)
(6)
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