Introduction Structures MOS de petites dimensions http://leom.ec-lyon.fr (enseignement) 18/05/2022 Introduction International Technology Roadmap for Semiconductors NTRS: éditions en 1992, 1994 et 1997 ITRS: éditions en 1999 et 2001 update 2002 http://public.itrs.net 18/05/2022 Introduction Loi de Moore: "The complexity for minimum component costs has increased at a rate of roughly a factor of two per year. Certainly over the short term this rate can be expected to continue, if not to increase. Over the longer term, the rate of increase is a bit more uncertain, although there is no reason to believe it will remain nearly constant for at least 10 years." (Moore 1965) 18/05/2022 Introduction Loi de Moore: nb de trans. param. techno. 1,0E+08 PIII 12 10 1,0E+07 P 8 1,0E+06 6 80486 1,0E+05 8086 1,0E+04 1,0E+03 4 8080 2 4004 1971 0 1980 1990 2000 Évolution du nombre de transistors des µP Intel 18/05/2022 loi de Moore : Ntr est multiplié par 1,4 par an Introduction Loi de Moore: Die edge (mm) 100 486 10 8080 4004 8086 P ~7% par an ~2X en 10 ans 1 1971 1980 1990 2000 Évolution de la taille des µP Intel 18/05/2022 Introduction Loi de Moore: fréquence d'horloge P-III 1000 P-II MHz P 100 80486 10 8086 8080 1 1971 1980 1990 2000 Évolution de la fréquence de travail des µP Intel 18/05/2022 Introduction 10,000 10,000,000 100,000 100,000,000 Logic Tr./Chip Tr./Staff Month. 1,000 1,000,000 10,000 10,000,000 100 100,000 1,000 1,000,000 58%/Yr. compounded Complexity growth rate 10 10,000 100 100,000 1,0001 10 10,000 x 0.1 100 xx 0.01 10 xx x 1 1,000 21%/Yr. compound Productivity growth rate x x 0.1 100 0.01 10 2009 2007 2005 2003 2001 1999 1997 1995 1993 1991 1989 1987 1985 1983 1981 0.001 1 18/05/2022 Productivity (K) Trans./Staff - Mo. Complexity Logic Transistor per Chip (M) Productivity gap Introduction Enjeux des technologies fortement submicroniques (DSM) Diminution du paramètre technologique • Design “haute fréquence” • Interconnexions • Bruit, Crosstalk • Reliability, Manufacturability • Puissance dissipée • Distribution de l’Horloge 18/05/2022 Augmentation de la complexité • Time-to-Market • complexité des systèmes • High-Level Abstractions • Reuse & IP • Predictabilité • ... ITRS Effets de la diminution du paramètre technologique (scaling) Niveau d ’intégration Coût Vitesse Puissance consommée Compacité Fonctionnalité 18/05/2022 Nombre de composants par circuit Coût par fonction Fréquence d ’horloge Systèmes portables Portabilité, fluidité Imageurs, mémoire…. ITRS Détermine les paramètres à atteindre pour que les performances des systèmes électroniques continuent à croître au rythme de la loi de Moore Identifie les cibles à atteindre et les aspects pour lesquels aucune technologie n ’est actuellement identifiable (red bricks) La dernière édition (2001) couvre la période 2001-2016 18/05/2022 ITRS: définition des générations 140 longueur de grille physique 120 100 80 60 40 20 0 2000 1/2 pitch pitch 18/05/2022 2005 2010 2015 ITRS: définition des générations Historiquement, les générations technologiques correspondent aux générations de DRAM La diversité des technologies et des produits a conduit à découpler ces deux notions Les microprocesseurs sont les circuits ayant la longueur de grille la plus réduite Les DRAM ont le half pitch le plus réduit Attention aux définitions 18/05/2022 ITRS: définition des générations 18/05/2022 Rappel: le transistor MOS Poly-Si source 18/05/2022 silicide drain Rappel: le transistor MOS -4 x 10 2.5 VGS= 2.5 V 2 VGS= 2.0 V ID (A) 1.5 VGS= 1.0 V 0.5 0 0 Saturation 0.5 1 VDS(V) 1.5 2 1 Z I DS ox VGS VT 2 1 VDS 2 t ox L 18/05/2022 Régime linéaire VGS= 1.5 V 1 I DS 2.5 2 ox Z VDS VGS VT VDS t ox L 2 Rappel: le transistor MOS Technologies DSM variations de la tension de seuil conduction sous le seuil résistances parasites 18/05/2022 Process integration, devices and structures Circuits à hautes performances (MPU pour PC fixes, calcul scientifique…) Circuits à faible consommation LOP (low operating power) (PC portable) LSTP (low standby power) (téléphonie) Paramètres: Vdd, EOT, longueur de grille Métriques: courants de fuite, courant maximal, t=CV/I, puissance consommée 18/05/2022 Process integration, devices and structures Exemple:HP logic 18/05/2022 Process integration, devices and structures Pour les circuits HP, c’est la performance de vitesse qui est la métrique principale 18/05/2022 Interconnects 18/05/2022 Interconnects 18/05/2022 Interconnects 18/05/2022 Interconnects 18/05/2022 Packaging Principales contraintes électriques (faibles éléments parasites) thermiques (extraction de la puissance) mécaniques (nombre de broches, encomb.) économiques (coût des boitiers) 18/05/2022 Packaging coût puissance 18/05/2022 Packaging Nb. pins Fréquence on chip Fréquence externe 18/05/2022 Packaging wire bond BGA BGA 18/05/2022 flip chip BGA MCM Design Complexité des composants de base scaling non idéal (puissance, courants de fuite, courant max, parasites…) hautes fréquences et interconnexions (bruit, intégrité du signal, crosstalk) variabilité technologique interconnexions fiabilité 18/05/2022 Design Complexité des systèmes reuse (SOC, design hiérarchique…) vérification et test optimisation de paramètres multiples plateformes codesign 18/05/2022 Design 18/05/2022 Grand Challenges Performances des structures MOS applications « basse puissance » réduction des courants de fuite (courant de fuite, courant de grille) diélectrique high k (2005) le paramètre de performance (CV/I) n ’augmente pas assez vite nouvelles structures 18/05/2022 Grand Challenges Nouveaux substrats actuellement: substrats de 300mm substrats de 450 mm? Contrôle des dimensions optimisation des opérations de gravure d ’oxyde Lithographie 18/05/2022 Grand Challenges Interconnexions Design réduction du productivity gap contrôle de la puissance SoC (hiérarchisation, reuse, multinature) … 18/05/2022 Et pourtant... 18/05/2022 Et pourtant... 18/05/2022
