Programme d’approfondissement
« Electrical Engineering »
responsable :
Phy 559
Conception de circuits intégrés
numériques et analogiques
Cours 1 : Du silicium aux portes logiques CMOS
PHY 559 / C1
Alain Greiner
1
Plan
 Rappels sur l’algèbre de Boole
 Le transistor MOS
 Des expressions Booléennes au silicium
 Principe des portes logiques CMOS
 Caractérisation de l’inverseur CMOS
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2
Algèbre de Boole (1)
 Variables Booleennes
X ∈ {0 , 1} = B
 Fonctions Booleennes
(X1,X2,X3,…,Xn)  Y = f (X1,X2,X3,…,Xn)
∈B
n
∈B
 Table de vérité
- La table de vérité d’une fonction Booleenne
à n variables contient 2n entrées
2n
- On peut définir 2 fonctions Booleennes
à n variables.
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X1
X2
X3
F(X1,X2,X3)
0
0
0
0
0
0
1
1
0
1
0
1
0
1
1
0
1
0
0
1
1
0
1
0
1
1
0
0
1
1
1
1
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3
Algèbre de Boole (2)
 Fonctions Booleennes de une seule variable
X
F(X) = 0
F(X) = 1
F(X) = X
F(X) = not X
0
0
1
0
1
1
0
1
1
0
 Fonctions Booleennes de 2 variables
X1
X2
or (X1,X2)
and(X1,X2)
xor(X1,X2)
Imply(X1,X2)
X1 or X2
X1 and X2
X1 xor X2
X1 => X2
nor(X1,X2)
nand(X1,X2)
0
0
0
0
0
1
1
1
0
1
1
0
1
1
0
1
1
0
1
0
1
0
0
1
1
1
1
1
0
1
0
0
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4
Algèbre de Boole (3)
Les opérateurs booléens de base sont des fonctions
booléennes à une ou deux variables.
S = not X
S=X
X
S
X
S = X or Y
S=X+Y
S
Y
X
S = X and Y
S=X.Y
S
Y
X
S = not (X or Y)
S=X+Y
S
Y
X
S = not (X and Y)
S=X.Y
S
Y
X
S = X xor Y
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S=X+Y
S
Y
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5
Algèbre de Boole (4)
 Identités remarquables
 X.0=0
/
X+0=X
 X.1=X
/
X+1=1
 X.X=0
/
X+X=1
 Commutativité des opérateurs « or » et « and »
 X.Y =Y.X
 X+Y=Y+X
 Associativité des opérateurs « or » et « and »
 (X . Y) . Z = X . (Y . Z) = X . Y . Z = and(X,Y,Z)
 (X + Y) + Z = X + (Y + Z) = X + Y + Z = or(X,Y,Z)
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6
Algèbre de Boole (5)
 Distributivité
 (X + Y) . Z = (X . Y) + (Y . Z)
 (X .Y) + Z = (X + Z) . (Y + Z)
 Consensus
 (X . Z) + (Y . Z) + X . Y = (X . Z) + (Y . Z)
 Lois de De Morgan
 (X + Y) = X . Y
 (X . Y) = X + Y
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Expressions Booleennes
 Une Expression Booleenne est une représentation compacte
d’une fonction Booleenne, construite à partir d’un nombre
quelconque de variables Booleennes, d’opérateurs Booleens,
et de parenthèses imbriquées :
E1 = or(and(A,C),and(B,not(C)))
E1 = (A.C) + (B.C)
 Il existe plusieurs expressions Booleennes équivalente
associées à une même fonction Booléenne :
E2 = (A.B.C) + (A.B.C) + (A.B.C) + (A.B.C)
E3 = (A+B+C).(A+B+C).(A+B+C).(A+B+C)
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Simplification des expressions Booleennes
 Le coût de réalisation matérielle d’une expression Booléenne (mesuré en
nombre de transistors) est proportionnel à sa complexité (mesurée en
nombre de littéraux).
 Les Tableaux de Karnaugh sont une représentation bidimensionnelle des
tables de vérités, qui permet de minimiser le nombre de littéraux :
C
A
B
E1 = E2 = E3
0
0
0
0
0
0
1
1
0
1
0
1
0
1
1
0
1
0
0
1
1
0
1
0
1
1
0
0
1
1
1
1
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C
A 0
B 0
1
0
1
1
0
1
0
0
0
1
1
1
0
1
1
0
E1 = A.C + B.C
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Plan
 Rappels sur l’algèbre de Boole
 Le transistor MOS
 Des expressions Booléennes au silicium
 Principe des portes logiques CMOS
 Caractérisation de l’inverseur CMOS
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Semi-Conducteurs
Conductivité / Résistivité des matériaux
Pur
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SILICON
Dopé
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Silicium
 Silicium intrinsèque

Densité d ’atomes
NA = 5
1022 cm-3

Densité de porteurs NP = 1.5 1010 cm-3
 Silicium dopé

Aux Pentavalents (P, As)
Aux Trivalents (B)
—>
—>
Type n = conduction par électrons
Type p = conduction par trous

Densité de porteurs NP = 1015 à 1016 cm-3
 Conductivité et Mobilité

Conductivité -> σ = 1 / ρ = Np e µ <- Mobilité

La mobilité µ des trous est inférieure à celle des électrons :
Mobilité :
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! ( cm 2 . V - 1 .s -1 )
E l e c tr o n s l ib r es
T r ous
Si p u r
1350
480
Si f o r te m en t d o p é
10 0
60
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Réalisation du transistor MOS
CHANNEL WIDTH (W)
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Fonctionnement du transistor NMOS
 Zone de déplétion pour VGS positif faible (VGS < VT)
 Canal d ’inversion pour VGS positif fort (VGS > VT)
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NMOS à VGS positif fort et VDS non nul
 VDS > 0 le courant d’électrons va de la Source au Drain
VGS > VT le canal conducteur est formé
 Mode « résistif »
(VGD > VT <==> VDS < VGS - VT)
 Mode saturé
(VGD ≤ VT <==> VDS ≥ VGS - VT)

Pincement du canal

ΔL est très petit
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Modèle de courant du transistor NMOS
 VGS < VT : Mode bloqué :
ID = 0
 VGS > VT et VGD > VT <==> VDS < VGS – VT : Mode résistif
I D = µ n Co x
W"
1 2$
(VGS ! VT )VDS - VDS %
#
L
2
 VGS > VT et VGD < VT <==> VDS > VGS – VT : Mode saturé
1
W
µ n C ox
(VGS ! VT )2
2
L
 Frontière Résistif – Saturé : VGD = VT
ID =
ID
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1
W 2
=
µ n C ox
V DS
2
L
Transconductance
:
k n = µn C o x
W
L
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Graphe Courant-Tension du NMOS
Mode « résistif »
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Mode saturé
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Valeurs typiques des paramètres
 Mobilité
µn ≈ 580 cm2/Vs
µp ≈ 230 cm2/Vs
 Capacité d’Oxyde

Épaisseur
tox = 0,02 à 0,1 µm

Permittivité
εox = 3,97 10-13 F/cm

Capacité/µm2
Cox = εox / tox = 1,75 fF/µm2 pour tox = 0,02 µm
= 0,35 fF/µm2 pour tox = 0,1 µm
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Fonctionnement du transistor PMOS
 Similaire au NMOS, mais avec :
VDS < 0 => le courant de trous va de la Source au Drain
VT < 0
=> VGS est usuellement négatif
 VGS > VT : Mode Bloqué
ID = 0
 VGS < VT et VGD < VT <==> VDS > VGS - VT : Mode résistif
I D = µp C o x
W"
1 2$
(V ! VT )VDS - VDS %
L # GS
2
 VGS < VT et VGD > VT <==> VDS < VGS - VT : Mode saturé
ID =
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W
µ p Co x
(VGS ! VT )2
2
L
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Circuits CMOS
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Récapitulatif NMOS et PMOS
Pour la conception des circuits numériques, les transistors MOS
peuvent être considérés comme des interrupteurs commandés par
la valeur de la tension de grille.
NMOS
PMOS
La résistance équivalente (Ron) du transistor passant peut être ajustée
en faisant varier la géométrie : largeur W, et longueur L du canal.
A géométrie égale, la résistance équivalente du transistor P est plus
grande que celle du transistor N (facteur 2.3)
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MAIS…
Dans les schémas ci-dessous, on suppose qu’on impose une tension
connue et fixe sur la patte de gauche, et on cherche à la propager vers la
patte de droite en rendant passant l’interrupteur (0 logique  0V / 1 logique
 3.3V).
NMOS
S = 0V
G = 3.3V
G = 3.3V
D -> 0V
S -> 3.3V - Vt
D = 3.3V
=> Les transistors NMOS sont de « bons passeurs » de 0
… mais de « mauvais passeurs de 1: « on perd un seuil ».
PMOS
D = 0V
G = 0V
G = 0V
S -> |Vt|
S = 3.3V
D -> 3.3V
=> Les transistors PMOS sont de « bons passeurs » de 1,
… mais de « mauvais passeurs de 0 : « on perd un seuil ».
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Plan
 Rappels sur l’algèbre de Boole
 Le transistor MOS
 Des expressions Booléennes au silicium
 Principe des portes logiques CMOS
 Caractérisation de l’inverseur CMOS
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Expressions Booleennes sur silicium
 Variables Booleennes
Les variables Boolennes sont représentées par des fils
métalliques (appelés signaux), qui véhiculent deux niveaux
de tension : Vss (0 logique) / Vdd (1 logique).
 Opérateurs Booleens
Les opérateurs Booleens sont réalisés comme des
assemblages de transistors NMOS et PMOS (appelées
portes logiques), qui possèdent généralement N signaux
en entrée et un seul signal en sortie.
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Circuits en portes logiques
Le support de l’expression Booleenne S = A.C + B.C est l’ensemble {A,B,C}.
Le circuit logique réalisant cette expression Booleenne possède donc 3
signaux d’entrée (A,B,C), et un signal de sortie S.
En utilisant les lois de DeMorgan, on peut la re-écrire : S = (A.C) . (B.C)
Elle peut être réalisée avec 3 portes nand et un inverseur :
A
Y
C
S
X
B
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Z
On préfère utiliser des portes
inverseuses (not, nor, nand),
car ces portes utilisent moins
de transistors que les portes
non-inverseuses (or et and).
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Plan
 Rappels sur l’algèbre de Boole
 Le transistor MOS
 Des expressions Booléennes au silicium
 Principe des portes logiques CMOS
 Caractérisation de l’inverseur CMOS
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Portes CMOS DUAL
Vdd
CP
Entrées
Réseau de transistors PMOS permettant
de forcer la sortie S à la tension Vdd (1 logique).
On utilise des transistors PMOS, qui sont des bons
passeurs de 1. Le réseau P est caractérisé par sa
fonction de conduction CP (entrées)
Sortie S = CP = CN
CN
Vss
Réseau de transistors NMOS permettant
de forcer la sortie S à la tension Vss (0 logique).
On utilise des transistors NMOS, qui sont des bons
passeurs de 1. Le réseau N est caractérisé par sa
fonction de conduction CN(entrées)
Dualité : Les deux fonctions CN et CP doivent être complémentaires,
pour que le nœud S soit toujours connecté à une et une seule tension
d’alimentation Vss ou Vdd.
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Inverseur CMOS
L’inverseur CMOS possède trois entrées E, Vss, Vdd, et une sortie S.
Les signaux Vss et Vdd sont des tension d’alimentation constantes,
et sont connectés aux sources des deux transistors N et P.
Le signal E est connecté à la grille des deux transistors.
Le signal de sortie S est connecté aux drains des deux transistors
Vdd
Vdd
E=1
E
S=E
Vss
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Vdd
E=0
S=0
Vss
S=1
Vss
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Porte NOR 2 entrées
Vdd
E1
E2
S = (E1 + E2)
E1
E1
E2
S
0
0
1
0
1
0
1
0
0
1
1
0
E2
Vss
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Porte NAND 2 entrées
Vdd
E1
E2
S = (E1.E2)
E1
E1
E2
S
0
0
1
0
1
1
1
0
1
1
1
0
E2
Vss
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Portes CMOS DUAL complexes
VDD
E1
E3
E2
S = E3 • (E1 + E2)
E1
E2
E3
VSS
E1
E2
E3
S
0
0
0
1
0
0
1
1
0
1
0
1
0
1
1
0
1
0
0
1
1
0
1
0
1
1
0
1
1
1
1
0
Dans les portes logiques CMOS DUAL, les signaux d’entrées sont
toujours connectées aux grilles des transistors des deux réseaux
de conduction PMOS et NMOS
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Porte 3 états (non DUAL)
Elles sont utilisées pour réaliser des bus multi-émetteurs. A tout instant,
un seul émetteur est autorisé a émettre une valeur, et les autres doivent
être isolés du bus. On a donc 2 états logiques (0 et 1), et un état isolé.
VDD
E
S <= E when C
VSS
C
S
0
0
HiZ
1
0
HiZ
0
1
1
1
1
0
S
E
C
E
C
Dessin F.A.
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Plan
 Rappels sur l’algèbre de Boole
 Le transistor MOS
 Des expressions Booléennes au silicium
 Principe des portes logiques CMOS
 Caractérisation de l’inverseur CMOS
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Courbe de transfert statique de l’inverseur CMOS
Vdd
Vout
N bloqué
P résistif
Wp / L p
Vin
N saturé
P résistif
VDD
Vout
Wn / L n
N saturé
P saturé
Vss = 0V
VL =
|Vtn| + β (VDD - |Vtp|)
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Kp
Kn
=
µp
µn
N résistif
P bloqué
Vin
1+ β
avec β =
N résistif
P saturé
|Vtn|
∗
Wp
Wn
∗
VL
(VDD–|Vtp|) VDD
Ln
Lp
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34
Comportement dynamique de l’inverseur CMOS
 La capacité de charge CL en sortie de
l’inverseur est la somme de plusieurs
termes :



Capacité de grille des portes attaquées
Capacité des drains de la porte
Capacité du fil d’interconnexion
 La capacité CL est alternativement chargée
ou déchargée à travers deux transistors qui
se comportent comme deux résistances
RPon et RNon.
 Les temps de commutation sont donc :
 Tup = Rpon * CL
 Tdown = RNon * CL
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RPon
S
CL
RNon
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Temps de propagation de l’inverseur CMOS
tension
VDD
90%
out
in
VDD/2
Tp(in->out
10%
Tup(in)
Tdown (out)
temps
Le temps de propagation Tp(in->out) se mesure à VDD/2.
Il est évidemment différent des temps commutation Tup et Tdown,
mais dépend (au premier ordre) des mêmes paramètres Ron et CL…
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36
Temps de propagation des portes CMOS
Les portes complexes sont d’autant plus lentes qu’il y a plus de transistors
en série (la résistance équivalente est la somme des résistances série).

Les transistors P étant intrinsèquement 2 fois plus résistifs que les
transistors P, il est préférable de disposer les N en série plutôt que les P.

On limite le nombre de portes attaquées par une seule porte (fan-out)
pour minimiser la capacité de charge CL.

La longueur L du canal est généralement au minimum permis
par le procédé de fabrication, et on augmente la largeur W du canal
quand il y a plusieurs transistors en série pour minimiser RPon et RNon,
… mais cela augmente la capacité d’entrée de la porte.
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Consommation énergétique
 Consommation dynamique
Liée à la charge et à la décharge de la capacité CL,
et proportionnelle à la fréquence de commutation.
C’est la consommation « utile »...
RPon
S
P = CL * Vdd2 * F (watts)
 Consommation dynamique de court-circuit
Liée au caractère non instantané de la commutation,
pendant laquelle les deux transistors sonN et P sont
simultanément passants.
CL
RNon
 Consommation statique de fuites
Liée aux courants de fuites dans le substrat, ainsi
qu’au courant sous le seuil dans les procédés de
fabrication sub-micronique.
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38