DOI:10.13290/j.cnki.bdtjs.2003.07.015 ＥＤＡ 技术专栏 静态时序分析中的门延时计算 ＊ ﹡ 邵波，杨华中，罗嵘，汪蕙 （清华大学电子工程系，北京 １ ０ ０ ０ ８ ４ ） 摘要：静态时序分析由于速度快和容量大而广泛应用于时序验证，而门延时的计算则是静态时序分析 中的关键部分。以前利用等效输出驱动点导纳函数相等原理产生的模型，由于不能很好的与等效电容公式 结合，门延时的计算存在过于悲观性或乐观性结果。本文采用输出驱动导纳和互连线拓扑结构相结合的方 法， 对门延时负载模型进行了改进，很好地与等效电容计算结合，保证了静态时序分析的准确性。 关键字：静态时序分析；门延时；输出驱动点导纳函数；等效电容 中图分类号：ＴＮ７０２ 文献标识码：Ａ 文章编号：１００３－３５３Ｘ（２００３）０７－００４３－０４ Ｇａｔｅ ｄｅｌａｙ ｃｏｍｐｕｔｉｎｇ ｉｎ ｓｔａｔｉｃ ｔｉｍｉｎｇ ａｎａｌｙｓｉｓ ＳＨＡＯ Ｂｏ ＹＡＮＧ Ｈｕａ－ｚｈｏｎｇ ＬＵＯ Ｒｏｎｇ ＷＡＮＧ Ｈｕｉ （Ｄｅｐａｒｔｍｅｎｔ ｏｆ Ｅｌｅｃｔｒｏｎｉｃ Ｅｎｇｉｎｅｅｒｉｎｇ， Ｔｓｉｎｇｈｕａ Ｕｎｉｖｅｒｓｉｔｙ， Ｂｅｉｊｉｎｇ １０００８４， Ｃｈｉｎａ） Ａｂｓｔｒａｃｔ： Ｓｔａｔｉｃ ｔｉｍｉｎｇ ａｎａｌｙｓｉｓ ｉｓ ｗｉｄｅｌｙ ａｐｐｌｉｅｄ ｉｎ ｔｉｍｉｎｇ ｖｅｒｉｆｉｃａｔｉｏｎ ｂｅｃａｕｓｅ ｏｆ ｉｔｓ ｈｉｇｈ ｓｐｅｅｄ ａｎｄ ｇｒｅａｔ ｃａｐａｃｉｔｙ． Ｔｈｅ ｇａｔｅ ｄｅｌａｙ ｃｏｍｐｕｔｉｎｇ ｉｓ ａ ｃｒｉｔｉｃａｌ ｐａｒｔ ｏｆ ｓｔａｔｉｃ ｔｉｍｉｎｇ ａｎａｌｙｓｉｓ． Ｔｈｅ ｏｌｄ ｇａｔｅ ｄｅｌａｙ ｍｏｄｅｌｓ ｕｔｉｌｉｚｉｎｇ ｔｈｅ ｔｈｅｏｒｙ ｔｈａｔ ｅｑｕｉｖａｌｅｎｔ ｏｕｔｐｕｔ ｄｒｉｖｉｎｇ ｐｏｉｎｔ ａｄｍｉｔｔａｎｃｅ ｆｏｒｍｕｌａｔｉｏｎ ｉｓ ｅｑｕａｌ ｃａｎ’ ｔ ｃｏｍｂｉｎｅ ｗｉｔｈ ｅｑｕｉｖａｌｅｎｔ ｃａｐａｃｉｔａｎｃｅ ｆｏｒｍｕｌａｔｉｏｎ ｖｅｒｙ ｗｅｌｌ， ｗｈｉｃｈ ｒｅｓｕｌｔｓ ｉｎ ｔｈｅ ｔｏｏ ｐｅｓｓｉｍｉｓｔｉｃ ｏｒ ｏｐｔｉｍｉｓｔｉｃ ｇａｔｅ ｄｅｌａｙ． Ｔｈｉｓ ｐａｐｅｒ ｔａｋｅｓ ｏｕｔｐｕｔ ｄｒｉｖｉｎｇ ｐｏｉｎｔ ａｄｍｉｔｔａｎｃｅ ａｎｄ ｉｎｔｅｒｃｏｎ－ ｎｅｃｔ ｓｔｒｕｃｔｕｒｅ ｉｎｔｏ ａｃｃｏｕｎｔ ｉｎ ｃａｌｃｕｌａｔｉｎｇ ｔｈｅ ｅｑｕｉｖａｌｅｎｔ ｃａｐａｃｉｔａｎｃｅ ｏｆ ｔｈｅ ｄｒｉｖｅｒ， ｗｈｉｃｈ ｇｕａｒａｎｔｅｅｓ ｔｈｅ ａｃｃｕｒａｃｙ ｏｆ ｓｔａｔｉｃ ｔｉｍｉｎｇ ａｎａｌｙｓｉｓ． Ｋ ｅ ｙ ｗ ｏ ｒ ｄ ｓ ： Ｓｔａｔｉｃ ｔｉｍｉｎｇ ａｎａｌｙｓｉｓ；Ｇａｔｅ ｄｅｌａｙ；ｏｕｔｐｕｔ ｄｒｉｖｉｎｇ ｐｏｉｎｔ ａｄｍｉｔｔａｎｃｅ ｆｏｒｍｕｌａｔｉｏｎ； ｅｑｕｉｖａｌｅｎｔｃａｐａｃｉｔａｎｃｅ １ 引言 所有时序路径，计算信号沿（上升沿或下降沿）在 传播过程的延时，然后检查在最坏情况下电路中是 在集成电路设计过程中，模拟方法是应用最多 否存在建立时间和保持时间不满足要求的器件，从 的验证时序正确与否的手段，然而，模拟方法在微 而确认被验证的电路是否存在时序问题。它们又分 系统芯片（ＳｏＣ）时代正面临严竣的挑战。传统的逻 别通过对最大路径延迟和最小路径延迟的分析得 辑模拟方法虽然比较快，但需要输入向量作为激 到。静态时序分析不需要输入向量、运行速度快、 励，给使用带来很多不便；更为严重的是其精度不 占用内存少，因而成为 ＳｏＣ 时代最主要的时序验证 够高，不能处理 ＳｏＣ 时代越来越严重的互连线的耦 手段。延时计算和最长 ／ 最短路径分析是静态时序 合电容、电感效应。电路模拟方法虽然能非常精确 分析的关键。由于互连线结构 ［１］ 对门延时的影响非 地计算 Ｓ ｏ Ｃ 时代的各种效应，但其速度太慢，容 常大，必须在门延时模型中充分考虑这一因素才能 量也太小。静态时序分析技术通过提取整个电路的 确保静态分析结果的正确性。 ﹡国家重点基础研究发展规划（Ｇ １ ９ ９ ９ ０ ２ ２ ９ ０ ３ ） 、国家自然 科 学 杰 出 青 年 基 金 （ ６ ０ ０ ２ ５ １ ０ １ ） 和 “ ８ ６ ３ ”计 划 （２ ０ ０ ２ Ａ Ａ １ Ｚ １ ４ ６ ０ ）项目。 Ju ly 2003 本文提出新的Π模型方法，结合了门的等效电 容 ［３］ 来计算门的延时，我们的方法结合门的互连线 Semiconductor Technology Vol. 28 No. 7 43 ＥＤＡ 技术专栏 负载的拓扑结构和门负载三阶矩求解的方法，采用 并不理想， 所以我们提出了新的模型。模型中电 ［４］中提出的等效电容的求解公式，求出门延时计 容的值也采用门输出驱动点导纳函数和ＲＣ树的驱动 算模型，相比上述两种方法，在静态时序分析中更 点导纳函数前三阶近似相等原理 ［４］ 推出来，设该驱 为合理。 动点导纳函数为 Ｙ π的 Ｔ ａ ｙ ｌ ｏ ｒ 展开式： ２ 新的门延时模型 Ｙπ＝ｓＣ２＋ sC1 1 + sRC1 （３） ２．１ 新的门延时模型 在［４］中，作者提出了利用Π型的ＲＣ模型来近 似门的互连线输出负载，同时考虑了负载的屏蔽效 应。用该模型等价地计算出门输出驱动点导纳函数 前三阶系数。 Ｙ（ｓ） Ｒ２ Ｃ２ Ｒ１ ＝（Ｃ１＋Ｃ２）＋ ∑ (−1) n −1 R n−1C1n s n （４） n =2 前三项对比得： Ｃ１＋Ｃ２＝ｙ１ （５） Ｃ１＝ y 22 / y 3 （６） 由（５），（６）得： Ｒｉ Ｃ１ Ｒ３ Ｒｊ Ｃ３ Ｃ２＝ｙ１－ y 22 / y 3 Ｃｉ （７） 考虑到互连线金属电阻的屏蔽效应以及互连线 的分布特性，对于模型中的电阻 Ｒ １ 而言，如图 ３ 所 Ｃｊ 图１ ∞ 示，需要求 Ｒ Ｃ 树的等效电阻，采用的方法是，将 驱动点导纳函数和门负载 ＲＣ 树 Ｒｐａｔｈ１Ｃｐａｔｈ１ 图 １ 中 Ｙ（ｓ）表示准确的 ＲＣ 树的驱动点导纳函 数，在 ｓ ＝ ０ 的 Ｔａｙｌｏｒ 展开式表示如下： Ｙ（ｓ）＝ ＲｐａｔｈｎＣｐａｔｈｎ （１） 图３ 具有分支的 ＲＣ 树 将门的输出的 ＲＣ 树的互连线负载等效负载为 分支中的接地电容去掉，而保留串联的电阻，这时 Π 模 型 ， 如图 ２ 。 电路中的电阻连接主要以节点之间的串并联的形式 Ｒ１ Ｃ１ 图２ 出现，则等效电阻 Ｒ ｅ ｑ ， Ｒｅｑ＝Ｒｐａｔｈ１∥Ｒｐａｔｈ２∥…∥Ｒｐａｔｈｎ Ｃ２ 在［４］中，我们可以看到 Ｒ １ 一般取 等效的Π模型 通过Π模型得到的门输出驱动点导纳函数和Ｙ Ｒ１＝－ y / y 2 3 １２ Ｒ ２５ ｅ ｑ Ｃ２＝ｙ１－ y 22 / y 3 3 2 12 Ｒ ，所 25 ｅｑ 以我们新的模型，如图 ４ ： （ｓ）的前三项对比得出： Ｃ１＝ y 22 / y 3 （８） （２） ｙ１ － y 22 / y 3 y22 / y3 尽管以往模型能够很好地表示等效的输出驱动 点导纳函数，但是利用等效电容计算的门延时结果 44 半导体技术第 ２ ８ 卷第 ７ 期 图４ 新模型 二 ＯＯ 三年七月 ＥＤＡ 技术专栏 ２．２ 与门 等效电容模型 Ｒ Ｒ １ Ｃ 这样产生我们新的Π模型，由于传统的门延时 Ｒ ２ Ｃ Ｒ ３ Ｃ Ｒ ４ ５ Ｃ Ｒ Ｃ ６ Ｃ 模型中门负载是一个电容， ［５］提出了利用平均电流 图６ 相等的原理， 将门负载Π模型，转换为单个电容的 等效电容 Ｃ ｅｆｆ 的门负载模型，其等效电容的公式如 Ｒ Ｒ 下 ： Ceff Ｒ Ｃ ( RC1 ) 2 RC1 = C2 + C1 1 − + tx tx t D − 2 t x tD − 2 e −( tD −t x ) RC1 (1 − e −t x RC1 ) 测试电路２ 的主电路 Ｃ Ｒ Ｃ 图７ Ｒ Ｒ Ｃ Ｃ Ｃ 测试电路２ 的分支电路 开端 Ｒ Ｃ Π模型（我们在这里称作１ ／ ６ ， ５ ／ ６ 法）结 果进行比较，不同测试电路的测试结果如表 １ ～ 表４ 。 （９） 其中： 可以看出，我们的模型在门延时的计算方面要 比开端 ＲＣ Π模型更接近 Ｈｓｐｉｃｅ 测试结果，开端ＲＣ ｔＤ＝ｔｄ＋ｔｔ／２ （１０） Π模型平均误差在５０％～８０％之间， 而我们的模型 ｔｘ＝ｔｄ＋ｔｔ／２－０．５ｔｆ （１１） 平均误差在 ５ ％ ～１ ５ ％ 之间；而与 Ｏ ’Ｂ ｒ ｉ ｅ ｎ ／ ｔ ｄ 、ｔ ｆ 分别表示输出门延时和门输出的下降时间， Ｓａｖａｒｉｎｏ Π模型相比， 由于Ｏ’ Ｂｒｉｅｎ／Ｓａｖａｒｉｎｏ Π 它们是由 ｋ 因子表达式来决定的；ｔ ｔ 表示输入信号 模型测试结果有很多情况要比Ｈｓｐｉｃｅ测试结果小很 的传输时间，它是已知的。ｋ 因子表达式： t d = (k1 + k 2CL )t t + k 3C L3 + k 4CL + k 5 表１ （１２） Ｒ／Ω 电路１ ｔ ｔ 为１ｐｓ ， Ｃ为０．０３ｐＦ， （ 单位ｓ） Ｈｓｐｉｃｅ结果 Ｙ表达式法 １／６，５／６法 本模型 ４０ ３．９０Ｅ－１０ ３．９３Ｅ－１０ ４．１９Ｅ－１０ ３．９４Ｅ－１０ （１３） ２４０ ３．４２Ｅ－１０ ３．１８Ｅ－１０ ３．６６Ｅ－１０ ３．３０Ｅ－１０ 式中 Ｃ Ｌ 表示门负载所带电容，各个 k 及 k ' 表 示 ｋ 因子表达式的参数 ［ ３ ］ 。 ４４０ ２．８２Ｅ－１０ ２．３６Ｅ－１０ ３．０５Ｅ－１０ ２．５４Ｅ－１０ ６４０ ２．０９Ｅ－１０ １．８４Ｅ－１０ ２．５７Ｅ－１０ １．９９Ｅ－１０ ８８０ １．７０Ｅ－１０ １．５７Ｅ－１０ ２．２７Ｅ－１０ １．６８Ｅ－１０ t f = (k + k C L )t t + k 3C + k C L + k 5 ' 1 ' 2 2 L ' 4 ３ 实验结果 我们选取了与门（ａｎｄ），在 ＴＳＭＣ 库 ０．１８µｍ 工 表２ 电路１ｔｔ 为０．２ｎｓ ， Ｃ为０．０３ｐＦ， （单位ｓ） 艺 ＩＰ 库中的代号（ＡＮＤ２ × ２），测试电路我们选取 了分别为不具有分支的测试电路 １ （如图 ５ ）和具 有分支测试电路 ２（如图６ 的主电路及如图７ 的分支 Ｒ／Ω Ｈｓｐｉｃｅ结果 Ｙ表达式法 １／６，５／６法 本模型 ４０ ４．１８Ｅ－１０ ４．１８Ｅ－１０ ４．２０Ｅ－１０ ４．１９Ｅ－１０ ２４０ ３．６５Ｅ－１０ ３．５８Ｅ－１０ ３．７７Ｅ－１０ ３．６７Ｅ－１０ ４４０ ２．８４Ｅ－１０ ２．９４Ｅ－１０ ３．２９Ｅ－１０ ３．０９Ｅ－１０ 电路），这样的分支电路有相同的两路，并且这两 ６４０ ２．３３Ｅ－１０ ２．４６Ｅ－１０ ２．８８Ｅ－１０ ２．６１Ｅ－１０ 个分支同时接于主电路图 ６ 的 １ ，２ ，３ ，４ ，５ ， ８８０ １．８５Ｅ－１０ ２．１６Ｅ－１０ ２．５７Ｅ－１０ ２．２８Ｅ－１０ ６ 节点处。在测试过程中，我们改变门的输入传输 时间（ｔ ｔ ）和负载电容值（Ｃ ），并 且 采 用 我 们 表３ 的模型，和 Ｈ ｓ ｐ ｉ ｃ ｅ 仿真结果，以及 Ｏ ’Ｂ ｒ ｉ ｅ ｎ ／ 节点 Ｈｓｐｉｃｅ结果 Ｙ表达式法 １／６，５／６法 本模型 １ １．０６Ｅ－０９ ７．９７Ｅ－１０ １．２０Ｅ－０９ １．０５Ｅ－０９ ２ ８．２２Ｅ－１０ ３．６２Ｅ－１０ １．０７Ｅ－０９ ８．１７Ｅ－１０ ３ ５．８５Ｅ－１０ ２．３１Ｅ－１０ ９．３９Ｅ－１０ ６．１０Ｅ－１０ ４ ３．６０Ｅ－１０ ２．０３Ｅ－１０ ８．３１Ｅ－１０ ４．６９Ｅ－１０ ５ ２．４１Ｅ－１０ １．９９Ｅ－１０ ７．５２Ｅ－１０ ４．００Ｅ－１０ ６ ２．１３Ｅ－１０ ２．０２Ｅ－１０ ６．１０Ｅ－１０ ２．９７Ｅ－１０ Ｓａｖａｒｉｎｏ Π模型（我们在这里称作 Ｙ 表达式法）， 与门 Ｒ Ｒ Ｃ Ｒ Ｃ 图５ Ju ly 2003 Ｒ Ｃ 测试电路１ Ｒ Ｃ Ｃ 电路２ｔ ｔ 为１ｐｓ ，Ｃ为０．０２ｐＦ，Ｒ为５００Ω, （单位ｓ） Semiconductor Technology Vol. 28 No. 7 45 ＥＤＡ 技术专栏 表４ 电路２ ｔｔ 为０．２ｎｓ ， Ｃ为０．０２ｐｆ， Ｒ 为５００ Ω， （单位ｓ） ４ 结论 静态时序分析中的门延时模型对于正确进行静 节点 Ｈｓｐｉｃｅ结果 Ｙ表达式法 １／６，５／６法 本模型 １ １．０８ｅ－０９ ８．７５ｅ－１０ １．２１ｅ－０９ １．０９ｅ－０９ 态时序分析有着重要的意义，我们结合了等效电容 ２ ８．４２ｅ－１０ ４．９７ｅ－１０ １．０９ｅ－０９ ８．９３ｅ－１０ 和门负载的互连线拓扑架构两个概念，提出了新的 ３ ６．０５ｅ－１０ ３．３８ｅ－１０ ９．７３ｅ－１０ ７．１３ｅ－１０ 门延时模型。通过实验结果说明，它克服了以前门 ４ ３．８０ｅ－１０ ２．８５ｅ－１０ ８．７１ｅ－１０ ５．８４ｅ－１０ 延时模型过于悲观和乐观的计算结果，较好地保证 ５ ２．６１ｅ－１０ ２．６６ｅ－１０ ７．９５ｅ－１０ ５．１１ｅ－１０ 了静态时序分析的精度。下一步的工作可以集中于 ６ ２．３３ｅ－１０ ２．６１ｅ－１０ ６．５３ｅ－１０ ３．８８ｅ－１０ 门负载是互连线时，存在串扰的情况下的模型，这 多，甚至相对误差达到 ６ ０ ％，而在静态时序分析 中，这种情况是不允许的，它会造成时序分析失 败，我们的模型基本相对误差一般在 ５％ ～１０ ％左 右，较好地克服了这种乐观性，在静态时序的验证 样可以使模型更加全面。 参 考 文 献： ［１］ ＰＵＴＡＵＮＤＡ Ｒ．Ａｕｔｏ－ｄｅｌａｙ： ａ ｐｒｏｇｒａｍ ｆｏｒ ａｕｔｏｍａｔｉｃ ｃａｌｃｕｌａｔｉｏｎ ｏｆ ｄｅｌａｙ ｉｎ ＬＳＩ／ＶＬＳＩ ｃｈｉｐｓ．ｉｎ Ｐｒｏｃ １９ｔｈ 方 面 更 可 靠 ，更 精 确 。 Ｄｅｓｇｉｎ Ａｕｔｏｍａｔｉｏｎ Ｃｏｎｆ， Ｊｕｎｅ １９８１：６１６－６２１． 除了上述关于与门（ａ ｎ ｄ ）的测试外，我们 ［２］ 还做了反相器（ｉ ｎ ｖ ｅ ｒ ｔ ｅ ｒ ），或门（ ｏ ｒ ） ，加法器 １９９３：２２１－２２３． （ａ ｄ ｄ ）的测试，同时我们也使用 ｓ ｙ ｎ ｏ ｐ ｓ ｙ ｓ 库 ０ ． １ ８ µｍ 工艺ＩＰ 库中相同器件进行测试，都有相似 ［３］ ＲＡ Ｔ Ｚ Ｌ Ａ Ｆ Ｆ Ｃ ，Ｐ Ｕ Ｌ Ｌ Ｅ Ｌ Ａ Ｓ ，Ｐ Ｉ Ｌ Ｌ Ａ Ｇ Ｅ Ｌ Ｔ ． ｍ ｏ ｄ － ｅｌｉｎｇ ｔｈｅ ＲＣ ｉｎｔｅｒｃｏｎｎｅｃｔ ｅｆｆｅｃｔｓ ｉｎ ａ ｈｉｅｒａｒａｃｈｉｃａｌ 的结果和结论。但是我们也发现，如果上述三种模 ｔｉｍｉｎｇ ａｎａｌｙｚｅｒ．ｉｎ Ｐｒｏｃ Ｃｕｓｔｏｍ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ 型测试结果与Ｈｓｐｉｃｅ的结果相比误差都较小时（大 致５％～１０％）， 我们的模型并不明显比其他模型优 ＷＥＳＴＥ Ｎ Ｈ ， Ｅ ＳＨＲＡＧＨＩＡＮ Ｋ．Ｐｒｉｎｃｉｐｌｅｓ ｏｆ ＣＭＯＳ ＶＬＳＩ Ｄｅｓｉｇｎ． Ｎｅｗ Ｙｏｒｋ： Ａｄｄｉｓｏｎ Ｗｅｓｌｅｙ， ２ｎｄ ｅｄ．， Ｃ ｏ ｎ ｆ ，Ｍ ａ ｙ １ ９ ９ ２ ． ［４］ ＫＡＨＮＧ Ａ Ｂ ＭＵＤＤＭ Ｓ．Ｅｆｆｉｃｉｅｎｔ ｇａｔｅ ｄｅｌａｙ ｍｏｄｅｌｉｎｇ 越。这点可以由下面这个例子说明，我们对工业界 ｆｏｒ ｌａｒｇｅ ｉｎｔｅｒｃｏｎｎｅｃｔ ｌｏａｄｓ．Ｐｒｏｃ． ＩＥＥＥ Ｍｕｌｔｉ－Ｃｈｉｐ 中一实际电路进行测试，其门负载有 １００ 个电阻， Ｍｏｄｕｌｅ Ｃｏｎｆ．，１９９６：２０２ －２０７． １００ 个电容的有分支电路（简称有分支）和一个门 负载 １４ 个电阻和 １４ 个电容的无分支电路（简称无 分 支 ），其 测 试 结 果 如 表 ５ 。 ［５］ ＱＩ Ａ Ｎ Ｊ，Ｐ Ｕ Ｌ Ｌ Ｅ Ｌ Ａ Ｓ ， ＰＩ Ｌ Ｌ Ａ Ｇ Ｅ Ｌ ． ｍ ｏ ｄ ｅ ｌ ｉ ｎ ｇ ｔ ｈ ｅ “ｅｆｆｅｃｔｉｖｅ”ｃａｐａｃｉｔａｎｃｅ ｆｏｒ ｔｈｅ ＲＣ ｉｎｔｅｒｃｏｎｎｅｃｔ ｏｆ ＣＭＯＳ ｇａｔｅｓ，”ＩＥＥＥ Ｔｒａｎｓ． Ｃｏｍｐｕｔｅｒ－Ａｉｄｅｄ Ｄｅｓｉｇｎ， Ｄｅｃ． １９９４． 表 ５ 工业界一实际电路的测试结果（单位 ｓ ） 电路 Ｈｓｐｉｃｅ Ｙ表达 １／６， 类型 结果 式法 ５／６法 本模型 无分支 １．９５００００ｅ－１０ ２．１０２６８０ｅ－１０ ２．１０１７９６ｅ－１０ ２．１０１７３５ｅ－１０ 有分支 ６．４９８０００ｅ－１０ ６．５０４９５１ｅ－１０ ６．５７４１９６ｅ－１０ ６．５７６１３１ｅ－１０ 46 半导体技术第 ２ ８ 卷第 ７ 期 作者简介： 邵 波 清华大学００级硕士生； 杨华中 博士，清华大学电子工程系博导，教授； 罗 嵘 博士， 清华大学电子工程系副教授； 汪 蕙 博士， 清华大学电子工程系博导， 教授。 二 ＯＯ 三年七月