ASIP cho xử lý tín hiệu
(Application-Specific Instruction Processor)
PGS. TS. Nguyễn Đức Minh

School of Electronics and Telecommunications, Hanoi University of Science and Technology
Mục tiêu
Các thiết bị thông tin di động cần:
Kích thước nhỏ
Giá thành thấp
Tiêu thụ ít năng lượng
Cần tối ưu MOPS/Watt và MOPS/mm2 (số
phép toán trên 1 giây trên 1 watt hoặc trên
1mm2)
Đảm bảo độ linh hoạt giúp giảm giá thành
2
HUST-SET, 3/6/17
So sánh hiệu quả tính toán và độ linh hoạt
Nguồn: T.Noll, RWTH Aachen
3
HUST-FET, 3/6/17
So sánh hiệu quả tính toán và độ linh hoạt
Nguồn: Advanced Computer Architecture Laboratory, University
4 of Michigan
HUST-SET, 3/6/17
Nguyên tắc cơ bản
Xử lý tín hiệu dựa trên một số ít các thuật
toán cơ bản.
Các thuật toán cơ bản chiếm khối lượng
lớn trong yêu cầu tính toán
Tối ưu các thuật toán cơ bản trong xử lý
tín hiệu bằng các chỉ thị (instructions) phù
hợp
5
HUST-FET, 3/6/17
Một số thuật toán cơ bản có thể triển khai
 Butterfly unit
 Viterbi decoder
 MAP decoder
 FFT
 Eigenvalue decomposition (EVD)
 MUSIC Delay acquisition
 MIMO Tx processing
 Matrix-Matrix & Matrix-Vector Multiplication
 MIMO processing (Rx & Tx)
 LMMSE channel estimation (OFDM & MIMO)
 Iterative (Turbo) Decoding
 CORDIC
 Frequency offset estimation (e.g. AFC)
 Phase synchronization
 OFDM post-FFT synchronization (sampling clock, fine frequency)
 FFT & IFFT (spectral processing)
 OFDM
 Speech post processing (noise suppression)
 Image processing (not FFT but DCT)
6
HUST-FET, 3/6/17
Electronic System Level
Design
TS. Nguyễn Đức Minh
TS. Đặng Quang Hiếu
ThS. Trần Mạnh Hoàng
7
HUST-FET, 3/6/17
Outline
Design Flow
Hardware Design Manpower
Design Cost
8
HUST-FET, 3/6/17
Electronic System Level Design Flow
Nguồn: International Technology Roadmap for Semiconductors
9 2009
HUST-FET, 3/6/17
Design Steps and Manpower
5-10 YEARS
Source: http://www.soccentral.com/
10
HUST-FET, 3/6/17
Electronic System Level Cost
 Software Costs > Design and Verification Costs >> Manufacturing
 Design makes products different
Nguồn: International Business Strategy 2009
11
HUST-FET, 3/6/17
System-on-Chip Design and Verification
12
HUST-FET, 3/6/17
Experimental Design Flow
SOPC Builder
Processor Library
Configure Processor
Custom Instructions
Peripheral Library
Select & Configure
Perigherals, IP
p
Conect Block
IP Modules
Quartus II
User
Design
Other IP
Block
Nios II IDE
HDL
Source
Files
Synthesis& Fitter
Generate
Verifacation
&
Debug
C++ file
Custom Library
Peripheral Driver
Compiler,Linker,Debugger
Atera FPGA
13
HUST-FET, 3/6/17