New  Memory  Technologies
1.
E.  Ipek,  J.  Condit,  E.  Nightingale,  D.  Burger,  and  T.  Moscibroda.
Dynamically
Replicated  Memory:  Building  Resilient  Systems  from  Unreliable
Nanoscale  Memories .  In  ASPLOS  2010.  ( pdf )
2.
Moinuddin  K.  Qureshi,  John  Karidis,  Michele  Franceschini,  Viji  Srinivasan,
Luis  Lastras  and  Bulent  Abali.   Enhancing  Lifetime  and  Security  of  Phase
Change  Memories  via  Start-­Gap  Wear  Leveling .  In  MICRO  2009.  ( pdf )
3.
Wangyuan  Zhang  and  Tao  Li.   Characterizing  and  Mitigating  the  Impact  of
Process  Variations  on  Phase  Change  based  Memory  Systems .
In  MICRO
2009.  ( pdf )
4.
A.  M.  Caulfield,  L.M.  Grupp  and  S.  Swanson.   Gordon:  using  flash  memory  to   build  fast,  power-­efficient  clusters  for  data-­intensive  applications .  In
ASPLOS  2009.  ( pdf )
5.
L.  M.  Grupp,  A.M.  Caulfield,  J.  Coburn,  E.  Yaakobi,  S.  Swanson  and  P.  Siegel.
Characterizing  Flash  Memory:  Anomalies,  Observations,  and
Applications .  In  MICRO  2009.    ( pdf )
6.
Mounuddin  K.  Qureshi,  Michele  Franceschini  and  Luis  Lastras.   Improving
Read  Performance  of  Phase  Change  Memories  via  Write  Cancellation   and  Write  Pausing.   In  HPCA  2010.  ( pdf )
Main  Memory  System
1.
Kshitij  Sudan  Niladrish  Chatterjee,  David  Nellans,  Manu  Awasthi,  Rajeev
Balasubramonian,  and  Al  Davis.   Micro-­Pages:  Increasing  DRAM  Efficiency   with  Locality-­Aware  Data  Placement .  In  ASPLOS  2010.  ( pdf )
2.
Dong  Hyuk  Woo,  Nak  Hee  Seong,  Dean  L.  Lewis,  and  Hsien-­‐Hsin  S.  Lee.   An
Optimized  3D-­Stacked  Memory  Architecture  by  Exploiting  Excessive,
High-­Density  TSV  Bandwidth .  In  HPCA  2010.( pdf )
3.
Engin  Ipek,  Onur  Mutlu,  José  F.  Martínez,  and  Rich  Caruana.
Self  Optimizing  Memory  Controllers:  A  Reinforcement  Learning
Approach.   In  ISCA  2008.  ( pdf )
4.
Jacob  Leverich,  Hideho  Arakida,  Alex  Solomatnikov,  Amin  Firoozshahian,
Mark  Horowitz,  and  Christos  Kozyrakis .  Comparing  Memory  Systems  for
Chip  Multiprocessors .  In  ISCA  2007.  ( pdf )

5.
Gabriel  H.  Loh.   3D-­Stacked  Memory  Architectures  for  Multi-­Core
Processors .  In  ISCA  2008.  ( pdf )
6.
Ravi  K.  Venkatesan,  Stephen  Herr,  and  Eric  Rotenberg.   Retention-­Aware
Placement  in  DRAM  (RAPID):  Software  Methods  for  Quasi-­Non-­Volatile
DRAM.   In  HPCA  2006.
( pdf )
Data  Center  Power
1.
Xiaobo  Fan,  Wolf-­‐Dietrich  Weber  and  Luiz  André  Barroso .  Power
Provisioning  for  a  Warehouse-­sized  Computer .  In  ISCA  2007.  ( pdf )
2.
Steven  Pelley,  David  Meisner,  Pooya  Zandevakili,  Thomas  F.  Wenisch,  and
Jack  Underwood.   Power  Routing:  Dynamic  Power  Provisioning  in  the
Data  Center .  In  ASPLOS  2010.  ( pdf )
3.
Faraz  Ahmad  and  T.  N.  Vijaykumar.
Joint  Optimization  of  Idle  and  Cooling
Power  in  Data  Centers  While  Maintaining  Response  Time .  In  ASPLOS
2010.  ( pdf )
4.
Partha  Ranganathan,  Vanish  Talwar,  Xiaoyun  Zhu,  Zhikui  Wang.
No  Power  Struggles:  Coordinated  Multi-­level  Power  Management  for   the  Data  Center.   In  ASPLOS  2010.  ( pdf )
5.
K.  Lim,  P.  Ranganathan,  J.  Chang,  C.  Patel,  T.  Mudge,  and  S.  Reinhardt .
Understanding  and  Designing  New  Server  Architectures  for  Emerging
Warehouse-­Computing  Environments .  In  ISCA  2008.  ( pdf )
6.
P.  Ranganathan,  P.  Leech,  D.  Irwin,  J.  Chase.   Ensemble-­Level  Power
Management  for  Dense  Blade  Servers .  In  ISCA  2006.  ( pdf )
Prefetching
1.
Dong  Hyuk  Woo  and  Hsien-­‐Hsin  S.  Lee.   COMPASS:  A  Programmable  Data
Prefetcher  Using  Idle  GPU  Shaders .  In  ASPLOS  2010.
2.
Abhishek  Bhattacharjee,  Margaret  Martonosi.   Inter-­Core  Cooperative  TLB
Prefetchers  for  Chip  Multiprocessors .  In  ASPLOS  2010.   (pdf)
3.
Eiman  Ebrahimi,  Onur  Mutlu,  Chang  Joo  Lee,  and  Yale  N.  Patt.   Coordinated
Control  of  Multiple  Prefetchers  in  Multi-­Core  Systems.
In  MICRO  2009.
( pdf )
4.
Yuan  Chou.   Low-­Cost  Epoch-­Based  Correlation  Prefetching  for
Commercial  Applications  In  MICRO  2007.

5.
Chang  Joo  Lee,  Onur  Mutlu,  Veynu  Narasiman,  and  Yale  N.  Patt.   Prefetch-­
Aware  DRAM  Controllers .  In  MICRO  2008.  ( pdf )
6.
Amir  Roth  and  Guri  Sohi.   Speculative  Data-­Driven  Multithreading.   In
HPCA  2001.  ( pdf )
Shared  Resource  Management  in  Multi-­‐Cores
1.
Kai  Shen.   Request  Behavior  Variations .  In  ASPLOS  2010.  ( pdf )
2.
Michael  R.  Marty  and  Mark  D.  Hill.   Virtual  Hierarchies  to  Support  Server
Consolidation .  In  ISCA  2007.  ( pdf )
3.
Yuejian  Xie,  Gabriel  H.  Loh.   PIPP:  Promotion/Insertion  Pseudo-­
Partitioning  of  Multi-­Core  Shared  Caches.
In  ISCA  2009.  ( pdf )
4.
Eiman  Ebrahimi,  Chang  Joo  Lee,  Onur  Mutlu,  and  Yale  N.  Patt.   Fairness  via
Source  Throttling:  A  Configurable  and  High-­Performance  Fairness
Substrate  for  Multi-­Core  Memory  Systems.
In  ASPLOS  2010.
5.
Vladimir  Cakarevic,  Petar  Radojkovic,  Javier  Verdu,  Alex  Pajuelo,  Francisco  J.
Cazorla,  Mario  Nemirovsky  and  Mateo  Valero.   Characterizing  the  resource-­ sharing  levels  in  the  UltraSPARC  T2  Processor.
In  MICRO  2009.
6.
Fei  Guo,  Yan  Solihin,  Li  Zhao  and  Ravishankar  Iyer.   A  Framework  for
Providing  Quality  of  Service  in  Chip  Multi-­Processors .  In  MICRO  2007.
( pdf )
On-­‐chip  interconnects
1.
Aniruddha  Udipi,  Naveen  Muralimanohar,  Rajeev  Balasubramonian.
Towards  Scalable,  Energy-­Efficient,  Bus-­Based  On-­Chip  Networks .  In
HPCA  2010.  ( pdf )
2.
Yan  Pan,  Prabhat  Kumar,  John  Kim†,  Gokhan  Memik,  Yu  Zhang,  Alok
Choudhary .  Firefly:  Illuminating  Future  Network-­on-­Chip  with
Nanophotonics .  In  ISCA  2009.  ( pdf )
3.
John  Kim,  William  Dally,  Steve  Scott,  Dennis  Abts.   Technology-­Driven,
Highly-­Scalable  Dragonfly  Topology  In  ISCA  2008.  ( pdf )
4.
John  Kim,  William  Dally,  Dennis  Abts.
Flattened  Butterfly  :  A  Cost-­efficient
Topology  for  High-­Radix  Networks .  In  ISCA  2007.  ( pdf )

5.
Amit  Kumar,  Li-­‐Shiuan  Peh  and  Niraj  K.  Jha.   Token  Flow  Control.
In  MICRO
2008.  ( pdf)
6.
Naveen  Muralimanohar,  Rajeev  Balasubramonian .  Interconnect  Design
Considerations  for  Large  NUCA  Caches .  In  ISCA  2007.  ( pdf )
Parallel  application  performance
1.
Abhishek  Bhattacharjee,  Margaret  Martonosi.   Thread  Criticality  Predictors   for  Dynamic  Performance,  Power,  and  Resource  Management  in  Chip
Multiprocessors .  In  ISCA  2009.  ( pdf )
2.
Weirong  Zhu,  Vugranam  C.  Sreedhar,  Ziang  Hu,  and  Guang  R.  Gao.
Synchronization  State  Buffer:  Supporting  Efficent  Fine-­Grain
Synchronization  for  Many-­Core  Architectures .  In  ISCA  2007.  ( pdf )
3.
Sanjeev  Kumar,  Daehyun  Kim,  Mikhail  Smelyanskiy,  Yen-­‐Kuang  Chen,  Jatin
Chhugani,  Christopher  J.  Hughes,  Changkyu  Kim,  Victor  W.  Lee,  Anthony  D.
Nguyen.   Atomic  Vector  Operations  on  Chip  Multiprocessors .  In  ISCA
2008.
4.
Daniel  Sanchez,  Richard  Yoo,  Christos  Kozyrakis.   Flexible  Architectural
Support  for  Fine-­Grain  Scheduling .  In  ASPLOS  2010.  ( pdf )
5.
Liqun  Cheng,  Naveen  Muralimanohar,  Karthik  Ramani,  Rajeev
Balasubramonian,  and  John  Carter.   Interconnect-­Aware  Coherence
Protocols  for  Chip  Multiprocessors .  In  ISCA  2006  ( pdf )
6.
Jack  Sampson,  Ruben  Gonzalez,  Jean-­‐Francois  Collard,  Norm  Jouppi,  Mike
Schlansker  and  Brad  Calder.   Exploiting  Fine-­Grained  Data  Parallelism   with  Chip  Multiprocessors  and  Fast  Barriers .  In  MICRO  2006.   (pdf)
Coherence
1.
Bogdan  F.  Romanescu,  Alvin  R.  Lebeck,  Daniel  J.  Sorin,  and  Anne  Bracy.
UNified  Instruction/Translation/Data  (UNITD)  Coherence:  One
Protocol  to  Rule  Them  All .  In  HPCA  2010.  ( pdf )
2.
Niket  Agarwal,  Li-­‐Shiuan  Peh  and  Niraj  K.  Jha.   In-­Network  Coherence
Filtering:  Snoopy  Coherence  without  Broadcasts .  In  MICRO  2009.  ( pdf )
3.
Niket  Agarwal,  Li-­‐Shiuan  Peh  and  Niraj  K.  Jha.   In-­Network  Snoop  Ordering:
Snoopy  Coherence  on  Unordered  Interconnects .  In  HPCA  2009.  ( pdf )

4.
Natalie  Enright-­‐Jerger,  Li-­‐Shiuan  Peh  and  Mikko  Lipasti.   Virtual  Tree
Coherence:  Leveraging  Regions  and  In-­Network  Multicast  Trees  for
Scalable  Cache  Coherence .  In  MICRO  2008.  ( pdf )
5.
Karin  Strauss,  Xiaowei  Shen,  and  Josep  Torrellas.   Flexible  Snooping:
Adaptive  Forwarding  and  Filtering  of  Snoops  in  Embedded-­Ring
Multiprocessors .  In  ISCA  2006.  ( pdf )
6.
Amit  Kumar   and   Ram  Huggahalli .  Impact  of  Cache  Coherence  Protocols  on   the  Processing  of  Network  Traffic .  In  MICRO  2007.
Concurrency  Bugs
1.
Jie  Yu  and  Satish  Narayanasamy.   A  Case  for  an  Interleaving  Constrained
Shared-­Memory  Multi-­Processor .  In  ISCA  2009.  ( pdf )
2.
Brandon  Lucia  and  Luis  Ceze.   Finding  Concurrency  Bugs  with  Context-­
Aware  Communication  Graphs .  In  MICRO  2009.  ( pdf )
3.
Wei  Zhang,  Chong  Sun,  and  Shan  Lu.   ConMem:  Detecting  Severe
Concurrency  Bugs  through  an  Effect-­Oriented  Approach.   In  ASPLOS
2010.  ( pdf )
4.
Shan  Lu,  Soyeon  Park,  Eunsoo  Seo,  and  Yuanyuan  Zhou.   Learning  from
Mistakes  -­-­-­  A  Comprehensive  Study  on  Real  World  Concurrency  Bug
Characteristics.   In  ASPLOS  2008.  ( pdf )
5.
M.  Dimitrov  and  H.  Zhou.   Anomaly-­based  Bug  Prediction,  Isolation,  and
Validation:  An  Automated  Approach  for  Software  Debugging .  In  ASPLOS
2009.  ( pdf )
6.
Ravi  Rajwar  and  James  R.  Goodman.   Transactional  Lock-­Free  Execution  of
Lock-­Based  Programs.   ASPLOS  2002.  ( pdf )
Multithreading
1.
Carlos  Madriles,  Pedro  López,  Josep  M.  Codina,  Enric  Gibert,  Fernando
Latorre,  Alejandro  Martínez,  Raúl  Martínez,  Antonio  González .  Boosting
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Multi-­Threading.   In  ISCA  2009.  ( pdf )
2.
H.  Zhou.   Dual-­Core  Execution:  Building  a  Highly  Scalable  Single-­Thread
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3.
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4.
Kenzo  Van  Craeynest,  Stijn  Eyerman  and  Lieven  Eeckhout .  MLP-­Aware
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5.
Weifeng  Zhang,  Dean  M.  Tullsen,    and  Brad  Calder.   Accelerating  and
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2007.  ( pdf )
6.
S.  Balakrishnan  and  G.  Sohi.   Program  Demultiplexing:  Data-­flow  based
Speculative  Execution  of  Methods  in  Sequential  Programs .  In  ISCA  2006.
( pdf )
Security
1.
Guru  Venkataramani,  Brandyn  Roemer,  Milos  Prvulovic  and  Yan  Solihin.
MemTracker:  Efficient  and  Programmable  Support  for  Memory  Access
Monitoring  and  Debugging .  In  HPCA  2007.  ( pdf )
2.
Chenyu  Yan,  Brian  Rogers,  Daniel  Englender,  Yan  Solihin  and  Milos  Prvulovic.
Improving  Cost,  Performance,  and  Security  of  Memory  Encryption  and
Authentication .  In  ISCA  2006.  ( pdf )
3.
Haibo  Chen,  Xi  Wu,  Liwei  Yuan,  Binyu  Zang,  Pen-­‐chung  Yew,  Frederic  T.
Chong.   From  Speculation  to  Security:  Practical  and  Efficient  Information
Flow  Tracking  Using  Speculative  Hardware .  In  ISCA  2008.  ( pdf )
4.
Mohit  Tiwari,  Xun  Li,  Hassan  M  G  Wassel,  Frederic  T  Chong,  and  Timothy
Sherwood.   Execution  Leases:  A  Hardware-­Supported  Mechanism  for
Enforcing  Strong  Non-­Interference .  In  MICRO  2009.  ( pdf )
5.
Nickolai  Zeldovich,  Hari  Kannan,  Michael  Dalton,  Christos  Kozyrakis.
Hardware  Enforcement  of  Application  Security  Policies .  In  OSDI  2008.
( pdf )
6.
P.  A.  Karger.   Performance  and  Security  Lessons  Learned  from
Virtualizing  the  Alpha  Processor .  In  ISCA  2007.  ( pdf )
Power/Reliability
1.
Ayse  K.  Coskun,  Richard  Strong,  Dean  M.  Tullsen,  Tajana  Simunic  Rosing .
Evaluating  the  Impact  of  Job  Scheduling  and  Power  Management  on
Processor  Lifetime  for  Chip  Multiprocessors .  In  ACM
Sigmetrics/Performance,  June,  2009.  ( pdf )

2.
Nidhi  Aggarwal,  Parthasarathy  Ranganathan,  Norman  P.  Jouppi,  James  E.
Smith.   Configurable  Isolation:  Building  High  Availability  Systems  with
Commodity  Multicore  Processors.
In   ISCA  2007.  ( pdf )
3.
Hongzhong  Zheng,  Jiang  Lin,  Zhao  Zhang,  Eugene  Gorbatov,  Howard  David,   and  Zhichun  Zhu.   Mini-­Rank:  Adaptive  DRAM  Architecture  for  Improving
Memory  Power  Efficiency .  In  MICRO  2008.  ( pdf )
4.
Jongman  Kim,  Chrysostomos  Nicopoulos,  Dongkook  Park,Mazin  S.  Yousif,  N.
Vijaykrishnan,  and  Chita  R.  Das.   A  Gracefully  Degrading  and  Energy-­
Efficient  Modular  Router  Architecture  for  On-­Chip  Networks .  In  ISCA
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5.
Ripal  Nathuji,  Canturk  Isci,  and  Eugene  Gorbatov.
Exploiting  Platform
Heterogeneity  for  Power  Efficient  Data  Centers .
In  ICAC  2007.
6.
Canturk Isci, Alper Buyuktosunoglu, Chen-Yong Cher, Pradip Bose and Margaret
Martonosi. An Analysis of Efficient Multi-Core Global Power Management
Policies: Maximizing Performance for a Given Power Budget . In MICRO
2006. ( pdf )